JP2010040704A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。
【選択図】図３
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。
【選択図】図３
Description
本発明は、半導体装置の製造方法及び半導体装置に関する。
従来のメモリセルを備える半導体装置は、メモリセルとして、例えば、下部電極、強誘電体層及び上部電極がこの順に積層された誘電体キャパシタを備えている。
このような半導体装置は、通常、上部電極、強誘電体層及び下部電極を、別個のマスクを用いて、順次パターニングすることによって形成される。この際、例えば、上部電極は、縦横に複数配列されるようにパターニングされ、その後、縦又は横に配列された複数の上部電極とその外周を一体的に被覆し得るマスクを用いて誘電体層がパターニングされていた。同様に、下部電極は、縦又は横に配列された複数の上部電極と、誘電体層と、それらの外周を一体的に被覆し得るマスクを用いてパターニングされていた。
このような半導体装置は、通常、上部電極、強誘電体層及び下部電極を、別個のマスクを用いて、順次パターニングすることによって形成される。この際、例えば、上部電極は、縦横に複数配列されるようにパターニングされ、その後、縦又は横に配列された複数の上部電極とその外周を一体的に被覆し得るマスクを用いて誘電体層がパターニングされていた。同様に、下部電極は、縦又は横に配列された複数の上部電極と、誘電体層と、それらの外周を一体的に被覆し得るマスクを用いてパターニングされていた。
一般に、導電体又は誘電体等の材料層をエッチングする場合、パターンの疎密によるエッチング依存性が見られる。
例えば、図９Ａ及び９Ｂに示したように、キャパシタ５０をマトリクス状に配置する場合、疎の領域（図９Ａでは向かって上側及び右側）又はその隣接領域で、上部電極２３、誘電体層２２ａ又は下部電極層２１ａ等をエッチングすることがある。そして、疎の領域に面する領域において誘電体層をエッチングする際、図９Ｂに示すように、用いたマスク５５の側壁に対して、反応生成物５６が堆積しやすくなる。よって、マスク５５の除去後に、その堆積した反応生成物５６が、フェンス状の残渣として残存することがあった。
このフェンス状の残渣は、キャパシタ上に形成する保護膜のカバレッジを悪化させることがある。また、キャパシタ間のリークを発生させることがあり、半導体装置としての特性劣化を招く。
例えば、図９Ａ及び９Ｂに示したように、キャパシタ５０をマトリクス状に配置する場合、疎の領域（図９Ａでは向かって上側及び右側）又はその隣接領域で、上部電極２３、誘電体層２２ａ又は下部電極層２１ａ等をエッチングすることがある。そして、疎の領域に面する領域において誘電体層をエッチングする際、図９Ｂに示すように、用いたマスク５５の側壁に対して、反応生成物５６が堆積しやすくなる。よって、マスク５５の除去後に、その堆積した反応生成物５６が、フェンス状の残渣として残存することがあった。
このフェンス状の残渣は、キャパシタ上に形成する保護膜のカバレッジを悪化させることがある。また、キャパシタ間のリークを発生させることがあり、半導体装置としての特性劣化を招く。
これに対して、下部電極及び誘電体層の形状を工夫して、誘電体層のエッチングの際に発生する反応生成物のフェンス状の残渣の影響を受けない方法が提案されている（例えば、特許文献１）。
また、マスクの上面の形状を丸め、このマスクを用いて導電層又は誘電体層をオーバーエッチングすることにより、蒸気圧の低い反応生成物がマスクの側壁に付着するのを防止する方法が提案されている（例えば、特許文献２）。
さらに、エッチングした後に、側壁部分を、リン酸を用いて洗浄することによって、反応生成物のマスクの側壁への付着を除去する方法が提案されている（例えば、特許文献３）。
特開２０００−１５０８０９号公報
特開２００３−１５２１０８号公報
特開２００１−２４４４３２号公報
しかし、下部電極及び誘電体層の形状又はマスクの形状等の変更は、製造プロセスを煩雑化することになり、製造コストの増大をもたらす。特に、形状を変更するためのプロセスにおける制御及び再現性について安定性が得られない場合には、安定した形状を確保することができず、不利である。
また、エッチング後の洗浄では、反応生成物の十分な除去が困難であり、信頼性の高い半導体装置を得ることが依然として困難である。
本発明は、マスク側壁への反応生成物の堆積を防止することができる半導体装置の製造方法、及びこれにより製造される半導体装置を提供する。
本発明は、一観点によれば、
下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記誘電体層をパターニングする工程と、
を有することを特徴とする。
下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記誘電体層をパターニングする工程と、
を有することを特徴とする。
本発明は、別の観点によれば、
下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置される複数の上部電極を形成する工程と、
前記複数の上部電極における少なくとも一方側の最端に配置された第１の上部電極を被覆する第１のマスクと、前記第１の上部電極に並設された複数の第２の上部電極を共通に被覆するとともに、前記第１のマスクから分離された第２のマスクとを含む下部電極用マスクを形成する工程と、
前記下部電極用マスクを用いて、前記下部電極層をパターニングして、前記下部電極を形成する工程と、
を有することを特徴とする。
下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置される複数の上部電極を形成する工程と、
前記複数の上部電極における少なくとも一方側の最端に配置された第１の上部電極を被覆する第１のマスクと、前記第１の上部電極に並設された複数の第２の上部電極を共通に被覆するとともに、前記第１のマスクから分離された第２のマスクとを含む下部電極用マスクを形成する工程と、
前記下部電極用マスクを用いて、前記下部電極層をパターニングして、前記下部電極を形成する工程と、
を有することを特徴とする。
本発明は、さらに別の観点によれば、
下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
前記複数の上部電極は、最端に配置された第１の上部電極と、前記第１の上部電極に並設された複数の第２の上部電極とを含み、
前記下部電極は、前記第１の上部電極の下方に配置された第１の下部電極と、前記複数の第２の上部電極の下方に配置され、前記第１の下部電極とは分離された第２の下部電極とを含んでいることを特徴とする。
下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
前記複数の上部電極は、最端に配置された第１の上部電極と、前記第１の上部電極に並設された複数の第２の上部電極とを含み、
前記下部電極は、前記第１の上部電極の下方に配置された第１の下部電極と、前記複数の第２の上部電極の下方に配置され、前記第１の下部電極とは分離された第２の下部電極とを含んでいることを特徴とする。
開示の半導体装置の製造方法によれば、簡便な方法によって、マスク側壁への反応生成物の堆積を防止することができる。
また、開示の半導体装置によれば、信頼性の高い半導体装置を得ることが可能となる。
また、開示の半導体装置によれば、信頼性の高い半導体装置を得ることが可能となる。
以下に、本発明の半導体装置の製造方法及び半導体装置について、図面を参照して具体的に説明する。
実施の形態１
まず、基板を準備する。例えば、図１に示すように、この基板１０上には、素子分離膜１１、ＭＯＳトランジスタ１２、キャパシタ１３、第１層間膜１４、この第１層間膜１４に形成された第１プラグ１５及び第１酸化防止膜（図示せず）等が形成されている。
第１層間膜１４は、プラズマＳｉＯ（膜厚：２０ｎｍ）、プラズマＳｉＮ（８０ｎｍ）及びプラズマＴＥＯＳ（テトラエトキシシラン、１０００ｎｍ）がこの順に積層され、その表面がＣＭＰにより平坦化されて形成されている。第１層間膜１４の残膜厚は、例えば、７００ｎｍ程度である。
まず、基板を準備する。例えば、図１に示すように、この基板１０上には、素子分離膜１１、ＭＯＳトランジスタ１２、キャパシタ１３、第１層間膜１４、この第１層間膜１４に形成された第１プラグ１５及び第１酸化防止膜（図示せず）等が形成されている。
第１層間膜１４は、プラズマＳｉＯ（膜厚：２０ｎｍ）、プラズマＳｉＮ（８０ｎｍ）及びプラズマＴＥＯＳ（テトラエトキシシラン、１０００ｎｍ）がこの順に積層され、その表面がＣＭＰにより平坦化されて形成されている。第１層間膜１４の残膜厚は、例えば、７００ｎｍ程度である。
第１プラグ１５は、第１層間膜１４に形成された０．２５μｍ程度の孔内に、埋め込まれている。第１プラグ１５は、グルー膜（Ｔｉ：３０ｎｍ）及びＴｉＮ（２０ｎｍ）をこの順に積層し、さらにその上にタングステン膜をＣＶＤ法により堆積し、ＣＭＰによって研磨することにより形成されている。
第１酸化防止膜１６は、第１層間膜１４及び第１プラグ１５上にわたって形成されている。ここでは、ＳｉＯＮ（１００ｎｍ）及びプラズマＴＥＯＳ（１３０ｎｍ）がこの順に積層されている。この第１の酸化防止膜１６により、後述する強誘電体キャパシタ形成時において、酸素雰囲気中での熱アニールによる第１プラグ１５の酸化を防止することができる。
なお、このような基板１０上には、上述したＭＯＳトランジスタ等のみに限らず、種々の素子、回路、導電層、絶縁層等の１以上が形成されていてもよい。また、導電層及び絶縁層等の材料、膜厚及び／又は積層形態は、上述したのみならず、種々の半導体装置を実現するために、当該分野で公知のものを用いることができる。さらに、本明細書では、「上」との記載は「直上」及び「上方」のいずれをも含む。
次に、キャパシタ２０を複数形成する。
ここでのキャパシタ２０としては、強誘電体、常誘電体、反強誘電体等による誘電体層２２を、上部電極２３と下部電極２１で挟持したものを含む。具体的には、キャパシタ２０は、ＰＺＴ(ＰｂＺｒｘＴｉ１−ｘＯ３)、ＰＬＺＴ(ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３)、ＰＬＣＳＺＴ((Ｐｂ，Ｌａ，Ｃａ，Ｓｒ)(Ｚｒ，Ｔｉ)Ｏ３)等のＰＺＴ系強誘電体、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）、(Ｂｉ，Ｌａ)４Ｔｉ３Ｏ１２（ＢＬＴ）、Ｂｉ４Ｔｉ３Ｏ１２等のＢｉ層状構造化合物、チタン酸バリウム、チタン酸鉛等の金属酸化物強誘電体、ビスマスフェライト系強誘電体、ＳｒＴｉＯ３、(Ｂａ，Ｓｒ)ＴｉＯ３等の高誘電体、ジルコン酸鉛（ＰｂＺｒＯ３）等の反強誘電体等を含む層を用いて形成されたものを含む。誘電体層２２の膜厚は、特に限定されず、例えば、１００〜３００ｎｍ程度が例示される。
ここでのキャパシタ２０としては、強誘電体、常誘電体、反強誘電体等による誘電体層２２を、上部電極２３と下部電極２１で挟持したものを含む。具体的には、キャパシタ２０は、ＰＺＴ(ＰｂＺｒｘＴｉ１−ｘＯ３)、ＰＬＺＴ(ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３)、ＰＬＣＳＺＴ((Ｐｂ，Ｌａ，Ｃａ，Ｓｒ)(Ｚｒ，Ｔｉ)Ｏ３)等のＰＺＴ系強誘電体、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）、(Ｂｉ，Ｌａ)４Ｔｉ３Ｏ１２（ＢＬＴ）、Ｂｉ４Ｔｉ３Ｏ１２等のＢｉ層状構造化合物、チタン酸バリウム、チタン酸鉛等の金属酸化物強誘電体、ビスマスフェライト系強誘電体、ＳｒＴｉＯ３、(Ｂａ，Ｓｒ)ＴｉＯ３等の高誘電体、ジルコン酸鉛（ＰｂＺｒＯ３）等の反強誘電体等を含む層を用いて形成されたものを含む。誘電体層２２の膜厚は、特に限定されず、例えば、１００〜３００ｎｍ程度が例示される。
キャパシタ２０を形成する上部電極２３及び下部電極２１は、いずれも、導電性を有するものであれば特に限定されることなく、金属又は合金の単層膜又は積層膜を用いて形成することができる。例えば、Ｉｒ、ＩｒＯｘ、Ｐｔ、ＳＲＯ、ＬＮＯ、ＬＳＣＯ、Ｒｕ、ＲｕＯ２及び／又はＳｒＲｕＯ３等が例示される。上部電極２３及び下部電極２１の膜厚は、特に限定されず、例えば、１００〜３００ｎｍ程度が例示される。なお、上部電極２３及び下部電極２１は、同じ材料及び／又は膜厚で形成されていてもよいし、異なる材料及び／又は膜厚で形成されていてもよい。
キャパシタ２０は、基板上において、通常、縦、横、斜め等の種々の方向に、規則的又は不規則的に複数配置されたもののいずれをも包含する。なかでも、縦及び横方向に規則的に、つまり列状に配置されたものが好ましい。従って、キャパシタが配列される第１の方向は、これらの配列方向の任意の１方向を意味する。また、キャパシタが不規則に配置される場合には、内挿又は外挿法等を利用して、任意の１方向を決定することができる。例えば、第１の方向として、略四角形状の誘電体キャパシタが、その一辺に平行な方向に規則的に配列された方向が例示される。
なお、キャパシタ２０の下層には、予め保護下地膜１６（ＡＬＯ：２０ｎｍ）を形成することが好ましい。この保護下地膜１６によって、後述するアニール（例えば、酸素アニール等）時に、プラグ１５の異常酸化を防止することができる。また、後述するプラグ１５の形成時に、そのプラグ１５内に取り込まれていた水素の発生を抑止することができる。
保護下地膜１６上に、図２Ａ−１及びＡ−１’に示したように、下部電極層２１ａ（Ｐｔ：１５０ｎｍ）、誘電体層２２ａ（ＰＺＴ：１４０ｎｍ）及び上部電極層２３ａ（ＩｒＯｘ：２５０ｎｍ）をこの順に成膜する。
続いて、上部電極層２３ａ上に、ＴｉＮ膜（２０ｎｍ）を形成し、このＴｉＮ膜上にレジストを塗布する。露光及び現像によって、レジストを、所望の形状にパターニングしてマスクを形成する。
次いで、誘導結合高周波プラズマ（Inductively Coupled Plasma：ＩＣＰ）を発生させるタイプの装置を利用し、Ｃｌ２／Ａｒ系のエッチングガス及びパターニングされたマスクを用いて、上部電極層をエッチングする。これにより、図２Ａ−２に示したように、一方向（例えば、ｙ方向）に列状に配列する、略四角形状の上部電極２３を複数形成することができる。また、上述したタイプの装置及び／又はエッチングガスを用いることにより、キャパシタに用いられる材料層に対して、高精度かつ効率的にパターニングすることができる。
その後、得られた基板１０を、酸素雰囲気下にて、５００〜７５０℃、例えば、６５０℃で、熱処理する。
さらに、上部電極２３の上にレジストを塗布し、露光及び現像によってパターニングし、図２Ｂ及び２Ｂ’に示したように、誘電体層２２ａのエッチング用のマスク２５を形成する。
さらに、上部電極２３の上にレジストを塗布し、露光及び現像によってパターニングし、図２Ｂ及び２Ｂ’に示したように、誘電体層２２ａのエッチング用のマスク２５を形成する。
このマスク２５は、図２Ｂ及び２Ｂ’に示すように、例えば、ｙ方向に配置された一方側（つまり、図２Ｂでは、上側）の最端の上部電極２３上では、その一方側の端部（つまり、図２Ｂでは、上端部）が露出するように形成する。ここで、一方側の最端の上部電極の一方側の端部とは、例えば、ｙ方向に配置された一群のキャパシタ２０において、最外側に配置する上部電極２３の最外側の端部と言い換えることができる。さらに言えば、キャパシタ２０に隣接していない側の端部と言い換えることができる。上部電極２３の露出させる幅は、特に限定されないが、一般にパターニングする際、マスクの位置合わせ精度等の問題があることから、位置ズレ量を考慮して決定することが好ましい。ここでは、上部電極２３を露出幅（図２Ｂ及び２Ｂ’中、ａ）が０．２μｍとなるように露出させている。また、このマスク２５は、一方向側（例えば、上側）の最端の上部電極２３の一部上から他の上部電極２３上にわたって、複数の上部電極２３を一体的に被覆している。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
続いて、誘電体層を、ＩＣＰタイプの装置によって、Ｃｌ２／Ａｒ系のエッチングガスを用いてエッチングする。この際、図２Ｃ’に示すように、誘電体層２２ａがエッチングされると同時に、最端の上部電極２３付近では上部電極２３の端部がマスク２５から露出しているため、上部電極２３の上端部もエッチングされる。これにより、最端の上部電極２３は、ｙ方向に行くにつれて膜厚が薄くなる。その結果、最端の上部電極２３は、他の上部電極２３とは異なる形状となる。
その後、図２Ｄ及び２Ｄ’に示すように、マスク２５を除去する。
その後、図２Ｄ及び２Ｄ’に示すように、マスク２５を除去する。
一般に、基板上に素子及び／又はパターン等が、疎密を有して偏在して形成される場合、オープンスペース（つまり、粗の領域）に隣接するキャパシタ２０は、エッチング時に、このオープンスペースからの反応生成物により多く曝される。これによって、エッチングマスクの側壁に反応生成物が付着し、エッチングマスクの除去後に、フェンス状の残渣が残存する場合がある。
しかし、本実施形態においては、上部電極の端部が露出するように、エッチングマスクを形成することにより、エッチングマスクの側壁と誘電体層との距離を大きくしている。このため、レジストマスクの側壁に付着する反応生成物の量を減らすことができる。さらに、誘電体膜のエッチングに伴い、レジストマスクの側壁のテーパー角度が顕著となるため、反応生成物の付着量よりもエッチングされる量が勝り、マスク２５の側壁への反応生成物の付着を防止することができる。よって、マスク２５を除去した後、図２Ｄ及び２Ｄ’に示したように、フェンス状の残渣のない構造を形成することができる。
しかし、本実施形態においては、上部電極の端部が露出するように、エッチングマスクを形成することにより、エッチングマスクの側壁と誘電体層との距離を大きくしている。このため、レジストマスクの側壁に付着する反応生成物の量を減らすことができる。さらに、誘電体膜のエッチングに伴い、レジストマスクの側壁のテーパー角度が顕著となるため、反応生成物の付着量よりもエッチングされる量が勝り、マスク２５の側壁への反応生成物の付着を防止することができる。よって、マスク２５を除去した後、図２Ｄ及び２Ｄ’に示したように、フェンス状の残渣のない構造を形成することができる。
次に、保護膜としてＡＬＯ膜（５０ｎｍ）を成膜し、上部電極２３及び誘電体層２２を被覆するレジストパターンを形成する。このレジストパターンを用いて、上部電極と同様に、ＩＣＰタイプの装置、Ｃｌ２／Ａｒ系のエッチングガスを用いて、下部電極層２１ａをエッチングして、下部電極２１を形成する。
続いて、スパッタ法によりＡＬＯ膜２６（２０ｎｍ）を成膜し、このＡＬＯ膜２６上に、シリコン酸化膜（１４００ｎｍ程度）を堆積した後、ＣＭＰにより、表面を平坦化する。その後、ＡＬＯ膜２６の脱水を目的として、Ｎ２Ｏプラズマアニールを行う。次に、保護膜としてＡＬＯ膜を５０ｎｍ成膜し、その後、プラズマＣＶＤ法により、シリコン酸化膜（３００ｎｍ程度）を堆積する。これにより、積層構造の層間絶縁膜２７を形成する。
次いで、図３に示すように、層間絶縁膜２７にビアホール２８ａを形成する。このビアホール２８ａは、リソグラフィー及びドライエッチング工程により、キャパシタの上部電極２３及び下部電極２１の上方の層間絶縁膜２７をそれぞれパターニングすることにより形成する。これによって、上部電極２３及び下部電極２１の表面の一部をそれぞれ露出させることができる。
なお、最端の上部電極２３の上にもビアホールを形成してもよい。しかし、この実施形態では、図３に示すように、最端の上部電極２３’の上にはビアホールを形成しない構造とした。これは、後工程においてビアホールにプラグが埋め込まれると、下層（例えば、バリアメタル）のカバレッジが悪いために、誘電体層が広範囲にダメージを受ける可能性があるからである。そのために、ビアホール自体を予め形成しないことが好ましい。
この最端の上部電極２３’を含んで形成されるキャパシタは、動作メモリセルとして利用してもよいが、最終的に動作に関与しないダミーキャパシタとした。これは、最端の上部電極２３’の一部表面がエッチングされているため、カバレッジが他の上部電極２３と異なることに起因して、後工程でのビアホール内にプラグを形成する際、水素ガスの影響を受けることがあるためである。
この最端の上部電極２３’を含んで形成されるキャパシタは、動作メモリセルとして利用してもよいが、最終的に動作に関与しないダミーキャパシタとした。これは、最端の上部電極２３’の一部表面がエッチングされているため、カバレッジが他の上部電極２３と異なることに起因して、後工程でのビアホール内にプラグを形成する際、水素ガスの影響を受けることがあるためである。
また、この実施形態では、最端の上部電極２３’に隣接する上部電極２３”（最端から２つ目の上部電極２３”）を含んで形成されるキャパシタも、最終的に、ダミーキャパシタとした。
一般に、最端の上部電極に対してビアホールを形成し、誘電体層等のダメージ回復をさせることがある。しかし、この実施形態では、最端の上部電極２３’上にはビアホールを形成せず、その１つ内側の上部電極２３”上にビアホールを形成することにより、誘電体層等のダメージ回復に利用することとした。
このように、最終的にダミーキャパシタとするキャパシタ上にもビアホールを形成することにより、その後の半導体プロセス、具体的には、酸素による回復アニール等の効果を上げることができる。
一般に、最端の上部電極に対してビアホールを形成し、誘電体層等のダメージ回復をさせることがある。しかし、この実施形態では、最端の上部電極２３’上にはビアホールを形成せず、その１つ内側の上部電極２３”上にビアホールを形成することにより、誘電体層等のダメージ回復に利用することとした。
このように、最終的にダミーキャパシタとするキャパシタ上にもビアホールを形成することにより、その後の半導体プロセス、具体的には、酸素による回復アニール等の効果を上げることができる。
次に、キャパシタのエッチング時に受けたダメージを回復するために、酸素アニールを行う。
続いて、図１に示すように、既に形成されているプラグ１５に接続するように、層間絶縁膜２７にビアホールを形成する。
続いて、図１に示すように、既に形成されているプラグ１５に接続するように、層間絶縁膜２７にビアホールを形成する。
その後、層間絶縁膜２７に形成されたビアホールに、プラグ２８を形成する。まず、ビアホールの各壁面を覆うように、例えば、スパッタ法によりグルー膜（ＴｉＮ膜、１００ｎｍ）、ＣＶＤ法によりタングステン膜をこの順に積層する。そして、層間絶縁膜２７をストッパとして用いて、これらの膜をＣＭＰにより研磨する。これにより、プラグ２８を形成することができる。
次に、層間絶縁膜２７上に、バリアメタルとしてＴｉ(６０ｎｍ)及びＴｉＮ(３０ｎｍ)を介して、第１アルミ配線２９を形成する。まず、ＡｌＣｕ（３６０ｎｍ）−Ｔｉ（５ｎｍ）−ＴｉＮ（７０ｎｍ）、反射防止膜としてＳＩＯＮを、この順に成膜する。その後、これらの膜を、所望の形状にパターニングする。この第１アルミ配線は、例えば、同一ルールのＦｅＲＡＭ以外のロジック品においても採用されていることから、配線の加工及び信頼性は良好である。また、配線は、アルミニウム系に限らず、Ｃｕ系配線等の当該分野で用いられているいずれの配線材料及び／又は膜厚を用いてもよい。
その後、層間絶縁膜の成膜、その表面の平坦化、ビアホールの形成、プラグの形成、配線の形成等を繰り返すことにより、図１に示すような、多層（例えば、５層）の配線層を形成することができる。
最後に、カバー膜３０及びポリイミド膜３１を成膜し、パターニングして、ＦｅＲＡＭデバイスを完成させる。
最後に、カバー膜３０及びポリイミド膜３１を成膜し、パターニングして、ＦｅＲＡＭデバイスを完成させる。
上述した製造方法は、図３に示すように、複数のキャパシタが一方向に配列し、その周辺パターンにおいて粗及び／又は密を有する構造に、特に有効である。つまり、粗パターンに隣接する側（つまり、上部電極２３’側）において、上部電極の一部が露出するマスクを用いて、誘電体層をエッチングすることにより、上述したように、フェンス状の残渣の残存を抑制することができる。
従って、このようにして得られた半導体装置は、ｙ方向に配置された複数のキャパシタは、下部電極２１及び誘電体層を共通としているが、フェンス状の残渣がなく、高い信頼性を得ることができる。
従って、このようにして得られた半導体装置は、ｙ方向に配置された複数のキャパシタは、下部電極２１及び誘電体層を共通としているが、フェンス状の残渣がなく、高い信頼性を得ることができる。
実施の形態２
この実施の形態の半導体装置の製造方法について、図４を参照しながら説明する。
実施の形態１と同様に、基板１０上に、下部電極層、誘電体層及び上部電極層をこの順に成膜する。そして、図４Ａに示すように、上部電極層をパターニングして上部電極２３を形成する。その後、誘電体層２２を所望の形状にパターニングする。
この実施の形態の半導体装置の製造方法について、図４を参照しながら説明する。
実施の形態１と同様に、基板１０上に、下部電極層、誘電体層及び上部電極層をこの順に成膜する。そして、図４Ａに示すように、上部電極層をパターニングして上部電極２３を形成する。その後、誘電体層２２を所望の形状にパターニングする。
次いで、保護膜としてＡＬＯ膜２６ａ（５０ｎｍ）を成膜し、上部電極２３の上にレジストを塗布し、露光及び現像工程によってパターニングする。これによって、図４Ｂ及び４Ｂ’に示したように、下部電極層２１ａのエッチング用マスク３５を形成する。
このマスク３５は、例えば、ｙ方向に配置された一方側（つまり、図４Ｂでは、上側）の最端の上部電極２３上は、その一方側の端部（つまり、図４Ｂでは、上端部）が露出するように形成する。上部電極２３の露出させる幅は、実施の形態１と同様に決定することが好ましい。ここでは、上部電極２３を露出幅（図４Ｂ’中、ｂ）が０．２μｍとなるように露出させている。また、このマスク３５は、上側の最端の上部電極２３の一部上から他の上部電極２３上にわたって、複数の上部電極２３及び誘電体層２２を一体的に被覆している。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
このマスク３５は、例えば、ｙ方向に配置された一方側（つまり、図４Ｂでは、上側）の最端の上部電極２３上は、その一方側の端部（つまり、図４Ｂでは、上端部）が露出するように形成する。上部電極２３の露出させる幅は、実施の形態１と同様に決定することが好ましい。ここでは、上部電極２３を露出幅（図４Ｂ’中、ｂ）が０．２μｍとなるように露出させている。また、このマスク３５は、上側の最端の上部電極２３の一部上から他の上部電極２３上にわたって、複数の上部電極２３及び誘電体層２２を一体的に被覆している。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
次に、このマスク３５を用いて、上部電極と同様に、ＩＣＰタイプの装置、Ｃｌ２／Ａｒ系のエッチングガスを用いて、下部電極層２１ａをエッチングして、下部電極２１を形成する。この際、同時に、最端の上部電極２３では上部電極２３の端部が露出しているため、図４Ｃ’に示すように、上部電極２３の上端部もさらにエッチングされる。これにより、最端の上部電極２３は、ｙ方向に行くにつれて膜厚が薄くなる。その結果、最端の上部電極２３は、他の上部電極２３とは異なる形状となる。
その後、図４Ｄ及び４Ｄ’に示すように、マスク３５及びＡＬＯ膜２６ａを除去する。
その後、図４Ｄ及び４Ｄ’に示すように、マスク３５及びＡＬＯ膜２６ａを除去する。
このようなエッチングにより、マスク３５の側壁のテーパー形状が顕著となり、反応生成物の付着量よりもエッチングされる量が勝り、マスク２５の側壁への反応生成物の付着を防止することができる。よって、図４Ｄ及び図４Ｄ’に示したように、マスク３５を除去した後、フェンス状の残渣のない構造を形成することができる。
続いて、実施例１と同様に、層間絶縁膜２７を形成する。
続いて、実施例１と同様に、層間絶縁膜２７を形成する。
次いで、図５に示すように、層間絶縁膜２７にビアホール２８ａを形成する。このビアホール２８ａは、リソグラフィー及びドライエッチング工程により、キャパシタの上部電極２３の上方の層間絶縁膜２７をパターニングすることにより形成する。これによって、上部電極２３表面の一部をそれぞれ露出させることができる。
なお、実施例１と同様に、ビアホールを最端の上部電極２３’上に形成してもよいが、しないことが好ましい。また、この最端の上部電極２３’及び／又はそれに隣接する上部電極２３”を含んで形成されるキャパシタを、動作セルとして利用してもよいが、ダミーキャパシタとすることが好ましい。
また、下部電極２１のために、このキャパシタが形成されている基板上の周辺パターンに応じて、層間絶縁膜にビアホールを形成することが好ましい。ビアホールを形成する部位は、例えば、メモリセルとして機能させないダミーキャパシタ又は容量として使用するパターン等の近傍の部位（図示せず）等が例示される。これによって、所望の部位で、下部電極２１に対してコンタクトを取ることができる。
また、下部電極２１のために、このキャパシタが形成されている基板上の周辺パターンに応じて、層間絶縁膜にビアホールを形成することが好ましい。ビアホールを形成する部位は、例えば、メモリセルとして機能させないダミーキャパシタ又は容量として使用するパターン等の近傍の部位（図示せず）等が例示される。これによって、所望の部位で、下部電極２１に対してコンタクトを取ることができる。
その後、実施例１と同様のプロセスによって、ＦｅＲＡＭデバイスを完成させる。
このようにして得られた半導体装置は、上述したような簡便な製造方法で製造されているにもかかわらず、フェンス状の残渣がなく、その上方の表面を平坦化することができる。よって、その後のさらなる配線の形成等において、高い信頼性を得ることができる。
このようにして得られた半導体装置は、上述したような簡便な製造方法で製造されているにもかかわらず、フェンス状の残渣がなく、その上方の表面を平坦化することができる。よって、その後のさらなる配線の形成等において、高い信頼性を得ることができる。
実施の形態３
この実施の形態の半導体装置の製造方法について、図６から図８を参照しながら説明する。
実施の形態１と同様に、基板１０上に、下部電極層、誘電体層及び上部電極層をこの順に成膜し、上部電極層をパターニングして上部電極２３を形成する（図６参照）。
この実施の形態の半導体装置の製造方法について、図６から図８を参照しながら説明する。
実施の形態１と同様に、基板１０上に、下部電極層、誘電体層及び上部電極層をこの順に成膜し、上部電極層をパターニングして上部電極２３を形成する（図６参照）。
続いて、上部電極２３の上にレジストを塗布し、露光及び現像工程によってパターニングし、図６に示したように、誘電体層２２ａのエッチング用マスク４４を形成する。
このマスク４４は、例えば、ｙ方向に配置された複数の上部電極２３’、２３”、２３を完全に被覆するように、一体的に形成される。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
このマスク４４は、例えば、ｙ方向に配置された複数の上部電極２３’、２３”、２３を完全に被覆するように、一体的に形成される。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
次に、このマスク４４を用いて、上部電極と同様の方法で、誘電体層２２ａをエッチングし、その後、マスク４４を除去する。なお、上部電極２３’の一方の端部近傍では、マスク４５の側壁への反応生成物の強固な付着により、マスク４５を除去した後においても、図８に示したように、フェンス状の残渣４６が残存する場合がある。
次いで、保護膜（図示せず）としてＡＬＯ膜（５０ｎｍ）を成膜し、上部電極２３の上にレジストを塗布し、露光及び現像工程によってパターニングし、図７に示したように、下部電極層２１ａのエッチング用マスク４５を形成する。
このマスク４５は、例えば、ｙ方向に配置された一方側（つまり、図７では、右側）の最端の上部電極２３’と、その隣接する上部電極２３”との間で分離するように形成する。上部電極２３’と上部電極２３”との離間距離は、特に限定されないが、一般にパターニングする際、マスクの位置合わせ精度等の問題があることから、位置ズレ量を考慮して決定することが好ましい。ここでは、離間距離を、０．２μｍとなるように設定した。また、このマスク４５は、最端の上部電極２３’とその下層の誘電体層２２、最端の上部電極２３’以外の複数の上部電極２３とそれらの下層の誘電体層２２とを、それぞれ一体的に被覆している。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
このマスク４５は、例えば、ｙ方向に配置された一方側（つまり、図７では、右側）の最端の上部電極２３’と、その隣接する上部電極２３”との間で分離するように形成する。上部電極２３’と上部電極２３”との離間距離は、特に限定されないが、一般にパターニングする際、マスクの位置合わせ精度等の問題があることから、位置ズレ量を考慮して決定することが好ましい。ここでは、離間距離を、０．２μｍとなるように設定した。また、このマスク４５は、最端の上部電極２３’とその下層の誘電体層２２、最端の上部電極２３’以外の複数の上部電極２３とそれらの下層の誘電体層２２とを、それぞれ一体的に被覆している。一体的に被覆するｙ方向に配列した上部電極２３の数は特に限定されず、複数であればよい。
次に、このマスク４５を用いて、上部電極と同様に、下部電極層２１ａをエッチングして、下部電極２１を形成する。この際、上部電極２３’と上部電極２３”との間に位置する誘電体層２２は、同時にエッチングされ、上部電極２３’と上部電極２３”との間で、下部電極２１とともに分離される。
その後、マスク４５を除去する。
その後、マスク４５を除去する。
続いて、実施例１と同様に、層間絶縁膜２７を形成し、図８に示すように、層間絶縁膜２７にビアホール２８ａを形成する。このビアホール２８ａは、リソグラフィー及びドライエッチング工程により、キャパシタの上部電極２３の上方の層間絶縁膜２７をパターニングすることにより形成する。これによって、上部電極２３表面の一部をそれぞれ露出させることができる。
なお、最端の上部電極２３’上に、ビアホールは、実施例１と同様に、形成してもよいが、しないことが好ましい。また、この最端の上部電極２３’及び／又はそれに隣接する上部電極２３”を含んで形成されるキャパシタを、動作セルとして利用してもよいが、ダミーキャパシタとすることが好ましい。これにより、図８に示すように、最端の上部電極２３’にフェンス状の残渣４６が発生した場合でも、最端の上部電極２３’を含むキャパシタを、実際に使用する動作セルと分離することができる。
このキャパシタが形成されている基板上の周辺パターンに応じて、例えば、ダミーキャパシタ又は容量として使用するパターン等の近傍の部位（図示せず）等の上の層間絶縁膜に、ビアホールを形成することが好ましい。これによって、所望の部位で、下部電極２１に対してコンタクトを取ることができる。
その後、実施の形態１と同様のプロセスによって、ＦｅＲＡＭデバイスを完成させる。
その後、実施の形態１と同様のプロセスによって、ＦｅＲＡＭデバイスを完成させる。
このようにして得られた半導体装置は、図８に示したように、下部電極２１、誘電体層２２及び上部電極２３を含むキャパシタを、一方向、例えば、ｙ方向に複数備えている。ｙ方向に配置された複数のキャパシタは、下部電極２１が共通であり、かつｙ方向における一方側の最端に配置された上部電極２３’に対向する下部電極２１’は、隣接する下部電極２１と分離されている。
この半導体装置は、上述した実施の形態と同様に、高い信頼性を得ることができる。
この半導体装置は、上述した実施の形態と同様に、高い信頼性を得ることができる。
実施の形態１〜３では、上部電極層、誘電体層及び下部電極層をそれぞれ異なるマスクを用いてエッチングしているが、強誘電体用のエッチングマスクを用いて、誘電体層及び下部電極層の双方をエッチングしてもよい。また、上部電極層と誘電体層とを同じマスクを用いてエッチングし、下部電極層のみ別のマスクを用いてエッチングしてもよい。
上述の実施の形態１〜実施の形態３に関し、さらに以下の付記を開示する。
（付記１） 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記誘電体層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１） 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記誘電体層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を形成した後、前記誘電体層をパターニングする工程と、
前記複数の上部電極と、パターニングされた前記誘電体層とを被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記下部電極層をパターニングして前記下部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を形成した後、前記誘電体層をパターニングする工程と、
前記複数の上部電極と、パターニングされた前記誘電体層とを被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記下部電極層をパターニングして前記下部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記３） さらに、前記複数のキャパシタ上に層間膜を形成する工程と、
前記最端に配置された上部電極上の前記層間膜にビアホールを形成する工程とを有する付記１又は２に記載の方法。
（付記４） さらに、前記複数のキャパシタ上に層間膜を形成する工程と、
前記最端に配置された上部電極を除き、前記複数の上部電極に到達する複数のビアホールを前記層間膜に形成する工程とを有する付記１又は２に記載の方法。
（付記５） さらに、前記下部電極層をパターニングする工程と、
前記複数のキャパシタ上に層間膜を形成する工程と、
前記下部電極上の前記層間膜に下部電極に至るビアホールを形成する工程とを有する付記１に記載の方法。
（付記６） 下部電極を、Ｉｒ、ＩｒＯｘ、Ｐｔ、ＳＲＯ、ＬＮＯ、ＬＳＣＯ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３からなる群から選択された１種以上の導電体を含む単層膜又は積層膜で形成する付記１〜５のいずれか１つに記載の方法。
前記最端に配置された上部電極上の前記層間膜にビアホールを形成する工程とを有する付記１又は２に記載の方法。
（付記４） さらに、前記複数のキャパシタ上に層間膜を形成する工程と、
前記最端に配置された上部電極を除き、前記複数の上部電極に到達する複数のビアホールを前記層間膜に形成する工程とを有する付記１又は２に記載の方法。
（付記５） さらに、前記下部電極層をパターニングする工程と、
前記複数のキャパシタ上に層間膜を形成する工程と、
前記下部電極上の前記層間膜に下部電極に至るビアホールを形成する工程とを有する付記１に記載の方法。
（付記６） 下部電極を、Ｉｒ、ＩｒＯｘ、Ｐｔ、ＳＲＯ、ＬＮＯ、ＬＳＣＯ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３からなる群から選択された１種以上の導電体を含む単層膜又は積層膜で形成する付記１〜５のいずれか１つに記載の方法。
（付記７） 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置される複数の上部電極を形成する工程と、
前記複数の上部電極における少なくとも一方側の最端に配置された第１の上部電極を被覆する第１のマスクと、前記第１の上部電極に並設された複数の第２の上部電極を共通に被覆するとともに、前記第１のマスクから分離された第２のマスクとを含む下部電極用マスクを形成する工程と、
前記下部電極用マスクを用いて、前記下部電極層をパターニングして、前記下部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置される複数の上部電極を形成する工程と、
前記複数の上部電極における少なくとも一方側の最端に配置された第１の上部電極を被覆する第１のマスクと、前記第１の上部電極に並設された複数の第２の上部電極を共通に被覆するとともに、前記第１のマスクから分離された第２のマスクとを含む下部電極用マスクを形成する工程と、
前記下部電極用マスクを用いて、前記下部電極層をパターニングして、前記下部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記８） 下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
前記複数の上部電極は、最端に配置された第１の上部電極と、前記第１の上部電極に並設された複数の第２の上部電極とを含み、
前記下部電極は、前記第１の上部電極の下方に配置された第１の下部電極と、前記複数の第２の上部電極の下方に配置され、前記第１の下部電極とは分離された第２の下部電極とを含んでいることを特徴とする半導体装置。
前記複数の上部電極は、最端に配置された第１の上部電極と、前記第１の上部電極に並設された複数の第２の上部電極とを含み、
前記下部電極は、前記第１の上部電極の下方に配置された第１の下部電極と、前記複数の第２の上部電極の下方に配置され、前記第１の下部電極とは分離された第２の下部電極とを含んでいることを特徴とする半導体装置。
（付記９） 前記第１の上部電極と、前記誘電体層と、前記第１の下部電極とを含むキャパシタは、ダミーキャパシタである付記８の半導体装置。
（付記１０） 前記ダミーキャパシタに隣接するキャパシタは、第２のダミーキャパシタである付記９の半導体装置。
（付記１１）
下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
最端に配置された上部電極の表面形状が、該上部電極に隣接する上部電極の表面形状と異なることを特徴とする半導体装置。
（付記１０） 前記ダミーキャパシタに隣接するキャパシタは、第２のダミーキャパシタである付記９の半導体装置。
（付記１１）
下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
最端に配置された上部電極の表面形状が、該上部電極に隣接する上部電極の表面形状と異なることを特徴とする半導体装置。
（付記１２）
前記最端に配置された上部電極の表面の少なくとも端部がエッチングに付されたことにより、該上部電極に隣接する上部電極の表面形状と異なる付記１１の半導体装置。
（付記１３）
前記最端に配置された上部電極を含むキャパシタがダミーキャパシタとして配置されている付記１１又は１２の半導体装置。
（付記１４）
前記最端に配置された上部電極を含むキャパシタ及び該キャパシタに隣接するキャパシタがダミーキャパシタとして配置されている付記１１又は１２の半導体装置。
前記最端に配置された上部電極の表面の少なくとも端部がエッチングに付されたことにより、該上部電極に隣接する上部電極の表面形状と異なる付記１１の半導体装置。
（付記１３）
前記最端に配置された上部電極を含むキャパシタがダミーキャパシタとして配置されている付記１１又は１２の半導体装置。
（付記１４）
前記最端に配置された上部電極を含むキャパシタ及び該キャパシタに隣接するキャパシタがダミーキャパシタとして配置されている付記１１又は１２の半導体装置。
（付記１５） キャパシタ上にさらに層間膜を備え、最端に配置された上部電極上の前記層間膜にビアホールが配置されてなる付記１１〜１４の半導体装置。
（付記１６） キャパシタ上にさらに層間膜を備え、最端に配置された上部電極に隣接する上部電極上の前記層間膜にビアホールが配置されてなる付記１４の半導体装置。
（付記１７） 前記ビアホール内に、導電性のプラグが埋設されてなる付記１５又は１６の半導体装置。
（付記１８）
複数のキャパシタの下部電極が共通である付記１１〜１７の半導体装置。
（付記１９）
誘電体層が、ＰＺＴ系強誘電体、Ｂｉ層状構造強誘電体、金属酸化物強誘電体、ビスマスフェライト系強誘電体からなる群から選択される１種以上の単層又は積層層によって形成されてなる付記１１〜１８の半導体装置。
（付記１６） キャパシタ上にさらに層間膜を備え、最端に配置された上部電極に隣接する上部電極上の前記層間膜にビアホールが配置されてなる付記１４の半導体装置。
（付記１７） 前記ビアホール内に、導電性のプラグが埋設されてなる付記１５又は１６の半導体装置。
（付記１８）
複数のキャパシタの下部電極が共通である付記１１〜１７の半導体装置。
（付記１９）
誘電体層が、ＰＺＴ系強誘電体、Ｂｉ層状構造強誘電体、金属酸化物強誘電体、ビスマスフェライト系強誘電体からなる群から選択される１種以上の単層又は積層層によって形成されてなる付記１１〜１８の半導体装置。
（付記２０）
下部電極、誘電体層及び／又は上部電極を、誘導結合高周波プラズマを利用してパターニングする付記１〜９の半導体装置の製造方法。
（付記２１）
下部電極、誘電体層及び／又は上部電極を、塩素系のエッチングガスを用いてパターニングする付記１〜９の半導体装置の製造方法。
下部電極、誘電体層及び／又は上部電極を、誘導結合高周波プラズマを利用してパターニングする付記１〜９の半導体装置の製造方法。
（付記２１）
下部電極、誘電体層及び／又は上部電極を、塩素系のエッチングガスを用いてパターニングする付記１〜９の半導体装置の製造方法。
本発明の半導体装置の製造方法は、キャパシタ構造を含む全ての半導体装置に対して広く利用することができる。特に、キャパシタ構造を形成する材料として反応性の乏しい材料を用いる場合に有効であり、さらに、エッチングによって、積層構造の誘電体キャパシタを製造する場合により有効である。
１０ 基板
１１ 素子分離膜
１２ ＭＯＳトランジスタ
１３、２０ キャパシタ
１４、２７ 層間絶縁膜
１５、２８ プラグ
１６ 保護下地膜
２１ 下部電極
２１ａ 下部電極層
２２、２２ａ 誘電体層
２３、２３’、２３” 上部電極
２３ａ 上部電極層
２５、３５、４４、４５、５５ マスク
２６、２６ａ ＡＬＯ膜
２９ 配線
３０ カバー膜
３１ ポリイミド膜
４６ 残渣
１１ 素子分離膜
１２ ＭＯＳトランジスタ
１３、２０ キャパシタ
１４、２７ 層間絶縁膜
１５、２８ プラグ
１６ 保護下地膜
２１ 下部電極
２１ａ 下部電極層
２２、２２ａ 誘電体層
２３、２３’、２３” 上部電極
２３ａ 上部電極層
２５、３５、４４、４５、５５ マスク
２６、２６ａ ＡＬＯ膜
２９ 配線
３０ カバー膜
３１ ポリイミド膜
４６ 残渣
Claims (9)
- 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
前記上部電極層をパターニングして、列状に配置された複数の上部電極を形成する工程と、
前記複数の上部電極を被覆し、かつ、前記複数の上部電極における少なくとも一方側の最端に配置された上部電極の少なくとも前記一方側の端部を露出するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記誘電体層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。 - さらに、前記複数のキャパシタ上に層間膜を形成する工程と、
前記最端に配置された上部電極上の前記層間膜にビアホールを形成する工程と、
を有する請求項１に記載の半導体装置の製造方法。 - さらに、前記複数のキャパシタ上に層間膜を形成する工程と、
前記最端に配置された上部電極を除き、前記複数の上部電極に到達する複数のビアホールを前記層間膜に形成する工程と、
を有する請求項１に記載の半導体装置の製造方法。 - さらに、前記下部電極層をパターニングする工程と、
前記複数のキャパシタ上に層間膜を形成する工程と、
前記下部電極上の前記層間膜に該下部電極に至るビアホールを形成する工程と、
を有する請求項１に記載の方法。 - 前記下部電極を、Ｉｒ、ＩｒＯｘ、Ｐｔ、ＳＲＯ、ＬＮＯ、ＬＳＣＯ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３からなる群から選択された１種以上の導電体を含む単層膜又は積層膜で形成する請求項１〜４のいずれか１つに記載の方法。
- 下部電極、誘電体層、及び上部電極を含む複数のキャパシタを備える半導体装置の製造方法であって、
下部電極層、誘電体層、及び上部電極層をこの順に積層する工程と、
該上部電極層をパターニングして、列状に配置される複数の上部電極を形成する工程と、
前記複数の上部電極における少なくとも一方側の最端に配置された第１の上部電極を被覆する第１のマスクと、前記第１の上部電極に並設された複数の第２の上部電極を共通に被覆するとともに、前記第１のマスクから分離された第２のマスクとを含む下部電極用マスクを形成する工程と、
該前記下部電極用マスクを用いて、前記下部電極層をパターニングして、前記下部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に列状に配置された複数の上部電極とを含む複数のキャパシタを備える半導体装置であって、
前記複数の上部電極は、最端に配置された第１の上部電極と、前記第１の上部電極に並設された複数の第２の上部電極とを含み、
前記下部電極は、前記第１の上部電極の下方に配置された第１の下部電極と、前記複数の第２の上部電極の下方に配置され、前記第１の下部電極とは分離された第２の下部電極とを含んでいることを特徴とする半導体装置。 - 前記第１の上部電極と、前記誘電体層と、前記第１の下部電極とを含むキャパシタは、ダミーキャパシタキャパシタである請求項７の半導体装置。
- 前記ダミーキャパシタキャパシタに隣接するキャパシタは、第２のダミーキャパシタキャパシタであることを特徴とする請求項８の半導体装置。
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