KR102204388B1 - 필터링 특성이 개선된 기준 전압 생성기 - Google Patents

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Abstract

본 발명의 하나의 실시형태에 따른 기준 전압 생성기는 ESD용 정격 저항, 상기 정격 저항과 연결되고, 각각의 커패시터가 구비된 제 1 및 제 2 병렬 브랜치(branch) 및 상기 각각의 브랜치로의 전하 전달 경로를 제어하는 제 1 및 제 2 스위치를 포함한다.

Description

필터링 특성이 개선된 기준 전압 생성기{REFERENCE VOLTAGE GENERATOR HAVING ENHANCED FILTERING FEATURE}
본 발명은 기준 전압 생성기에 관한 것으로, 특히 스위치를 이용하여 필터링 효율을 높이는 기준 전압 생성기에 관한 것이다.
통상적인 이미지 센서의 주요 구성 요소로서, 복수의 컬럼(column)과 복수의 로우(row)로 선택되는 매트릭스 구조의 픽셀 어레이와 픽셀 어레이로부터의 출력을 변환시키는 컨버터가 있다. 즉, 픽셀 어레이가 광학 영상을 감지하여 아날로그 전압으로 출력하면, 감지된 아날로그 전압을 컨버터에서 디지털 값으로 변환하여 이후의 과정을 진행하게 된다.
이 때, 픽셀 어레이로부터 제공되는 아날로그 전압을 컨버터에서 디지털값으로 변환되는 과정이 매우 중요하고, 이 과정을 얼마나 정확하고 고속으로 할 수 있는가에 따라 이미지 센서의 성능이 정해질 수 있다.
따라서, 최근의 동향은 고속, 고해상도 및 저전력의 아날로그 디지털 컨버터가 요구되며, 이와 동시에 높은 효율의 신호 대 잡음 비(Signal to Noise Ratio; 이하 SNR 이라고 함)를 만족시킬 수 있도록 잡음의 영향을 줄이는 노력이 요구되고 있다.
본 발명의 목적은 다양한 주파수 환경에도 원하는 차단 주파수를 제공할 수 있는 필터가 구비된 기준 전압 생성기를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시 형태에 따른 기준 전압 생성기는 ESD용 정격 저항, 상기 정격 저항과 연결되고, 각각의 커패시터가 구비된 제 1 및 제 2 병렬 브랜치(branch) 및 상기 각각의 브랜치로의 전하 전달 경로를 제어하는 제 1 및 제 2 스위치를 포함한다.
실시예로서, 상기 제 1 브랜치는 제 1 커패시터를 포함하고, 상기 제 2 브랜치는 제 2 커패시터를 포함할 수 있다.
실시예로서, 상기 제 1 스위치를 이용하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 경로를 제공할 수 있다.
실시예로서, 상기 제 1 스위치의 온(ON) 타임을 조절하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 시간을 제어할 수 있다.
실시예로서, 상기 제 2 스위치를 이용하여 상기 제 1 커패시터로부터 상기 제 2 커패시터에 이르는 전하 전달 경로를 제공할 수 있다.
실시예로서, 상기 제 2 스위치의 온(ON) 타임을 조절하여 상기 제 1 커패시터로부터 상기 제 2 커패시터에 이르는 전하 전달 경로 시간을 제어할 수 있다.
본 발명의 다른 실시예에 따른 기준 전압 생성기는, ESD용 정격 저항, 상기 저항으로부터의 전하 전달 경로를 제어하는 제 1 스위치, 상기 제 1 스위치와 직렬로 연결된 제 2 스위치, 상기 제 1 및 제 2 스위치 사이에 구비되며, 상기 제 1 및 제 2 스위치와 병렬 연결된 제 1 커패시터 및 상기 제 1 커패시터와 병렬 연결된 제 2 커패시터를 포함배선층을 전기적으로 접속시키는 상기 셀 블록의 에지에 형성된 더미 컨택을 포함할 수 있다.
실시예로서, 상기 제 1 스위치와 상기 제 2 스위치는 활성화 구간이 서로 중첩되지 않는 클럭 신호에 의해 제어될 수 있다.
실시예로서, 상기 제 1 커패시터는 신호 잡음을 감쇠시키는 필터링용 커패시터일 수 있다.
실시예로서, 상기 제 1 스위치의 온(ON) 타임을 조절하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 시간을 제어할 수 있다.
본 발명의 실시 예에 따른 기준 전압 생성기는 ESD용 정격 저항을 스위치로 제어하도록 함으로써 스위치드 저항-커패시터 필터를 구성할 수 있다. 그리하여, 스위치의 온 타임을 제어하여 다양한 주파수 환경에도 안정적인 차단 주파수 효과를 가질 수 있다.
도 1은 일반적인 이미지 센서 내 아날로그 컨버터의 기준 전압 생성기의 회로도,
도 2a는 R-C 필터에 대한 일반적인 등가 회로도,
도 2b는 일반적인 스위치드 커패시터 필터 구성을 채용한 기준 전압 생성기 회로도,
도 2c는 도 2b에 따른 타이밍 다이어그램,
도 3a는 본 발명의 일 실시예에 따른 스위치드 저항의 개념을 나타낸 등가 회로도,
도 3b는 도 3a에 따른 실질적 저항의 등가 회로도,
도 3c는 제 1 스위치(SW1)에 인가할 수 있는 다양한 클럭 주파수의 예를 나타낸 타이밍 다이어그램,
도 3d는 도 3c에 따른 다양한 듀티비를 갖는 클럭의 생성을 나타낸 개념적인 블록도,
도 4a는 본 발명의 일 실시예에 따른 스위치드 저항-커패시터 필터를 적용한 기준 전압 생성기 회로도,
도 4b는 도 4a의 동작을 나타내는 타이밍 다이어그램,
도 5는 본 발명의 일 실험예와 종래의 주파수 응답 특성을 비교한 그래프,
도 6a는 본 발명의 일 실시예에 따른 스위치드 저항-커패시터 필터를 적용한 ΣΔ(델타 시그마) 변조 회로도,
도 6b는 도 6a에 따른 동작을 나타낸 타이밍 다이어그램,
도 7a는 전압 늘어짐(voltage droop) 현상을 고려한 기준 전압 생성기 회로도,
도 7b는 도 7a에 따른 동작을 나타내는 타이밍 다이어그램,
도 8a는 제 2 커패시터(CDAC)를 리셋시킬 수 있는 기준 전압 생성기 회로도,
도 8b는 도 8a에 따른 동작을 나타내는 타이밍 다이어그램, 및
도 9는 본 발명의 실시 예들에 따른 스위치드 저항 커패시터가 구비된 아날로그 디지털 컨버터를 포함하는 이미지 센서가 포함된 반도체 시스템의 개략적인 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 일반적인 이미지 센서 내 아날로그 컨버터의 기준 전압을 생성하는 회로의 일례로서, 복수의 저항(R1,..R10, R11)으로 전압 분배되는 래더 타입(ladder type)의 기준 전압 생성 회로도를 예시한다.
도 1을 참조하면, 복수의 저항(R1,..,R10, R11, Rm), 커패시터(CEXT) 및 연산 증폭기(OP-AMP)를 포함한다.
외부 전원 전압(VDD)과 접지 전압(VSS)사이에 복수의 저항들(R1,, R10, R11)이 직렬로 연결된다. 각 노드 양단에 연결된 저항들의 저항 분배비에 의해 양단에 걸리는 전압이 선택된 노드에 의해 분배되고, 분배된 전압을 노드 a에 제공함으로써 연산 증폭기(OP-AMP)에 그 전압을 인가할 수 있다.
연산 증폭기(OP-AMP)는 노드 a의 전압과 노드 b의 전압을 피드백 수신하여 기준 전압(VREF)을 제공할 수 있다.
이러한 통상의 방식으로 얻어진 기준 전압의 신호 잡음, 즉 노이즈를 줄이기 위해, 저역 통과 주파수 역할의 기능을 하는 R-C 필터의 구조를 채용할 수 있다.
도 1에서는, R-C 필터로서 Rm과 커패시터(CEXT)가 이용되어, 저항에 의한 분배 전압의 신호 잡음을 필터링하여 노이즈가 적은 안정적인 레벨로서의 기준 전압을 제공할 수 있다.
예를 들어, 커패시터(CEXT)는 노드 a와 연결되어 노이즈의 방전 경로를 제공하여, 노드 a의 전압의 피크값을 감쇠(attenuation)시킬 수 있다. 이러한 커패시터(CEXT)로서 바이패스 커패시터(bypass capacitor) 또는 디커플링 커패시터(decoupling capacitor)를 포함할 수 있다.
물론 저항 네트워크를 통해서는 선택되는 저항 분배비에 따른 디지털 데이터 형태로서의 선형(linear) 기준 전압을 제공할 수 있다. 이러한 저항 네트워크를 구성으로 포함한 기준 전압 생성기에서는 R-C 필터로서 Rm과 커패시터(CEXT)의 역할이 주요하게 대두된다. 여기서, 저항 Rm은 비교적 큰 저항값을 갖도록 구성되며, 이에 대응되도록 커패시터(CEXT)의 용량도 클 수 밖에 없었다.
이러한 R-C 필터에 대한 일반적인 등가 회로를 도 2a에 도시하였다.
도 2a를 참조하면, 외부 전압(VDD)과 기준 전압(VREF) 사이에는 저항 R과 커패시터 C를 포함한다.
이러한 필터의 다른 대안으로서 저항 R 대신 스위치(switch)로 대체할 수 있는 것을 고안하였으며, 이를 통해 스위치드 커패시터(switched capacitor)를 형성할 수 있다.
도 2b는 일반적인 스위치드 커패시터의 구성을 채용한 예를 도시한다.
도 2b를 참조하면, 제 1 스위치(Φ1), 제 2 스위치(Φ2) 및 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함한다.
스위치드 커패시터 회로는 두 개의 병렬 브랜치를 포함하여 각 브랜치는, 상보 신호를 사용해서 동작되는 직렬로 연결된 제 1 스위치(Φ1) 및 제 2 스위치(Φ2)를 구비한다. 제 1 커패시터(C1)는 이 두 개의 브랜치의 스위치 사이의 접점 사이에 연결된다(점선 블록 참조). 제 1 스위치(Φ1) 및 제 2 스위치(Φ2)는 제 1 커패시터(C1)를 주기적으로 충전하고 방전하기 위해 순환하여 동작된다. 그리하여, 제 1 스위치(Φ1) 및 제 2 스위치(Φ2)는 클럭 주파수에 대응되어 개방 및 단락 동작(ON/OFF)을 할 수 있다.
이러한 클럭 신호는 추가의 자원이 아니라 데이터 컨버터에 이미 이용되는 클럭 신호를 사용할 수 있으므로 추가 자원에 대한 부담은 없다.
도 2c는 도 2b에 따른 타이밍 다이어그램이다.
도 2c를 참조하면, 메인 클럭(CLK)이 소정의 주기(TCLK1)를 갖고 동작한다.
클럭 제너레이터(1)에 의해 제 1 스위치(Φ1) 및 제 2 스위치(Φ2)는 각각의 동작 주기가 다르며, 활성화 구간이 서로 오버랩(overlap)되지 않는 신호로서 출력된다.
이러한 스위치드 커패시터 형태의 필터를 채용하면 통상의 R-C 필터의 R의 큰 저항값에 비해 클럭에 따른 스위칭 동작에 의해 상대적으로 작은 저항값을 갖게 될 수 있다.
이러한 제 1 스위치(Φ1)의 저항값은 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112014002486267-pat00001
(REQ는 실질적 저항, fCLK는 클럭의 주파수, C는 커패시턴스)
이와 같이, 도 2b 내지 도 2c에서 예시된 스위치드 커패시터 필터는 상대적으로 적은 저항값을 갖는 회로 구성이므로 실질적으로 회로 설계시에도 차지하는 면적을 적게 할 수 있다.
하지만, 도 2b 내지 도 2c가 도 1에 비해 상대적으로 작은 저항값을 갖는 필터를 구성할 수 있다 해도, 샘플링 비율(sampling ratio)이나 오버 샘플링 비(over sampling ratio)가 변함에 따라 클럭 주파수 의존적인 경향 때문에 차단 필터 주파수도 다양하게 변할 수 있다.
예를 들어, 8kHz 샘플링 비를 갖는 전화나 44.1kHz의 샘플링 비를 갖는 콤팩트 디스크가 있을 때, 안정된 차단 필터 주파수를 제공하기에는 무리가 있을 수 있다. 서로 샘플링 비의 차이에 따라 요구되는 차단 필터 주파수가 달라지면 적절한 필터링 범위를 설정하기가 어려울 수 있다.
따라서, 샘플링 환경이 달라져도(샘플링 비에 따른 주파수 변화가 있어도) 안정된 주파수 차단 특성이 있으며 적은 영역을 차지하는 기준 전압 생성기를 제공하는 것이 필요할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 스위치드 저항의 개념을 나타낸 등가 회로도이다.
도 3a를 참조하면, 외부 전압(VDD)과 기준 전압(VREF) 사이에 저항(RNOM) 및 제 1 스위치(SW1)를 포함할 수 있다.
여기서, 저항(RNOM)은 ESD(Electrostatic Discharge)를 위해 회로마다 이미 구비되어 있는 정격 저항(nominal resistance)을 의미할 수 있다. 예를 들어, 100Ω의 저항값을 갖는 ESD 저항일 수 있다.
제 1 스위치(SW1)에는 클럭 신호(ΦON)가 인가된다.
본 발명의 일 실시예에 따르면 이러한 정격 저항(RNOM)을 제어할 수 있는 제 1 스위치(SW1)를 구비하여 스위치드 저항 형태를 구성함으로써, 저항값을 튜닝(tuning)할 수 있다. 즉, 스위치의 온/오프(ON/OFF)하는 스위치 특성 이용하여 저항의 미세 조정이 가능할 수 있다.
도 3b는 도 3a에 따른 등가 회로를 실질적 저항의 등가 회로로 예시하며, 도 3c는 제 1 스위치(SW1)에 인가할 수 있는 다양한 클럭 주파수의 예를 나타낸 타이밍 다이어그램이다.
도 3a 내지 도 3c를 참조하면, 제 1 스위치(SW1)에 다양한 듀티비(duty ratio)를 갖는 다양한 클럭들에 의해 스위치의 온/오프 제어가 가능함을 예시하며, REQ는 듀티비에 따라 증감이 가능한데, 다음의 수학식 2와 같이 나타낼 수 있다.
Figure 112014002486267-pat00002
(REQ는 실질적 저항, RNOM는 ESD 저항, d는 듀티비, fCLK는 클럭의 주파수, tON는 클럭의 활성화 구간)
예를 들어, 도 3c의 ΦON1의 경우와 같이, 제 1 스위치(SW1)가 완전히 온(on) 상태가 되면, 수학식 2에 적용하여
Figure 112014002486267-pat00003
과 같이 될 수 있다. 즉, 제 1 스위치(SW1)가 완전히 온(on)되면 실질적 저항
Figure 112014002486267-pat00004
는 정격 저항(RNOM)의 저항값 그대로 될 수 있다.
만약, 도 3c의 ΦON4의 경우와 같다면, 제 1 스위치(SW1)는 완전히 오프(off) 상태가 되어 REQ는 무한대가 될 수 있다.
또한, 도 3c의 ΦON2 및 ΦON3와 같이 듀티비의 다양한 예시에 따라 REQ 의 값은 실질적으로 다양하게 가변될 수 있다.
상술된 바에 의해, 스위치드 저항의 특성을 이용하면 스위치의 온/오프 시간을 제어하여 실질적으로 REQ 의 저항값을 가변시키는 것이 가능할 수 있다. 이와 동시에, 기존에 이미 구비된 ESD용 저항을 이용하므로 물리적 면적, 즉 레이아웃 사이즈는 작게 유지 가능하다. 이로써, 본 발명의 스위치드 저항을 적용하면 적은 면적을 차지하면서도 저항값의 증감 제어가 용이해질 수 있다. 따라서, 회로 설계자들에게 차단 필터 주파수 범위를 위해, fCLK의 변수뿐만 아니라 듀티비 d의 변수도 제어할 수 있게 함으로써 설계 유연성이 높아질 수 있다.
역으로 설명하면, 외부 샘플링 주파수 환경이 변할 때에라도 듀티비를 다양하게 변화를 주면 회로 설계자가 의도하거나 사용자가 요구하는 일정한 차단 주파수 특성을 갖는 회로를 구현하는 것이 가능해질 수 있다.
또한, 전술한 바와 같이, 새로운 물리적 회로 자원을 추가하지 않고 회로마다 구비되어 있는 ESD 저항을 이용할 수 있으므로 회로의 공정 및 비용이 추가되지 않을 수 있다.
도 3d는 도 3c에 따른 다양한 듀티비를 갖는 클럭의 생성을 나타낸 개념적인 블록도이다.
도 3d를 참조하면, 본 발명의 일 실시예에 따른 클럭 변조 회로(2)는 클럭 제너레이터(10), 딜레이 셀(20) 및 로직 회로(30)를 포함할 수 있다.
클럭 제너레이터(10)는 일정 주기(TCLK)를 갖는 클럭(CLK)을 수신하여 서로 중첩되지 않는 활성화 구간을 갖는 상보 신호(Φ1', Φ2')를 생성할 수 있으며, 그 중 Φ1'는 딜레이 셀(20)에 제공될 수 있다.
딜레이 셀(20)은 수신된 Φ1'을 다양한 지연양을 갖는 딜레이 체인을 경유하도록 하여 클럭의 주기를 가변시킬 수 있다.
로직(30)은 클럭 제너레이터(10)로부터의 Φ1' 및 딜레이 셀(20)로부터의 출력 클럭의 로직 상태를 조합하여 서로 다른 지연양을 갖는 다양한 클럭 신호를 제공할 수 있다. 예시된 Φ1, Φ1R, Φ1F 등일 수 있다.
하지만, 이는 설명을 위해 일례를 도시한 것으로, 이에 제한되는 것은 아니며, 지연양을 서로 달리 제어하여 다른 주기를 갖는 클럭 신호의 생성을 예시일 뿐이다. 따라서, 당업자가 이해 가능한 범위 내에서 다양한 회로의 변용이 가능한 것은 당연하며 발명을 클럭 변조 회로에 제한 시키고자 함이 아님을 분명히 밝혀둔다.
다시 말하면, 본 발명의 실시예들에서는 도 3a와 같이 스위치드 저항을 이용하여 필터 회로를 구성할 수 있고 이를 제어하는 다양한 주기를 갖는 클럭 신호는 당업자가 이미 숙지하는 기술로서 얼마든지 가능함을 설명한다. 하기 도면들을 참조하여 구체적으로 설명하기로 한다.
도 4a는 본 발명의 일 실시예에 따른 스위치드 저항-커패시터 필터를 적용한 기준 전압 생성기 회로도이다.
엄밀히 말하면, 기준 전압 생성기의 입력 부분까지를 도시한 것이나, 이후의 연산 증폭기등을 경유하여 최종의 기준 전압이 생성되는 것이므로, 예시된 회로로서 기준 전압 생성기의 설명을 대체하기로 한다.
도 4a를 참조하면, 정격 저항(RNOM), 제 1 스위치(SW1), 제 2 스위치(SW2), 제 3 스위치(SW3), 제 1 커패시터(CEXT) 및 제 2 커패시터(CSW)를 포함한다.
스위치드 저항-커패시터 필터를 적용한 기준 전압 생성기 회로는 두 개의 병렬 브랜치를 포함하여 각 브랜치는 서로 활성화 구간이 중첩되지 않는 클럭 신호(Φ2P, Φ2D)를 사용해서 동작되는, 직렬로 연결된 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 구비한다.
제 1 커패시터(CEXT)는 이 두 개의 브랜치의 스위치 사이의 접점 사이에 연결된다.
제 2 커패시터(CSW)는 제 2 및 제 3 스위치(SW2, SW3) 사이에 구비된다.
제 1 스위치(SW1)는 Φ2P 클럭 신호에 응답하여 정격 저항(RNOM)의 경로를 주기적으로 제공 및 차단할 수 있다. 제 1 스위치(SW1)에 의해 외부 전압(VDD)으로부터 제 1 커패시터(CEXT)에 충전 경로를 제공할 수 있다.
또한, 제 2 스위치(SW2)에 의해 제 1 커패시터(CEXT)에 충전된 전하를 제 2 커패시터(CSW)에 전달할 수 있다.
제 2 및 제 3 스위치(SW2, SW3)는 동일한 클럭 신호, 예컨대 Φ2D에 의해 동시에 제어될 수 있다.
여기서, 점선으로 표시된 부분은 스위치드 저항으로 동작할 수 있으며, 스위치드 저항에 따라 제 1 커패시터(CEXT)의 충전 타이밍이 제어될 수 있다. 따라서, 제 1 스위치(SW1)는 저항 스위치로서 동작하며, 제 2 스위치(SW2)는 커패시터 스위치(제 2 커패시터(CSW)용)로서 동작할 수 있다.
즉, 정격 저항(RNOM), 제 1 스위치(SW1) 및 제 1 커패시터(CEXT)는 스위치드 저항-커패시터 필터 회로로서 지칭될 수 있고, 이에 부가하여 제 2 스위치(SW2), 제 2 커패시터(CSW), 제 3 스위치(SW3)를 포함함으로써 기준 전압 생성기를 구성할 수 있다.
도 4b는 도 4a의 동작을 나타내는 타이밍 다이어그램이다.
도 4a 및 도 4b를 참조하여 설명하면, 우선 Φ2P 클럭 신호는 Φ2D 클럭 신호보다 앞서서 소정 구간 동안 활성화된다. Φ2P의 클럭 신호의 활성화 구간 동안 제 1 스위치(SW1)는 외부 전압(VDD)으로부터 제 1 커패시터(CEXT)에 충전 경로를 제공할 수 있다.
이 후, 활성화된 Φ2D 클럭 신호에 응답하여 제 2 스위치(SW2)가 온 되어 제1 커패시터(CEXT)에 충전된 전하가 전달됨으로써 제 2 커패시터(CSW)를 경유하며 노이즈 성분이 감소된 기준 전압(VREF)을 제공할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 커패시터 뿐 아니라 ESD 저항에 대해서도 스위치가 구비된 스위치드 저항-커패시터의 형태로 필터 회로를 구성함으로써 설계 유연성을 높이면서 일정한 주파수 차단 특성을 갖는 회로를 구현하는 것이 가능할 수 있다.
도 5는 본 발명의 일 실험예와 종래의 주파수 응답 특성을 비교한 그래프이다.
주파수 응답 특성은 다양한 주파수의 입력 신호가 입력으로 들어왔을 때 어떤 응답을 내는지 측정하는 것으로서 다음의 그래프와 같이 저역 통과 필터의 주파수 응답 특성 곡선으로 나타낼 수 있다.
도 5를 참조하면, X축은 주파수를 나타내며(Hz), Y축은 dB 스케일(dB)을 나타내고 있다. Y축의 dB는 숫자간의 관계를 나타내는 상대적인 의미의 값으로서, 본 발명에서는 주파수 신호의 크기(magnitude)의 지수를 취한 로그(log) 스케일에 비례하는 특성을 갖고 개념적으로 쉽게 표현되는 dB 스케일을 사용하기로 한다.
A는 종래 스위치드 커패시터를 적용했을 때의 실험예의 그래프이고, B는 본 발명의 일 실시예에 따른 스위치드 저항-커패시터를 적용했을 때의 실험예의 그래프이다.
도 5에 도시된 바와 같이, 동일 주파수 대역 기준()으로 보면 차단된 신호의 크기는 종래(A)에 비해 본 발명의 일 실시예(B)가 증가했음(60dB->80dB)을 알 수 있다. 또한, 일정 주파수 대역, 예컨대 차단 주파수 기준으로 보아도 차단 주파수가 감소(->)가 감소 됨을 알 수 있다.
여기서 말하는 차단 주파수, 즉 필터 주파수란 필터에서 통과 대역과 차단 대역의 경계가 되는 주파수로서, 필터의 출력 진폭이 입력 진폭보다 1/2 수준, 통상 3dB 만큼 감소되었을 때의 주파수를 일컫는다. 전술한 대로, 종래보다 차단 주파수가 작게 될수록 필터링 될 주파수 크기가 커지고, 결과적으로 필터링 효과는 더욱 증대될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 스위치드 저항-커패시터 필터를 적용한 ΣΔ(델타 시그마) 변조 회로도이다.
ΣΔ 변조 회로는 디지털-아날로그 변환기(DAC), 오버샘플링 아날로그-디지털 변환기(ADC), 및 계측 DAC등과 같은 다양한 어플리케이션에서 광범위하게 사용되는 통상의 회로이다. 본 발명의 일 실시예에서는 이미지 센서 내 아날로그 디지털 컨버터 회로로서 예시하기로 한다. 이러한 ΣΔ 변조 회로는 낮은 입력 샘플 속도에서 복수의 비트 수 (예를 들어, 16 비트) 의 분해능을 갖는 디지털 입력을 수신하고, 동일한 분해능을 가지나 높은 출력 샘플 속도에서 하나 또는 소정 비트 수를 이용해 디지털 출력을 생성한다.
도 6b는 도 6a에 따른 동작을 나타낸 타이밍 다이어그램이다.
도 6a 및 도 6b를 참조하여 보다 자세히 설명하기로 한다.
도 6a 및 도 6b를 참조하면, ΣΔ 변조 회로는 제 1 정격 저항(RNOM1), 제 2 정격 저항(RNOM2), 제 1 내지 제 5 스위치(S1-S5), 제 1 커패시터(CEXT), 제 2 커패시터(CDAC), 제 3 커패시터(CINT) 및 비교 연산 증폭기(OP-AMP)를 포함한다.
도 6a의 ΣΔ 변조 회로는 4비트의 신호를 수신하여 16 레벨의 분해능을 갖도록 제어하는 회로이다.
도 6a에 도시된 바와 같이, 점선 블록 내 구성된 스위치들(S1-S3)과 제 2 커패시터(CDAC)가 하나의 DAC 관련 소자로 간주할 때, 이러한 유사한 구성의 DAC 소자가 15개 구비되어, 몇 개의 DAC 소자가 활성화 되었는가 비활성화 되었는가에 따라 표현하는 레벨이 달라질 수 있다.
가령, 모든 세트의 DAC 소자가 비활성화되면 0을 나타내고, 모든 세트의 DAC 소자가 활성화되면 15를 나타내어 총 16개의 상태를 제공할 수 있다. 이는 어디까지나 예시일 뿐, 본 발명이 입력되는 비트 수에 제한되는 것은 아니다.
제 1 커패시터(CEXT)의 일단은 접지 전원, 타단은 제 2 정격 저항(RNOM2) 사이에 연결된다.
또한, 제 1 정격 저항(RNOM1)의 일단은 외부 전압, 타단은 제 2 스위치(S2)에 연결된다.
여기서, 제 1 및 제 2 스위치(S1, S2)는 서로 병렬 구조로 배치된다.
제 2 커패시터(CDAC)의 일단은 제 2 스위치(S2), 타단은 제 4 스위치(S4)에 연결된다.
제 3 스위치(S3)의 일단은 제 1 스위치(S1), 타단은 제 3 커패시터(CINT)에 연결된다.
제 5 스위치(S5)의 일단은 제 4 스위치(S4), 타단은 비교 연산 증폭기(OP-AMP)의 입력과 연결된다.
제 3 커패시터(CINT)의 일단은 비교 연산 증폭기(OP-AMP)의 입력과, 타단은 제 3 스위치(S3)에 연결된다.
한편, 각 스위치들(S1-S5)은 각각의 제어 신호들(클럭 신호)에 의해 제어될 수 있다.
각각의 제어 신호들의 논리 하이 레벨에 응답하여 스위치드 저항, 스위치드 커패시터로서 동작하여 ΣΔ 변조 회로의 필터링 주파수를 조절할 수 있다.
우선, 제 2 스위치(S2)에 Φ1P의 클럭 신호(시간 t0에 활성화됨)가 인가되어, 스위치드 저항 형태로 동작될 수 있다. 소정 시간 동안 제 2 스위치(S2)를 통해 외부 전압을 인가받는다.
한편, 제 1 스위치(S1)에 Φ1D의 클럭 신호가 인가된다. 전술한 바와 같이, 정격 저항들은 이미 회로에 구비되는 ESD용 저항으로서, 본 발명의 일 실시예와 같이 스위치로 제어하도록 하면 스위치드 저항-커패시터 필터로서 동작시키며 듀티비를 제어하면서 실질적 저항값을 미세 조정할 수 있다.
보다 구체적으로 설명하면, Φ1D의 활성화 구간 동안 제 1 스위치(S1), 제 2 정격 저항(RNOM2) 및 제 1 커패시터(CEXT)에 의해 외부 전압(VDD)을 필터링 하여 노드 A 및 B에 제공한다. 이로써, 외부 전압(VDD)의 노이즈가 제거되어 보다 안정적인 전압을 제공할 수 있다.
이어서, 제 4 스위치(S4)에 Φ1의 클럭 신호(시간 t1에 활성화됨)가 인가된다. 도 6b에서 도시된 바와 같이, Φ1D가 활성화되는 구간 동안 Φ1을 활성화시켜 필터링 된 외부 전압(VDD)을 제 2 커패시터(CDAC)에 충전시킬 수 있다.
충전 동작이 완료되면, 제 3 스위치(S3) 및 제 5 스위치(S5)에 Φ2의 클럭 신호(시간 t2에 활성화됨)가 인가된다.
이로써, 비교 연산 증폭기(OP-AMP)에 안정적인 전압이 입력될 수 있다. 한편, 제 3 커패시터(CINT)는 적분용 커패시터로서, ΣΔ 변조 회로에 통상 이용되는 커패시터이며, 이러한 커패시터의 이용 유무가 발명의 목적 범위를 제한하지 않는다.
또한, 언급되지 않은 비교 연산 증폭기(OP-AMP)의 나머지 입력 단자는 당업자들에게는 잘 알려진 바와 같이, 회로의 구성에 따라 접지 전압에 연결할 수도 있고, 상기와 같은 구성으로 적분기 커패시터를 채용하여 피드백 귀환 회로를 이용할 수도 있다.
통상의 ΣΔ 변조 회로와 같이, 도 6a의 ΣΔ 변조 회로도 전하를 전송하여 충전 또는 전-충전(pre-charge), 전송과 같은 패턴을 통해 비교 연산 증폭기(OP-AMP)의 출력 값, 즉 기준 전압을 제공하여 데이터 컨버터 동작을 수행할 수 있다. 여기서, 비교 연산 증폭기(OP-AMP)의 입력에 해당하는 전압에 대해, 안정적인 전압으로서 제공하도록 노이즈를 제거할 수 있는 스위치드 저항-커패시터 필터를 적용하는 것을 예시하였다. 따라서, 디지털 아날로그 컨버터의 성능에 부정적인 영향을 끼칠 수 있는 불안정한 기준 전압이 아닌 노이즈가 제거된 안정적인 기준 전압을 제공함으로써 디지털 아날로그 컨버터의 성능을 향상시킬 수 있다. 예컨대, 고정된 3-dB 주파수 차단 특성을 보증할 수 있다. 특히, 다양한 어플리케이션의 주파수 환경에도 유연하게 대응할 수 있다. 중복되는 설명이지만, 스위치드 저항-커패시터 필터를 적용 시, 스위치드 스위치의 온/오프 타임의 듀티비를 제어할 수 있음으로써 가능하게 된다. 예를 들어, Φ1D 클럭 신호의 활성화 구간을 제어하는 것으로 다양한 주파수 환경에 유연하게 대응할 수 있다.
더 나아가, 추가의 저항을 사용하지 않고서도, 이미 구비된 정격 저항(ESD용 저항)을 이용함으로써 추가의 회로에 대한 면적이나 비용의 부담이 적을 수 있다.
계속해서, 확장된 실시예로서, 전압 늘어짐(voltage droop) 현상을 감소시키는 스위치드 저항-커패시터 필터에 대해 설명하기로 한다.
도 7a는 전압 늘어짐(voltage droop) 현상을 고려한 스위치드 저항-커패시터 필터의 회로도이다. 도 7b는 도 7a에 따른 동작을 나타내는 타이밍 다이어그램이다.
도 7a와 도 4a가 다른 점은 입력 단자(VDD)와 출력 단자(OP-AMP input) 사이에 스위치(S14)가 추가된 것이다.
도 7a를 참조하면, 정격 저항(RNOM), 제 1 스위치(S11), 제 2 스위치(S12), 제 3 스위치(S13), 제 4 스위치(S14), 제 1 커패시터(CEXT) 및 제 2 커패시터(CDAC)를 포함한다.
스위치드 저항-커패시터 회로는 두 개의 병렬 브랜치를 포함하여 각 브랜치는, 서로 활성화 구간이 중첩되지 않는 두 클럭 신호(Φ2C, Φ2D)를 사용해서 동작되는 직렬로 연결된 제 1 스위치(S11) 및 제 2 스위치(S12)를 구비한다.
제 1 커패시터(CEXT)는 이 두 개의 브랜치의 스위치 사이의 접점 노드 e 사이에 연결된다.
제 2 커패시터(CDAC)는 제 2 및 제 3 스위치(S12, S13) 사이에 구비된다.
제 1 스위치(S11)는 Φ2C 에 응답하여 정격 저항(RNOM)의 경로를 주기적으로 제공 및 차단할 수 있다.
제 1 스위치(S11)에 의해 외부 전압(VDD)으로부터 제 1 커패시터(CEXT)에 이르는 충전 경로를 제공할 수 있다.
또한, 제 2 스위치(S12)에 의해 제 1 커패시터(CEXT)에 충전된 전하를 제 2 커패시터(CDAC)에 전달할 수 있다.
제 2 스위치(S12)에는 Φ2D 클럭 신호가 인가되고, 제 3 스위치(S13)에는 Φ2 클럭 신호가 인가된다.
도 7a 및 도 7b를 참조하여 동작을 설명하면, 시간 t0보다 앞서서 Φ2C의 클럭 신호가 소정 시간 동안 활성화된다. 소정 시간 동안 외부 전압(VDD)은 노드 e를 경유하여 제 1 커패시터(CEXT)에 프리차지된다. 제 1 스위치(S11), 정격 저항(RNOM)과 제 1 커패시터(CEXT)에 의해 필터링된 외부 전압(VDD)을 제 1 커패시터(CEXT)에 프리차지시킬 수 있다.
시간 t0에서 Φ2 클럭 신호가 활성화되는 동안, 이에 동기되어 Φ2P 클럭 신호가 소정 시간 동안 활성화된다. 그리하여, 노드 d의 전압을 제 4 스위치(S14)를 통해 노드 f에도 전달할 수 있는데, 이는 제 1 커패시터(CEXT)에 충전된 전하량에 실질적으로 동등한 양일 수 있다. 그리하여, 제 1 커패시터(CEXT)에 충전된 전하량만큼 충분히 노드 f에 전달하여 노드 f를 프리차지시킨다.
이어서, 시간 t1에서 Φ2D 클럭 신호가 활성화되면 제 2 스위치(S12)가 온되어 제 2 커패시터(CDAC)로의 전류 경로가 제공될 수 있다. 따라서, 노드 e 및 노드 f에 프리차지되어 있던 전하량을 온전히 제 2 커패시터(CDAC)에 충전시킬 수 있다.
도 7a와 같은 실시예에 따르면, 노드 e에 프리차지 되어 있던 전압을 노드 f에도 동일하게 프리차지 함으로써 부하에 따른 전하량 손실이 점차 일어나는 전압 늘어짐 현상을 감소시킬 수 있다.
즉, 노드 e와 제 1 커패시터(CEXT)에 소정의 전하량을 충전하였다 하더라도, 제 2 커패시터(CDAC)가 큰 부하로 작용하기에 전하량 손실이 있을 수 있었다. 다시 말하면, 노드 e와 제 1 커패시터(CEXT)에 소정의 전하량을 충전한 것을 노드 f를 통해 제 2 커패시터(CDAC)에 전달 하기 전에 소정의 전하 손실이 있을 수 있었다. 그리하여, 시간의 흐름에 따른 전하량 손실로 인한 전압 감소 현상이 있을 수 있는데, 본 발명의 다른 실시예와 같이 노드 f에도 중복 프리차지시킴으로써 원하는 타겟(target) 전하량을 온전히 제 2 커패시터(CDAC)에 충전시킬 수 있다.
계속해서 또 다른 실시예로서, 타겟 커패시터의 출력 신호에 대한 선형성(linear)을 증가시킬 수 있는 스위치드 저항-커패시터 회로를 개시하기로 한다.
도 8a는 도 7a에와 동작 원리가 유사하나, 제 2 커패시터(CDAC)를 리셋시킬 수 있는 스위치드 저항-커패시터 필터 회로도이다. 도 8b는 도 8a에 따른 동작을 나타내는 타이밍 다이어그램이다.
도 8a는 도 7a와 구조가 유사한 부분에 대해서는 중복되는 설명이므로 간략하게 하고 다른 점에 대해서 자세히 설명하기로 한다.
도 8a를 참조하면, 정격 저항(RNOM), 제 1 스위치(S21), 제 2 스위치(S22), 제 3 스위치(S23), 제 4 스위치(S24), 제 5 스위치(S25), 제 1 커패시터(CEXT) 및 제 2 커패시터(CDAC)를 포함한다.
도 8a에서는, 특히 제 2 커패시터(CDAC)의 일단은 노드 h에, 타단은 제 5 스위치(S25)에 연결된다. 제 5 스위치(S25)는 Φ2C 클럭 신호에 제어되는 스위치이다.
그리하여, 새로운 신호 수신 시, 이전 신호로 충전되었던 제 2 커패시터(CDAC)를 Φ2C의 클럭 신호를 이용하여 리셋하도록 제어할 수 있다.
도 8a 및 도 8b를 참조하여 동작을 설명하면, 시간 t0보다 앞서서 Φ2C 클럭 신호가 소정 시간 동안 활성화된다. 소정 시간 동안 외부 전압(VDD)을 노드 e를 경유하여 제 1 커패시터(CEXT)에 충전한다. 이때, 노드 g에도 제 1 커패시터(CEXT)에 충전된 전하량과 실질적으로 동등한 레벨이 프리차지된다.
제 1 스위치(S21), 정격 저항(RNOM)과 제 1 커패시터(CEXT)에 의해 필터링된 외부 전압(VDD)을 제 1 커패시터(CEXT)에 프리차지시킬 수 있다.
한편, Φ2C의 클럭 신호가 소정 활성화되는 시간 동안 노드 h의 전압으로 제 2 커패시터(CDAC)를 충전시킬 수 있다. 그러나, 노드 h는 이전 단계에서 방전되어 있었으므로, Φ2C의 클럭 신호가 소정 활성화되는 시간 동안 실질적으로는 제 2 커패시터(CDAC)가 리셋될 수 있다.
즉, 제 2 커패시터(CDAC)의 반복적인 충전 동작시 출력 전압의 선형성을 증가시키려면, 이전에 수신되었던 신호의 영향을 감소시키거나 최소화시켜야만 한다. 이를 위해, 이전 신호의 영향을 감소시키기 위해, 새로이 수신된 신호의 제 2 커패시터(CDAC)로의 충전 동작 수행 전에, 제 2 커패시터(CDAC)를 리셋시키도록 한다. 그리하면, 신호 잡음을 더욱 줄인 전압을 제공할 수 있다.
이후의 동작 설명은 도 7a 및 도 7b에서 설명한 바와 같이 시간 t0에서 Φ2가 활성화되는 동안, 이에 동기되어 Φ2P가 소정 시간 동안 활성화된다. 그리하여, 노드 k의 전압을 노드 h에도 전달할 수 있는데, 이는 제 1 커패시터(CEXT)에 충전된 전하량에 실질적으로 동등한 양일 수 있다. 이 때, 제 3 스위치(S23)가 온 되어 있기에 노드 k, 노드 h 및 제 3 스위치(S23)까지의 전류 경로가 제공될 수 있다. 그리하여, 제 1 커패시터(CEXT)에 충전된 전하량만큼 충분히 노드 h에 전달하여 노드 h를 프리차지시킨다.
이어서, 시간 t1에서 Φ2D 클럭 신호가 활성화되면 제 2 스위치(S22)가 온되어 제 2 커패시터(CDAC)로의 전류 경로가 제공될 수 있다. 따라서, 노드 g 및 노드 h에 프리차지되어 있던 전하량을 온전히 제 2 커패시터(CDAC)에 충전시킬 수 있다.
따라서, 본 발명의 또 다른 실시예에 의하면, 타겟 커패시터인 제 2 커패시터(CDAC)의 이전 신호에 대한 영향을 최소화시키도록 매 동작시마다 제 2 커패시터(CDAC)를 리셋시킴으로써 제 2 커패시터(CDAC)의 출력 신호에 대한 선형성을 증가시킬 수 있다. 즉, 이전 신호의 영향으로 인한 제 2 커패시터(CDAC)의 출력 신호의 왜곡(distortion)되는 것을 줄일 수 있는 방안으로서, 최종 출력이 되는 아날로그 디지털 컨버터의 기준 전압의 SNR의 효율을 높이고자 함이다.
이는 어디까지나 스위치드 저항-커패시터 필터를 기본으로 적용한 회로들의 다양한 실시예로서 개시한 것이며, 발명의 범위를 제한하려는 것이 아님은 물론이다.
도 9는 본 발명의 실시 예들에 따른 스위치드 저항 커패시터가 구비된 아날로그 디지털 컨버터를 포함하는 이미지 센서(300)가 포함된 반도체 시스템(200)의 개략적인 블록도이다.
도 9를 참조하면, 반도체 시스템(100)은 이미지 센서(300), 메모리 장치(400), 버스(500) 및 CPU(600)를 포함할 수 있다.
여기서 반도체 시스템(100)은 컴퓨터 시스템(computer system), 카메라 시스템(camera system), 스캐너(scanner), 네비게이션 시스템(navigation system), 비디오 폰(video phone), 감독 시스템(supervision system), 자동 포커스 시스템(automatic focus system), 추적 시스템(tracing system), 동작 감시 시스템(operation monitoring system), 이미지 안정화 시스템(image stabilization system)등을 포함할 수 있다.
CPU(600)는 버스(500)를 통해 데이터를 송수신하면서 이미지 센서(300)의 동작을 제어할 수 있다.
메모리 장치(400)는 이미지 센서(300)로부터 출력되는 영상 신호를 버스(500)를 통해 제공받고 이를 저장할 수 있다.
여기서는 반도체 시스템(100)의 개략적 구성을 예시하였으나 이외에도 외부와 통신할 수 있는 IO 인터페이스나 디지털 신호 처리 장치(Digital Signal Processor;DSP) 등이 추가로 구성될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 메모리 장치, 특히 이미지 센서 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
RNOM : 정격 저항
SW1 : 제 1 스위치
SW2 : 제 2 스위치
CEXT : 제 1 커패시터
CSW : 제 2 커패시터

Claims (10)

  1. ESD용 정격 저항;
    상기 정격 저항과 연결되고, 각각의 커패시터가 구비된 제 1 및 제 2 병렬 브랜치(branch); 및
    상기 각각의 브랜치로의 전하 전달 경로를 제어하는 제 1 및 제 2 스위치를 포함하며,
    상기 제1 및 제2 스위치는, 각각 제1 및 제2 클록 신호에 의해 제어되고,
    상기 제1 클록 신호의 듀티 비 및 주파수 중 적어도 하나는 상기 ESD용 정격 저항의 저항 값을 튜닝하기 위해 변경되는 것을 특징으로 하는 기준 전압 생성기.
  2. 제 1 항에 있어서,
    상기 제 1 브랜치는 제 1 커패시터를 포함하고, 상기 제 2 브랜치는 제 2 커패시터를 포함하는 기준 전압 생성기.
  3. 제 2 항에 있어서,
    상기 제 1 스위치를 이용하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 경로를 제공하는 기준 전압 생성기.
  4. 제 3항에 있어서,
    상기 제 1 스위치의 온(ON) 타임을 조절하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 시간을 제어할 수 있는 기준 전압 생성기.
  5. 제 2 항에 있어서,
    상기 제 2 스위치를 이용하여 상기 제 1 커패시터로부터 상기 제 2 커패시터에 이르는 전하 전달 경로를 제공하는 기준 전압 생성기.
  6. 제 5항에 있어서,
    상기 제 2 스위치의 온(ON) 타임을 조절하여 상기 제 1 커패시터로부터 상기 제 2 커패시터에 이르는 전하 전달 경로 시간을 제어할 수 있는 기준 전압 생성기.
  7. ESD용 정격 저항;
    상기 저항으로부터의 전하 전달 경로를 제어하는 제 1 스위치;
    상기 제 1 스위치와 직렬로 연결된 제 2 스위치;
    상기 제 1 및 제 2 스위치 사이에 구비되며, 상기 제 1 및 제 2 스위치와 병렬 연결된 제 1 커패시터; 및
    상기 제 1 커패시터와 병렬 연결된 제 2 커패시터를 포함하며,
    상기 제1 및 제2 스위치는, 각각 제1 및 제2 클록 신호에 의해 제어되고,
    상기 제1 클록 신호의 듀티 비 및 주파수 중 적어도 하나는 상기 ESD용 정격 저항의 저항 값을 튜닝하기 위해 변경되는 것을 특징으로 하는 기준 전압 생성기.
  8. 제 7 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치는 활성화 구간이 서로 중첩되지 않는 클럭 신호에 의해 제어되는 기준 전압 생성기.
  9. 제 7 항에 있어서,
    상기 제 1 커패시터는 신호 잡음을 감쇠시키는 필터링용 커패시터인 기준 전압 생성기.
  10. 제 9 항에 있어서,
    상기 제 1 스위치의 온(ON) 타임을 조절하여 상기 정격 저항으로부터 상기 제 1 커패시터에 이르는 충전 시간을 제어할 수 있는 기준 전압 생성기.
KR1020140003074A 2014-01-09 2014-01-09 필터링 특성이 개선된 기준 전압 생성기 KR102204388B1 (ko)

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