JP2004280168A - メモリバックアップ装置及びその方法 - Google Patents
メモリバックアップ装置及びその方法 Download PDFInfo
- Publication number
- JP2004280168A JP2004280168A JP2003066902A JP2003066902A JP2004280168A JP 2004280168 A JP2004280168 A JP 2004280168A JP 2003066902 A JP2003066902 A JP 2003066902A JP 2003066902 A JP2003066902 A JP 2003066902A JP 2004280168 A JP2004280168 A JP 2004280168A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- power supply
- memory controller
- command
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
【課題】本発明では、意図せず突然電源が切断された場合であっても簡単な回路によるハードウェアの処理でメモリに記憶された情報を保持することが可能なメモリバックアップ装置及びその方法を提供する。
【解決手段】主電源の電圧を監視するリセットＩＣを設置すると共に、主電源からメモリコントローラへの電源経路にＤＣ−ＤＣコンバータを設ける。
そして、主電源が切断されると、ＤＣ−ＤＣコンバータが一定時間出力電圧を維持することでセルフリフレッシュ動作への移行期間のメモリコントローラの電源を確保すると共に、メモリコントローラは、リセットＩＣの出力変化で主電源が切断されたこと認識し、セルフリフレッシュコマンドをＤＲＡＭメモリに送信する。
【選択図】 図１
【解決手段】主電源の電圧を監視するリセットＩＣを設置すると共に、主電源からメモリコントローラへの電源経路にＤＣ−ＤＣコンバータを設ける。
そして、主電源が切断されると、ＤＣ−ＤＣコンバータが一定時間出力電圧を維持することでセルフリフレッシュ動作への移行期間のメモリコントローラの電源を確保すると共に、メモリコントローラは、リセットＩＣの出力変化で主電源が切断されたこと認識し、セルフリフレッシュコマンドをＤＲＡＭメモリに送信する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリバックアップ装置及びその方法に関し、特に、意図しない急な電源の切断に対応することが可能なメモリバックアップ装置及びその方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭに情報を記憶・維持するバックアップの方法として、一般的には、 ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ ｒｅｆｒｅｓｈ などを用いることが多く、また、電源を切断する場合には、セルフリフレッシュモードを用いることが多い。
【０００３】
セルフリフレッシュモードをバッテリーバックアップ時のＤＲＡＭに用いる場合は、電源が切断される際にメモリコントローラからセルフリフレッシュコマンドをＤＲＡＭに対して送信する必要がある。
【０００４】
正常なシーケンスに沿って電源の切断が行われた場合は、電源が切断されるタイミングを判断することが可能であるため、電源が切断される前にセルフリフレッシュコマンドをＤＲＡＭに送信することができる。
【０００５】
しかし、停電や電源コードの引き抜きなど、意図しない状態で電源が切断された場合は、電源が切断されるタイミングを予測することができず、セルフリフレッシュコマンド送信前にメモリコントローラの電源が切断されるといった現象が生じていた。
【０００６】
従って、セルフリフレッシュモードを使用することができないため、ＤＲＡＭメモリの内部データは保証されず、最悪の場合は、データが破損する可能性があった。
【０００７】
意図しない電源の切断に対する内部データの保護方法としては、メモリ用のバックアップ用電池を電源としてメモリコントローラ自体をバックアップする方法もあるが、バックアップ用の回路の複雑化や消費電力の増加に伴うバックアップ電池の大型化などといった問題があった。
【０００８】
また、バックアップ用のバッテリを設け、電源が切れた後もメモリコントローラを動作させる方法もあるが、バッテリを設けることによる場所の確保やコストの増加などの問題があった。
【０００９】
このため、ＡＣ電源を監視し、ＡＣ電源側からの電力の供給が切断されたと判断すると、リセット信号を送信することにより電源の切断を検出して、セルフリフレッシュコマンドを送信する方法等が取られている（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開２０００−１３２４６３号公報（段落「００３４」など）
【００１１】
【発明が解決しようとする課題】
しかし、このリセット信号を送信する方法では、メモリコントローラ駆動専用の補助用電源やメモリバックアップ用のバッテリなどを用い、メモリコントローラを一時的に駆動させることでセルフリフレッシュコマンドを送信しており、回路構成が難しく、また、ソフト的処理が必要になるなど、装置の構成や情報の処理が複雑であった。
【００１２】
そこで本発明では、意図せず突然電源が切断された場合であっても簡単な回路によるハードウェアの処理でメモリに記憶された情報を保持することが可能なメモリバックアップ装置及びその方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明におけるメモリバックアップ装置は、バッテリから電力の供給を受けて情報を保持するメモリと、メモリに情報のバックアップを指示するコマンドを送信するメモリコントローラと、通常電源からメモリコントローラに電力を供給する回路と、メモリコントローラへの通常電源からの電力供給が切断されたことを検出する検出手段と、電力供給が切断された後、回路からメモリコントローラへ出力する電圧の降下を遅延させる電圧降下遅延手段とを具備する。
【００１４】
この構成では、通常電源が意図することなく切断された場合であっても、メモリコントローラに供給する電圧が維持されるため、メモリコントローラからメモリにコマンドを送信することが可能となり、メモリに記憶されているデータを適切に保護することができる。
【００１５】
また、電圧降下遅延手段は昇圧型ＤＣ−ＤＣコンバータからなり、ハードウェアで構成されているため、ソフトウェアによる処理を必要とことなく、簡単な回路で構成することが可能であると共に、昇圧型ＤＣ−ＤＣコンバータは、通常電源からメモリコントローラに電力を供給する回路に設置されているため、新たな専用バックアップ回路を用いる事なく、既存の電源用回路を流用して実現させることができる。
【００１６】
そして、電圧降下遅延手段は、通常電源とコンバータとの間に設置されたダイオードをさらに具備することにより、通常電源に接続される負荷の容量によって異なる電圧の降下速度を遅延させ、電圧降下速度に左右されるＤＣ−ＤＣコンバータの出力時間を長時間持続させることができる。
【００１７】
さらに、電圧降下遅延手段は、コンバータの入力側に設けられたコンデンサをさらに具備することにより、メモリに入力する電圧を降下させるタイミングを調節することができる。
【００１８】
また、メモリコントローラは、通常電源からの電力供給が切断されたことを検出手段で検出するとコマンドをメモリに送信する。
【００１９】
ここで、検出手段は、電圧検出器を利用して電源電圧の降下を判断することで電源の切断を検出するため、簡単な回路で電源の切断を検出することができる。
【００２０】
そして、コマンドは、セルフリフレッシュコマンドであり、メモリは、セルフリフレッシュモードを用いて情報を保持する。
【００２１】
次に、本発明に係るメモリバックアップ方法は、メモリコントローラからコマンドをメモリに送信し、該メモリに保持されている情報をバックアップするメモリバックアップ方法において、メモリは、バッテリから電力の供給を受けて情報を保持し、メモリコントローラは、通常電源から電力の供給を受けて動作し、メモリコントローラへの通常電源からの電力供給が切断されると、通常電源からメモリコントローラに電力を供給する回路に設置されている電圧降下遅延手段が該メモリコントローラへ入力される電圧を維持し、メモリコントローラは、コマンドをメモリに送信する。
【００２２】
この構成では、通常電源が意図することなく切断された場合であっても、メモリコントローラに供給する電圧が維持されるため、メモリコントローラからメモリにコマンドを送信することが可能となり、メモリに記憶されているデータを適切に保護することができる。
【００２３】
また、メモリコントローラは、電圧検出器を利用して通常電源の電圧の降下を検出するとコマンドをメモリに送信する。
【００２４】
そして、コマンドは、セルフリフレッシュコマンドであり、メモリは、セルフリフレッシュモードを用いて情報を保持する。
【００２５】
【発明の実施の形態】
以下、本発明に係るメモリバックアップ装置及びその方法を添付図面を参照して詳細に説明する。
【００２６】
図１は、本発明に係るメモリバックアップ装置の回路の構成の一例を示す概略図であり、ＤＲＡＭなどのメモリのバックアップ用電源であるバッテリ１、バッテリ充放電用回路であるバックアップ回路２、Ｆａｓｔ Ｐａｇｅ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭなど、供給される電力を用いて情報を記憶・保持するＤＲＡＭメモリ３、ＤＲＡＭメモリ３を制御するメモリコントローラ４、二入力ゲートＯＲ（７４３２など）であるＯＲ回路５、メモリバックアップ装置に電力を供給する通常電源である主電源６、主電源６の電圧を検出するリセットＩＣ７、メモリコントローラ４に供給される電力を中継するＤＣ−ＤＣコンバータ８、ＤＣ−ＤＣコンバータ８に電力を供給するコンデンサ９、ＤＣ−ＤＣコンバータ８から主電源６への電力の流れを防止するダイオード１０が設けられている。
【００２７】
ＤＣ−ＤＣコンバータ８は、例えば昇圧型ＤＣ−ＤＣコンバータを用いることが可能で、主電源６からメモリコントローラ４に電力を供給する回路に設置され、図２に点線で示すように、主電源が切断された後、出力電圧を維持することにより、一定時間メモリコントローラ４に電源を供給する。
【００２８】
コンデンサ９は、ＤＣ−ＤＣコンバータ８の入力側に設置され、主電源が切断された後、ＤＣ−ＤＣコンバータ８へ電力を供給する。このため、ＤＣ−ＤＣコンバータ８に入力される電力は主電源切断後も一定値に維持され、ＤＣ−ＤＣコンバータ８の出力側の電圧が降下するまでの時間を遅延させる事ができる。
【００２９】
なお、ＤＣ−ＤＣコンバータ８の出力側の電圧は、電源の降下速度が早いと短時間で降下するため、コンデンサ９の容量を変化させることにより、電圧を維持する時間を調整することができる。
【００３０】
ダイオード１０は、電源が切断された際、ＤＣ−ＤＣコンバータ８から主電源６への電力の逆流を防止する。このため、主電源に接続される負荷の容量によって異なる電圧降下速度を遅延させ、電圧降下速度に左右されるＤＣ−ＤＣコンバータ８の出力時間を長時間持続させる。
【００３１】
ここで、メモリコントローラ４には、シャットダウントリガ１１、メモリコントローラ４のリセットを行うＲｅｓｅｔ１２、電力の供給を受ける電源１３、Ｏｕｔポート１４、ＣＫＥ１５が設けられている。
【００３２】
シャットダウントリガ１１は、ロウレベル（以下、「Ｌｏｗ」という）のリセット信号を検出すると、セルフリフレッシュコマンドをＤＲＡＭメモリ３に送信する。
【００３３】
Ｏｕｔポート１４は、メモリ３に保持すべき情報が記憶されると出力をハイレベル（以下、「Ｈｉｇｈ」という）とし、セルフリフレッシュコマンド送信後、出力をＬｏｗにする。
【００３４】
ＣＫＥ１５は、セルフリフレッシュコマンド送信後、出力をＬｏｗとし、ＤＲＡＭメモリが以後のコマンドを受け付けることを防止する。
【００３５】
加えて、図示しないレギュレータが適宜設置されており、回路を流れる電圧の値をメモリコントローラやメモリなどのデバイスに応じて適正に変換・制御している。
【００３６】
そして、本発明に係るメモリバックアップ装置では、メモリコントローラへの電源切断のトリガ信号としてハードウェアリセットの信号を用い、ハードウェアリセット信号の出力が検知されてからメモリに対してセルフリフレッシュ信号を送出するまでの間、ＤＣ−ＤＣコンバータを用いてメモリコントローラの電圧降下を遅延させ、供給電圧を維持する。
【００３７】
このため、主電源とは異なる別の電源から電力を供給するための規模の大きな回路を特に設置する必要はなく、主電源切断された後もメモリコントローラへ供給する電圧を維持することによりメモリコントローラを駆動させ、主電源の切断を検知した電圧検出器の出力信号に応じてセルフリフレッシュコマンドを送信することにより、セルフリフレッシュモードによるメモリバックアップを可能としている。
【００３８】
次に、本発明に係るメモリバックアップ装置の動作の一例について、図面を用いて説明する。
【００３９】
なお、本実施の形態では、ＤＲＡＭメモリとしてＳＤＲＡＭを用いると共に、信号が流れている回路を図面において太線で示す。
【００４０】
まず、電源が投入されると、図３に示すように、主電源６から供給される電源が、ＤＣ−ＤＣコンバータ８を経由してメモリコントローラ４の電源、及びバックアップ回路２へ電力が供給されると共に、各々の経路を経て各デバイスに電力が供給される。
【００４１】
また、時定数付きの電圧検出器の場合は、電源の投入後、電圧が一定値に達するまでの一定時間、リセットＩＣ７からの出力がＬｏｗになる。
【００４２】
ここで、リセット信号はシャットダウントリガ１１にも伝わるが、メモリコントローラ４自体がリセット中のため、シャットダウンの動作やＳＤＲＡＭへのセルフリフレッシュコマンドの送信を行うことはなく、メモリコントローラ４には、ハードウェアリセットがかかり、イニシャライズ処理を通常どおり行う。
【００４３】
そして、リセットＩＣ７の出力がＨｉｇｈになると動作可能な状態になり、メモリコントローラが動作を開始し、ＳＤＲＡＭ１６へのアクセスが可能となり、通常動作状態となる。
【００４４】
このとき、主電源６及びＤＣ−ＤＣコンバータ８の電圧は、図２の区間ａに示すように、一定の圧力を維持している。
【００４５】
ここで、図４に示すように、電源が切断されると、主電源６から供給される電力の降下に伴いリセットＩＣ７からの出力がＬｏｗになる。
【００４６】
メモリコントローラ４は、リセットＩＣ７の出力の降下（ＨｉｇｈからＬｏｗへの切り替わり）をトリガとして、ＳＤＲＡＭ１６にセルフリフレッシュコマンドを送信する処理を行う。
【００４７】
この時、図２の区間ｂに示すように、主電源から供給される電圧は降下するため、ＤＣ−ＤＣコンバータ８の入力電圧も下がるが、ＤＣ−ＤＣコンバータ８の出力電圧は設定電圧を維持しつづけるため、メモリーコントローラ４は動作を継続し、ＳＤＲＡＭ１６に対してセルフリフレッシュコマンドを送信する。
【００４８】
そして、メモリコントローラ４はＳＤＲＡＭ１６に対してセルフリフレッシュコマンドを送出後、図５に示すように、ＣＫＥ１５の出力をＬｏｗにする。
【００４９】
これにより、ＳＤＲＡＭ１６は以後のコマンドを受け付けず、セルフリフレッシュモードを維持し、図２の区間ｃに示すように、ＤＣ−ＤＣコンバータ８の出力電圧が降下した後は、図６に示すように、バックアップ用バッテリ電源を用いてＳＤＲＡＭ１６はセルフリフレッシュモードを維持する。
【００５０】
このように本実施の形態では、電源からの電力が突然遮断された場合であっても、ＤＣ−ＤＣコンバータからの出力電圧を一定時間維持することができるため、メモリコントローラからセルフリフレッシュコマンドを送信し、ＳＤＲＡＭが保持するデータを適切に保護することが可能となる。
【００５１】
また、ＤＣ−ＤＣコンバータの出力電圧は、入力電圧の降下速度が早いと短時間で降下するが、ＤＣ−ＤＣコンバータの入力側にコンデンサを設置することにより、出力電圧の降下を遅延させることが可能となると共に、コンデンサの容量を変化させることにより、出力電圧を維持する時間を調整することができる。
【００５２】
加えて、ＤＣ−ＤＣコンバータと主電源との間にダイオードを設けることにより、ＤＣ−ＤＣコンバータから主電源への電力の逆流を防止することができるため、主電源に接続される負荷によって生じるＤＣ−ＤＣコンバータの入力電圧の降下を抑制し、ＤＣ−ＤＣコンバータの出力電圧が降下するまでの時間を遅延させることが可能となる。
【００５３】
なお、本実施の形態では、ＤＲＡＭメモリとしてＳＤＲＡＭを用いているが、ＤＲＡＭメモリは、ＳＤＲＡＭに限られるものではなく、Ｆａｓｔ Ｐａｇｅ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭなど、セルフリフレッシュモードを使用してデータを記憶・保持するメモリであれば用いることができる。
【００５４】
【発明の効果】
このように本発明では、簡単な回路で電源切断を検出し、判断すると同時にセルフリフレッシュ動作への移行期間の電源を確保するため、通常電源から供給される電力が突然遮断された場合であっても、メモリに記憶された情報を保持することができる。
【図面の簡単な説明】
【図１】本発明に係るメモリバックアップ装置の回路の構成の一例を示す概略平面図
【図２】主電源とＤＣ−ＤＣコンバータの電圧の変化を示すグラフ
【図３】本実施の形態における信号の流れを示す平面図
【図４】本実施の形態における信号の流れを示す平面図
【図５】本実施の形態における信号の流れを示す平面図
【図６】本実施の形態における信号の流れを示す平面図
【符号の説明】
１…バッテリ
２…バックアップ回路
３…メモリ
４…メモリコントローラ
５…ＯＲ回路
６…主電源
７…リセットＩＣ
８…ＤＣ−ＤＣコンバータ
９…コンデンサ
１０…ダイオード
１１…シャットダウントリガ
１２…Ｒｅｓｅｔ
１３…電源
１４…Ｏｕｔポート
１５…ＣＫＥ
１６…ＳＤＲＡＭ
【発明の属する技術分野】
本発明は、メモリバックアップ装置及びその方法に関し、特に、意図しない急な電源の切断に対応することが可能なメモリバックアップ装置及びその方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭに情報を記憶・維持するバックアップの方法として、一般的には、 ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ ｒｅｆｒｅｓｈ などを用いることが多く、また、電源を切断する場合には、セルフリフレッシュモードを用いることが多い。
【０００３】
セルフリフレッシュモードをバッテリーバックアップ時のＤＲＡＭに用いる場合は、電源が切断される際にメモリコントローラからセルフリフレッシュコマンドをＤＲＡＭに対して送信する必要がある。
【０００４】
正常なシーケンスに沿って電源の切断が行われた場合は、電源が切断されるタイミングを判断することが可能であるため、電源が切断される前にセルフリフレッシュコマンドをＤＲＡＭに送信することができる。
【０００５】
しかし、停電や電源コードの引き抜きなど、意図しない状態で電源が切断された場合は、電源が切断されるタイミングを予測することができず、セルフリフレッシュコマンド送信前にメモリコントローラの電源が切断されるといった現象が生じていた。
【０００６】
従って、セルフリフレッシュモードを使用することができないため、ＤＲＡＭメモリの内部データは保証されず、最悪の場合は、データが破損する可能性があった。
【０００７】
意図しない電源の切断に対する内部データの保護方法としては、メモリ用のバックアップ用電池を電源としてメモリコントローラ自体をバックアップする方法もあるが、バックアップ用の回路の複雑化や消費電力の増加に伴うバックアップ電池の大型化などといった問題があった。
【０００８】
また、バックアップ用のバッテリを設け、電源が切れた後もメモリコントローラを動作させる方法もあるが、バッテリを設けることによる場所の確保やコストの増加などの問題があった。
【０００９】
このため、ＡＣ電源を監視し、ＡＣ電源側からの電力の供給が切断されたと判断すると、リセット信号を送信することにより電源の切断を検出して、セルフリフレッシュコマンドを送信する方法等が取られている（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開２０００−１３２４６３号公報（段落「００３４」など）
【００１１】
【発明が解決しようとする課題】
しかし、このリセット信号を送信する方法では、メモリコントローラ駆動専用の補助用電源やメモリバックアップ用のバッテリなどを用い、メモリコントローラを一時的に駆動させることでセルフリフレッシュコマンドを送信しており、回路構成が難しく、また、ソフト的処理が必要になるなど、装置の構成や情報の処理が複雑であった。
【００１２】
そこで本発明では、意図せず突然電源が切断された場合であっても簡単な回路によるハードウェアの処理でメモリに記憶された情報を保持することが可能なメモリバックアップ装置及びその方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明におけるメモリバックアップ装置は、バッテリから電力の供給を受けて情報を保持するメモリと、メモリに情報のバックアップを指示するコマンドを送信するメモリコントローラと、通常電源からメモリコントローラに電力を供給する回路と、メモリコントローラへの通常電源からの電力供給が切断されたことを検出する検出手段と、電力供給が切断された後、回路からメモリコントローラへ出力する電圧の降下を遅延させる電圧降下遅延手段とを具備する。
【００１４】
この構成では、通常電源が意図することなく切断された場合であっても、メモリコントローラに供給する電圧が維持されるため、メモリコントローラからメモリにコマンドを送信することが可能となり、メモリに記憶されているデータを適切に保護することができる。
【００１５】
また、電圧降下遅延手段は昇圧型ＤＣ−ＤＣコンバータからなり、ハードウェアで構成されているため、ソフトウェアによる処理を必要とことなく、簡単な回路で構成することが可能であると共に、昇圧型ＤＣ−ＤＣコンバータは、通常電源からメモリコントローラに電力を供給する回路に設置されているため、新たな専用バックアップ回路を用いる事なく、既存の電源用回路を流用して実現させることができる。
【００１６】
そして、電圧降下遅延手段は、通常電源とコンバータとの間に設置されたダイオードをさらに具備することにより、通常電源に接続される負荷の容量によって異なる電圧の降下速度を遅延させ、電圧降下速度に左右されるＤＣ−ＤＣコンバータの出力時間を長時間持続させることができる。
【００１７】
さらに、電圧降下遅延手段は、コンバータの入力側に設けられたコンデンサをさらに具備することにより、メモリに入力する電圧を降下させるタイミングを調節することができる。
【００１８】
また、メモリコントローラは、通常電源からの電力供給が切断されたことを検出手段で検出するとコマンドをメモリに送信する。
【００１９】
ここで、検出手段は、電圧検出器を利用して電源電圧の降下を判断することで電源の切断を検出するため、簡単な回路で電源の切断を検出することができる。
【００２０】
そして、コマンドは、セルフリフレッシュコマンドであり、メモリは、セルフリフレッシュモードを用いて情報を保持する。
【００２１】
次に、本発明に係るメモリバックアップ方法は、メモリコントローラからコマンドをメモリに送信し、該メモリに保持されている情報をバックアップするメモリバックアップ方法において、メモリは、バッテリから電力の供給を受けて情報を保持し、メモリコントローラは、通常電源から電力の供給を受けて動作し、メモリコントローラへの通常電源からの電力供給が切断されると、通常電源からメモリコントローラに電力を供給する回路に設置されている電圧降下遅延手段が該メモリコントローラへ入力される電圧を維持し、メモリコントローラは、コマンドをメモリに送信する。
【００２２】
この構成では、通常電源が意図することなく切断された場合であっても、メモリコントローラに供給する電圧が維持されるため、メモリコントローラからメモリにコマンドを送信することが可能となり、メモリに記憶されているデータを適切に保護することができる。
【００２３】
また、メモリコントローラは、電圧検出器を利用して通常電源の電圧の降下を検出するとコマンドをメモリに送信する。
【００２４】
そして、コマンドは、セルフリフレッシュコマンドであり、メモリは、セルフリフレッシュモードを用いて情報を保持する。
【００２５】
【発明の実施の形態】
以下、本発明に係るメモリバックアップ装置及びその方法を添付図面を参照して詳細に説明する。
【００２６】
図１は、本発明に係るメモリバックアップ装置の回路の構成の一例を示す概略図であり、ＤＲＡＭなどのメモリのバックアップ用電源であるバッテリ１、バッテリ充放電用回路であるバックアップ回路２、Ｆａｓｔ Ｐａｇｅ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭなど、供給される電力を用いて情報を記憶・保持するＤＲＡＭメモリ３、ＤＲＡＭメモリ３を制御するメモリコントローラ４、二入力ゲートＯＲ（７４３２など）であるＯＲ回路５、メモリバックアップ装置に電力を供給する通常電源である主電源６、主電源６の電圧を検出するリセットＩＣ７、メモリコントローラ４に供給される電力を中継するＤＣ−ＤＣコンバータ８、ＤＣ−ＤＣコンバータ８に電力を供給するコンデンサ９、ＤＣ−ＤＣコンバータ８から主電源６への電力の流れを防止するダイオード１０が設けられている。
【００２７】
ＤＣ−ＤＣコンバータ８は、例えば昇圧型ＤＣ−ＤＣコンバータを用いることが可能で、主電源６からメモリコントローラ４に電力を供給する回路に設置され、図２に点線で示すように、主電源が切断された後、出力電圧を維持することにより、一定時間メモリコントローラ４に電源を供給する。
【００２８】
コンデンサ９は、ＤＣ−ＤＣコンバータ８の入力側に設置され、主電源が切断された後、ＤＣ−ＤＣコンバータ８へ電力を供給する。このため、ＤＣ−ＤＣコンバータ８に入力される電力は主電源切断後も一定値に維持され、ＤＣ−ＤＣコンバータ８の出力側の電圧が降下するまでの時間を遅延させる事ができる。
【００２９】
なお、ＤＣ−ＤＣコンバータ８の出力側の電圧は、電源の降下速度が早いと短時間で降下するため、コンデンサ９の容量を変化させることにより、電圧を維持する時間を調整することができる。
【００３０】
ダイオード１０は、電源が切断された際、ＤＣ−ＤＣコンバータ８から主電源６への電力の逆流を防止する。このため、主電源に接続される負荷の容量によって異なる電圧降下速度を遅延させ、電圧降下速度に左右されるＤＣ−ＤＣコンバータ８の出力時間を長時間持続させる。
【００３１】
ここで、メモリコントローラ４には、シャットダウントリガ１１、メモリコントローラ４のリセットを行うＲｅｓｅｔ１２、電力の供給を受ける電源１３、Ｏｕｔポート１４、ＣＫＥ１５が設けられている。
【００３２】
シャットダウントリガ１１は、ロウレベル（以下、「Ｌｏｗ」という）のリセット信号を検出すると、セルフリフレッシュコマンドをＤＲＡＭメモリ３に送信する。
【００３３】
Ｏｕｔポート１４は、メモリ３に保持すべき情報が記憶されると出力をハイレベル（以下、「Ｈｉｇｈ」という）とし、セルフリフレッシュコマンド送信後、出力をＬｏｗにする。
【００３４】
ＣＫＥ１５は、セルフリフレッシュコマンド送信後、出力をＬｏｗとし、ＤＲＡＭメモリが以後のコマンドを受け付けることを防止する。
【００３５】
加えて、図示しないレギュレータが適宜設置されており、回路を流れる電圧の値をメモリコントローラやメモリなどのデバイスに応じて適正に変換・制御している。
【００３６】
そして、本発明に係るメモリバックアップ装置では、メモリコントローラへの電源切断のトリガ信号としてハードウェアリセットの信号を用い、ハードウェアリセット信号の出力が検知されてからメモリに対してセルフリフレッシュ信号を送出するまでの間、ＤＣ−ＤＣコンバータを用いてメモリコントローラの電圧降下を遅延させ、供給電圧を維持する。
【００３７】
このため、主電源とは異なる別の電源から電力を供給するための規模の大きな回路を特に設置する必要はなく、主電源切断された後もメモリコントローラへ供給する電圧を維持することによりメモリコントローラを駆動させ、主電源の切断を検知した電圧検出器の出力信号に応じてセルフリフレッシュコマンドを送信することにより、セルフリフレッシュモードによるメモリバックアップを可能としている。
【００３８】
次に、本発明に係るメモリバックアップ装置の動作の一例について、図面を用いて説明する。
【００３９】
なお、本実施の形態では、ＤＲＡＭメモリとしてＳＤＲＡＭを用いると共に、信号が流れている回路を図面において太線で示す。
【００４０】
まず、電源が投入されると、図３に示すように、主電源６から供給される電源が、ＤＣ−ＤＣコンバータ８を経由してメモリコントローラ４の電源、及びバックアップ回路２へ電力が供給されると共に、各々の経路を経て各デバイスに電力が供給される。
【００４１】
また、時定数付きの電圧検出器の場合は、電源の投入後、電圧が一定値に達するまでの一定時間、リセットＩＣ７からの出力がＬｏｗになる。
【００４２】
ここで、リセット信号はシャットダウントリガ１１にも伝わるが、メモリコントローラ４自体がリセット中のため、シャットダウンの動作やＳＤＲＡＭへのセルフリフレッシュコマンドの送信を行うことはなく、メモリコントローラ４には、ハードウェアリセットがかかり、イニシャライズ処理を通常どおり行う。
【００４３】
そして、リセットＩＣ７の出力がＨｉｇｈになると動作可能な状態になり、メモリコントローラが動作を開始し、ＳＤＲＡＭ１６へのアクセスが可能となり、通常動作状態となる。
【００４４】
このとき、主電源６及びＤＣ−ＤＣコンバータ８の電圧は、図２の区間ａに示すように、一定の圧力を維持している。
【００４５】
ここで、図４に示すように、電源が切断されると、主電源６から供給される電力の降下に伴いリセットＩＣ７からの出力がＬｏｗになる。
【００４６】
メモリコントローラ４は、リセットＩＣ７の出力の降下（ＨｉｇｈからＬｏｗへの切り替わり）をトリガとして、ＳＤＲＡＭ１６にセルフリフレッシュコマンドを送信する処理を行う。
【００４７】
この時、図２の区間ｂに示すように、主電源から供給される電圧は降下するため、ＤＣ−ＤＣコンバータ８の入力電圧も下がるが、ＤＣ−ＤＣコンバータ８の出力電圧は設定電圧を維持しつづけるため、メモリーコントローラ４は動作を継続し、ＳＤＲＡＭ１６に対してセルフリフレッシュコマンドを送信する。
【００４８】
そして、メモリコントローラ４はＳＤＲＡＭ１６に対してセルフリフレッシュコマンドを送出後、図５に示すように、ＣＫＥ１５の出力をＬｏｗにする。
【００４９】
これにより、ＳＤＲＡＭ１６は以後のコマンドを受け付けず、セルフリフレッシュモードを維持し、図２の区間ｃに示すように、ＤＣ−ＤＣコンバータ８の出力電圧が降下した後は、図６に示すように、バックアップ用バッテリ電源を用いてＳＤＲＡＭ１６はセルフリフレッシュモードを維持する。
【００５０】
このように本実施の形態では、電源からの電力が突然遮断された場合であっても、ＤＣ−ＤＣコンバータからの出力電圧を一定時間維持することができるため、メモリコントローラからセルフリフレッシュコマンドを送信し、ＳＤＲＡＭが保持するデータを適切に保護することが可能となる。
【００５１】
また、ＤＣ−ＤＣコンバータの出力電圧は、入力電圧の降下速度が早いと短時間で降下するが、ＤＣ−ＤＣコンバータの入力側にコンデンサを設置することにより、出力電圧の降下を遅延させることが可能となると共に、コンデンサの容量を変化させることにより、出力電圧を維持する時間を調整することができる。
【００５２】
加えて、ＤＣ−ＤＣコンバータと主電源との間にダイオードを設けることにより、ＤＣ−ＤＣコンバータから主電源への電力の逆流を防止することができるため、主電源に接続される負荷によって生じるＤＣ−ＤＣコンバータの入力電圧の降下を抑制し、ＤＣ−ＤＣコンバータの出力電圧が降下するまでの時間を遅延させることが可能となる。
【００５３】
なお、本実施の形態では、ＤＲＡＭメモリとしてＳＤＲＡＭを用いているが、ＤＲＡＭメモリは、ＳＤＲＡＭに限られるものではなく、Ｆａｓｔ Ｐａｇｅ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭなど、セルフリフレッシュモードを使用してデータを記憶・保持するメモリであれば用いることができる。
【００５４】
【発明の効果】
このように本発明では、簡単な回路で電源切断を検出し、判断すると同時にセルフリフレッシュ動作への移行期間の電源を確保するため、通常電源から供給される電力が突然遮断された場合であっても、メモリに記憶された情報を保持することができる。
【図面の簡単な説明】
【図１】本発明に係るメモリバックアップ装置の回路の構成の一例を示す概略平面図
【図２】主電源とＤＣ−ＤＣコンバータの電圧の変化を示すグラフ
【図３】本実施の形態における信号の流れを示す平面図
【図４】本実施の形態における信号の流れを示す平面図
【図５】本実施の形態における信号の流れを示す平面図
【図６】本実施の形態における信号の流れを示す平面図
【符号の説明】
１…バッテリ
２…バックアップ回路
３…メモリ
４…メモリコントローラ
５…ＯＲ回路
６…主電源
７…リセットＩＣ
８…ＤＣ−ＤＣコンバータ
９…コンデンサ
１０…ダイオード
１１…シャットダウントリガ
１２…Ｒｅｓｅｔ
１３…電源
１４…Ｏｕｔポート
１５…ＣＫＥ
１６…ＳＤＲＡＭ
Claims (10)
- バッテリから電力の供給を受けて情報を保持するメモリと、
前記メモリに情報のバックアップを指示するコマンドを送信するメモリコントローラと、
通常電源から前記メモリコントローラに電力を供給する回路と、
前記メモリコントローラへの前記通常電源からの電力供給が切断されたことを検出する検出手段と、
前記電力供給が切断された後、前記回路から前記メモリコントローラへ出力する電圧の降下を遅延させる電圧降下遅延手段と
を具備することを特徴とするメモリバックアップ装置。 - 前記電圧降下遅延手段は、
昇圧型ＤＣ−ＤＣコンバータからなる
ことを特徴とする請求項１記載のメモリバックアップ装置。 - 前記電圧降下遅延手段は、
前記通常電源と前記コンバータとの間に設置されたダイオードをさらに具備する
ことを特徴とする請求項２記載のメモリバックアップ装置。 - 前記電圧降下遅延手段は、
前記コンバータの入力側に設けられたコンデンサをさらに具備する
ことを特徴とする請求項２または３記載のメモリバックアップ装置。 - 前記メモリコントローラは、
通常電源からの電力供給が切断されたことを前記検出手段で検出すると前記コマンドを前記メモリに送信する
ことを特徴とする請求項１乃至４記載のメモリバックアップ装置。 - 前記検出手段は、
電圧検出器を利用して電源電圧の降下を判断することで電源の切断を検出することを特徴とする請求項５記載のメモリバックアップ装置。 - 前記コマンドは、セルフリフレッシュコマンドであり、
前記メモリは、セルフリフレッシュモードを用いて情報を保持する
ことを特徴とする請求項１乃至６記載のメモリバックアップ装置。 - メモリコントローラからコマンドをメモリに送信し、該メモリに保持されている情報をバックアップするメモリバックアップ方法において、
前記メモリは、バッテリから電力の供給を受けて情報を保持し、
前記メモリコントローラは、通常電源から電力の供給を受けて動作し、
前記メモリコントローラへの前記通常電源からの電力供給が切断されると、前記通常電源から前記メモリコントローラに電力を供給する回路に設置されている電圧降下遅延手段が該メモリコントローラへ入力される電圧を維持し、
前記メモリコントローラは、前記コマンドを前記メモリに送信する
ことを特徴とするメモリバックアップ方法。 - 前記メモリコントローラは、
電圧検出器を利用して通常電源から出力される電圧の降下を検出すると前記コマンドを前記メモリに送信する
ことを特徴とする請求項８記載のメモリバックアップ方法。 - 前記コマンドは、セルフリフレッシュコマンドであり、
前記メモリは、セルフリフレッシュモードを用いて情報を保持する
ことを特徴とする請求項８または９記載のメモリバックアップ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066902A JP2004280168A (ja) | 2003-03-12 | 2003-03-12 | メモリバックアップ装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066902A JP2004280168A (ja) | 2003-03-12 | 2003-03-12 | メモリバックアップ装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004280168A true JP2004280168A (ja) | 2004-10-07 |
Family
ID=33284670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003066902A Pending JP2004280168A (ja) | 2003-03-12 | 2003-03-12 | メモリバックアップ装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004280168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
| JP2008123127A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | 情報処理装置 |
| JP2008523494A (ja) * | 2005-02-09 | 2008-07-03 | レノボ・シンガポール・プライベート・リミテッド | 情報更新方法、プログラム、情報処理装置 |
| JP2011180770A (ja) * | 2010-02-26 | 2011-09-15 | Brother Industries Ltd | メモリ制御装置 |
-
2003
- 2003-03-12 JP JP2003066902A patent/JP2004280168A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008523494A (ja) * | 2005-02-09 | 2008-07-03 | レノボ・シンガポール・プライベート・リミテッド | 情報更新方法、プログラム、情報処理装置 |
| JP4728343B2 (ja) * | 2005-02-09 | 2011-07-20 | レノボ・シンガポール・プライベート・リミテッド | 情報更新方法、プログラム、情報処理装置 |
| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
| JP2008123127A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | 情報処理装置 |
| JP2011180770A (ja) * | 2010-02-26 | 2011-09-15 | Brother Industries Ltd | メモリ制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7698586B2 (en) | System and apparatus for allowing data of a module in power saving mode to remain accessible | |
| EP1253595B1 (en) | Power down voltage control method and apparatus | |
| KR101844206B1 (ko) | 자가-리프레시 절전 모드를 갖는 솔리드 스테이트 드라이브 | |
| US7643368B2 (en) | Power control circuit for semiconductor IC | |
| KR101348170B1 (ko) | 반도체 집적 회로 장치 및 그것의 전력 제어 방법 | |
| US6065124A (en) | Computer system having power saving and management function and method of controlling the same | |
| TW550593B (en) | Power down voltage control method and apparatus | |
| US20140229748A1 (en) | Apparatus and method for optimizing use of nvdc chargers | |
| JP2010534379A (ja) | 不揮発性半導体記憶デバイスのための電力異常保護方法および回路 | |
| US6713994B2 (en) | Power saving integrated circuit and method of controlling the same | |
| US20080219083A1 (en) | Semiconductor memory device and power control method thereof | |
| US7873769B2 (en) | Micro controller unit (MCU) capable of increasing data retention time and method of driving the MCU | |
| TWI392998B (zh) | 用於操作一電子裝置之方法、電子裝置、及記憶體器件 | |
| US9209796B2 (en) | Method for operating a backup circuit and circuit therefor | |
| JP2005025364A (ja) | メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 | |
| JP2004095149A (ja) | レディー／ビジーピンを利用して内部電圧レベルを知らせる半導体メモリ装置 | |
| US6675304B1 (en) | System for transitioning a processor from a higher to a lower activity state by switching in and out of an impedance on the voltage regulator | |
| JP2004280168A (ja) | メモリバックアップ装置及びその方法 | |
| JP5353762B2 (ja) | メモリ制御装置 | |
| US20020184574A1 (en) | Power loss memory back-up | |
| US20030234780A1 (en) | Power management system for liquid crystal displays | |
| JP2001352675A (ja) | 車載演算機器用電源装置 | |
| JP2000040037A (ja) | データ保護装置、データ保護方法、及び記憶媒体 | |
| KR20060104399A (ko) | 저전력 소모를 갖는 반도체메모리소자 및 그를 위한 구동방법 | |
| US20050033955A1 (en) | Networking apparatus and method capable of wake-on-LAN after improper shutdown |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080620 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080818 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090310 |