JP2005025364A - メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 - Google Patents
メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 Download PDFInfo
- Publication number
- JP2005025364A JP2005025364A JP2003188423A JP2003188423A JP2005025364A JP 2005025364 A JP2005025364 A JP 2005025364A JP 2003188423 A JP2003188423 A JP 2003188423A JP 2003188423 A JP2003188423 A JP 2003188423A JP 2005025364 A JP2005025364 A JP 2005025364A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory
- supply control
- module
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Power Sources (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
【課題】消費電力の低減化が可能とされたメモリ搭載装置を得ること。
【解決手段】メモリが、例えばＤＲＡＭであるとして、チップ１上のＤＲＡＭモジュール１４１〜１４４各々の使用状況を監視回路１１により監視した上、その状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュールへの電源供給をオフすべく、ＣＰＵ１２からは電源供給制御信号が発生されるようにした。この電源供給制御信号に基づき、電源供給オン／オフ回路１３では、不使用状態等にあるＤＲＡＭモジュールだけへの電源供給がオフされることによって、装置全体としての消費電力の低減化が可能となる。
【選択図】 図１
【解決手段】メモリが、例えばＤＲＡＭであるとして、チップ１上のＤＲＡＭモジュール１４１〜１４４各々の使用状況を監視回路１１により監視した上、その状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュールへの電源供給をオフすべく、ＣＰＵ１２からは電源供給制御信号が発生されるようにした。この電源供給制御信号に基づき、電源供給オン／オフ回路１３では、不使用状態等にあるＤＲＡＭモジュールだけへの電源供給がオフされることによって、装置全体としての消費電力の低減化が可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリモジュールとともに同一チップ上に搭載された状態で、それらメモリモジュール各々への電源供給がモジュール単位、あるいはモジュール内のバンク単位に制御されるようにした、メモリへの電源供給制御回路及び方法、更には、複数のメモリモジュール各々への電源供給が制御可能とされているメモリ搭載装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、例えばシステムＬＳＩには、一般に複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールが搭載されることによって、大容量のメモリが実現されている。しかしながら、それらＤＲＡＭモジュールの全てが、常時、メモリとしての使用状態にあるとは限らなく、使用されていないのにも拘らず、そのＤＲＡＭモジュールには電源が投入されているのが実情である。
【０００３】
因みに、特許文献１には、ＤＲＡＭのリフレッシュ間隔を制御する技術が開示されており、そのリフレッシュ間隔が十分に延長可能とされている。
【０００４】
【特許文献１】
特許第３１７７２０７号の特許公報
【０００５】
【発明が解決しようとする課題】
以上のように、これまでにあっては、システムＬＳＩに搭載されている複数のＤＲＡＭモジュールはその全てが使用状態にあるとは限らなく、使用状態にないＤＲＡＭモジュールに対しても電源が常時、投入されていることから、電力が徒に消費されるようになっている。一般にＤＲＡＭでの電流種別としては、先ずキャパシタに蓄積されているデータを書き直すためのリフレッシュ電流が挙げられるが、これ以外にも、トランジスタ等のリーク電流やバイアス回路内の貫通電流が挙げられる。しかしながら、データが不要であったり、あるいはデータが長期間使用されないにも拘らずリフレッシュ動作が行われたり、リフレッシュ動作が行われなくても、リーク電流や貫通電流の存在によって、電力が徒に消費されることは否めないものとなっている。
【０００６】
本発明の目的は、同一チップ上に複数のメモリモジュールが搭載されている場合に、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給がオフされることによって、消費電力の低減化を可能ならしめる、メモリへの電源供給制御回路及び方法、更には、消費電力の低減化が可能とされたメモリ搭載装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の、メモリへの電源供給制御回路は、メモリモジュール各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路と、この監視回路からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するプロセッサと、このプロセッサからの電源供給制御信号に基づき、メモリモジュール各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路とを含むように、構成されたものである。
【０００８】
その監視回路により、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクが検出可能とされているが、これらメモリモジュール、あるいはバンクそれぞれへの電源供給のみがオフされるべく、プロセッサからはモジュール単位、あるいはバンク対応に電源供給制御信号が発生される。電源供給オン／オフ回路では、その電源供給制御信号に基づき、空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクのみへの電源供給がオフされることで、これらメモリモジュール、あるいはバンクでは全く電力が消費されなくなり、その結果、全体としての消費電力の低減化が可能とされる。
【０００９】
したがって、そのような電源供給制御回路がメモリ搭載装置（より具体的には、システムＬＳＩ等）に一体的に組み込まれる場合には、空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクの数が多い程、消費電力の低減化が図れることになる。
【００１０】
【発明の実施の形態】
以下、本発明の一実施の形態を図１，図２により説明する。
先ずメモリ（半導体メモリ）はＤＲＡＭであるとして、本発明によるメモリ搭載装置について説明する。このメモリ搭載装置は、少なくとも、複数のＤＲＡＭモジュールと、ＤＲＡＭへの電源供給制御回路とが同一チップ上に搭載された上、パッケージ内に封止された状態として構成されているが、そのチップ上での本発明に係る回路構成例を図１に示す。図示のように、チップ１上には、電源オン／オフ制御対象としての、例えば４個のＤＲＡＭモジュール１４１〜１４４が搭載されているが、これらＤＲＡＭモジュール１４１〜１４４に対しては、電源供給制御回路が設けられている。
【００１１】
その電源供給制御回路は、ＤＲＡＭモジュール１４１〜１４４各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路１１と、この監視回路１１からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）（あるいはプロセッサ）１２と、このＣＰＵ１２からの電源供給制御信号に基づき、ＤＲＡＭモジュール１４１〜１４４各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路１３とを含むようにして、構成される。因みに、ＣＰＵ１２としては、電源供給制御専用のものを用意することも考えられるが、既存のもの、即ち、一般処理用として設けられたものであってもよい。また、電源供給オン／オフ回路１３には、電源供給先各々に対するスイッチ素子（ｐ／ｎチャネルＭОＳトランジスタ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）スイッチ等）が設けられた上、ＣＰＵ１２からの電源供給制御信号によりオン／オフされている。
【００１２】
結局、その監視回路１１では、スタンバイ動作時や通常動作時にＤＲＡＭモジュール１４１〜１４４各々の使用状況が監視されており、その監視結果として、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクが検出されている。このようにして検出されたＤＲＡＭモジュール、あるいはバンクそれぞれへの電源供給のみがオフされるように、その監視結果に基づき、ＣＰＵ１２からはモジュール単位、あるいはバンク対応に電源供給制御信号が発生される。因みに、ＤＲＡＭモジュール１４１〜１４４各々の使用状況は、ＣＰＵ１２ではなく、ＯＳ（ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）により管理されている。
【００１３】
電源供給オン／オフ回路１３では、その電源供給制御信号に基づき、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクのみへの電源供給がオフされるようになっている。このように、電源供給がオフされれば、そのＤＲＡＭモジュール、あるいはバンクでは全く電力が消費されなくなる結果として、全体としての消費電力の低減化が図れるものである。当然のことながら、ＤＲＡＭモジュール、あるいはバンクへの電源がオフされれば、ＤＲＡＭの特性上、データは消失されることになる。また、以上のように、ＤＲＡＭモジュール、あるいはバンクへの電源がオフされている状態で、スタンバイ状態から通常状態への復帰時等、そのＤＲＡＭモジュール、あるいはバンクをメモリとて使用する必要が生じた場合には、ＣＰＵ１２からの電源供給制御信号により、直ちにそのＤＲＡＭモジュール、あるいはバンクには電源が供給されることで、アクティブ状態におかれるようにすればよい。
【００１４】
ところで、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクには、不要なデータが記憶されているＤＲＡＭモジュール、あるいはバンクが含まれるのは当然として、後に使用される可能性はあるものの、長期間に亘って使用されないデータが記憶されているＤＲＡＭモジュール、あるいはバンクも含まれる。そのデータがチップ外部のメモリ（フラッシュメモリ等）に退避記憶されるようにすれば、もはや、そのＤＲＡＭモジュール、あるいはバンクには不要なデータが記憶されていることになるからである。
【００１５】
更に、有効なデータがＤＲＡＭモジュール１４１〜１４４各々に分散記憶されている場合に、これらデータを、フラグメンテーション（断片化）を生じさせないようにして、ソフトウェア制御により、例えばＤＲＡＭモジュール１４１，１４２に集中的に記憶せしめ、ＤＲＡＭモジュール１４３，１４４各々を不要な状態におくことによって、これらＤＲＡＭモジュール１４３，１４４各々への電源をオフすることも可能となっている。
【００１６】
これについて説明すれば、ＤＲＡＭの管理はＯＳにより行われており、ＤＲＡＭにはシステム領域やアプリケーション（プログラム）領域が割当てされている。ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）のファイルシステムのような機構を持てば、アプリケーションプログラム各々が何れのＤＲＡＭの何れのアドレス範囲に亘って記憶されているのかが管理可能となることから、データの再配置が可能となる。具体的には、例えばＣＰＵ１２の空き時間を利用する等、ＤＲＡＭモジュール１４３，１４４各々に分散されているアプリケーション領域がＤＲＡＭモジュール１４１，１４２に効率よく詰替えされれば、ＤＲＡＭモジュール１４３，１４４各々は、もはや、不要状態におかれ、したがって、これらＤＲＡＭモジュール１４３，１４４各々への電源をオフすることが可能となる。
【００１７】
何れにしても、ソフトウェアによりＤＲＡＭモジュール上のデータがフラグメンテーションを起こして分散しないように、常にデータの再配置を行うようにし、これにより不要ＤＲＡＭモジュールが作り出されれば、これへの電源がオフされるようにすればよい。因みに、システム領域については、基本的に動かすことは不可とされる。
【００１８】
以上の説明から判るように、本発明における電源オン／オフ制御対象は、専ら、ＤＲＡＭモジュールとされているが、これに限定されることなく、ＤＲＡＭモジュール以外の種々なメモリモジュールにも適用可能である。これは、近年の微細化プロセスにおいては、集積率は上がり、動作電流そのものは減ってはいるが、動作そのものとは関係の無いオフリーク電流が増大しているからであり、これがために、チップ全体の消費電力が前世代のプロセスに比し、減らないか、あるいは、むしろ、逆に増える傾向にあるからである。
【００１９】
以上のように、本発明によるメモリ搭載装置では、不必要なメモリモジュールへの電源がオフされていることから、装置全体としての消費電力の低減化が図れることになる。したがって、モバイル機器等に搭載される場合には、バッテリによる長時間動作が可能となる。
【００２０】
最後に、本発明による、ＤＲＡＭへの電源供給制御方法について説明すれば、その一例での概要処理フローを図２に示す。図示のように、先ずＤＲＡＭモジュール各々の使用状況が監視される（ステップ２１）。次に、その状況監視結果に基づき、電源供給先それぞれに対する電源供給制御信号が発生される（ステップ２２）。更に、それら電源供給制御信号によって、既述のスイッチ素子がオン／オフされることで、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュールへの電源がオフされるようになっている（ステップ２３）。
【００２１】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２２】
【発明の効果】
同一チップ上に複数のメモリモジュールが搭載されている場合に、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給がオフされることによって、消費電力の低減化を可能ならしめる、メモリへの電源供給制御回路及び方法、更には、消費電力の低減化が可能とされたメモリ搭載装置が提供される。
【図面の簡単な説明】
【図１】チップ上での本発明に係る回路構成例を示す図である。
【図２】本発明による、メモリへの電源供給制御方法の一例での概要処理フローを示す図である。
【符号の説明】
１…チップ、１１…監視回路、１２…ＣＰＵ（プロセッサ）、１３…電源供給オン／オフ回路、１４１〜１４４…ＤＲＡＭモジュール
【発明の属する技術分野】
本発明は、複数のメモリモジュールとともに同一チップ上に搭載された状態で、それらメモリモジュール各々への電源供給がモジュール単位、あるいはモジュール内のバンク単位に制御されるようにした、メモリへの電源供給制御回路及び方法、更には、複数のメモリモジュール各々への電源供給が制御可能とされているメモリ搭載装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、例えばシステムＬＳＩには、一般に複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールが搭載されることによって、大容量のメモリが実現されている。しかしながら、それらＤＲＡＭモジュールの全てが、常時、メモリとしての使用状態にあるとは限らなく、使用されていないのにも拘らず、そのＤＲＡＭモジュールには電源が投入されているのが実情である。
【０００３】
因みに、特許文献１には、ＤＲＡＭのリフレッシュ間隔を制御する技術が開示されており、そのリフレッシュ間隔が十分に延長可能とされている。
【０００４】
【特許文献１】
特許第３１７７２０７号の特許公報
【０００５】
【発明が解決しようとする課題】
以上のように、これまでにあっては、システムＬＳＩに搭載されている複数のＤＲＡＭモジュールはその全てが使用状態にあるとは限らなく、使用状態にないＤＲＡＭモジュールに対しても電源が常時、投入されていることから、電力が徒に消費されるようになっている。一般にＤＲＡＭでの電流種別としては、先ずキャパシタに蓄積されているデータを書き直すためのリフレッシュ電流が挙げられるが、これ以外にも、トランジスタ等のリーク電流やバイアス回路内の貫通電流が挙げられる。しかしながら、データが不要であったり、あるいはデータが長期間使用されないにも拘らずリフレッシュ動作が行われたり、リフレッシュ動作が行われなくても、リーク電流や貫通電流の存在によって、電力が徒に消費されることは否めないものとなっている。
【０００６】
本発明の目的は、同一チップ上に複数のメモリモジュールが搭載されている場合に、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給がオフされることによって、消費電力の低減化を可能ならしめる、メモリへの電源供給制御回路及び方法、更には、消費電力の低減化が可能とされたメモリ搭載装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の、メモリへの電源供給制御回路は、メモリモジュール各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路と、この監視回路からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するプロセッサと、このプロセッサからの電源供給制御信号に基づき、メモリモジュール各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路とを含むように、構成されたものである。
【０００８】
その監視回路により、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクが検出可能とされているが、これらメモリモジュール、あるいはバンクそれぞれへの電源供給のみがオフされるべく、プロセッサからはモジュール単位、あるいはバンク対応に電源供給制御信号が発生される。電源供給オン／オフ回路では、その電源供給制御信号に基づき、空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクのみへの電源供給がオフされることで、これらメモリモジュール、あるいはバンクでは全く電力が消費されなくなり、その結果、全体としての消費電力の低減化が可能とされる。
【０００９】
したがって、そのような電源供給制御回路がメモリ搭載装置（より具体的には、システムＬＳＩ等）に一体的に組み込まれる場合には、空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクの数が多い程、消費電力の低減化が図れることになる。
【００１０】
【発明の実施の形態】
以下、本発明の一実施の形態を図１，図２により説明する。
先ずメモリ（半導体メモリ）はＤＲＡＭであるとして、本発明によるメモリ搭載装置について説明する。このメモリ搭載装置は、少なくとも、複数のＤＲＡＭモジュールと、ＤＲＡＭへの電源供給制御回路とが同一チップ上に搭載された上、パッケージ内に封止された状態として構成されているが、そのチップ上での本発明に係る回路構成例を図１に示す。図示のように、チップ１上には、電源オン／オフ制御対象としての、例えば４個のＤＲＡＭモジュール１４１〜１４４が搭載されているが、これらＤＲＡＭモジュール１４１〜１４４に対しては、電源供給制御回路が設けられている。
【００１１】
その電源供給制御回路は、ＤＲＡＭモジュール１４１〜１４４各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路１１と、この監視回路１１からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）（あるいはプロセッサ）１２と、このＣＰＵ１２からの電源供給制御信号に基づき、ＤＲＡＭモジュール１４１〜１４４各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路１３とを含むようにして、構成される。因みに、ＣＰＵ１２としては、電源供給制御専用のものを用意することも考えられるが、既存のもの、即ち、一般処理用として設けられたものであってもよい。また、電源供給オン／オフ回路１３には、電源供給先各々に対するスイッチ素子（ｐ／ｎチャネルＭОＳトランジスタ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）スイッチ等）が設けられた上、ＣＰＵ１２からの電源供給制御信号によりオン／オフされている。
【００１２】
結局、その監視回路１１では、スタンバイ動作時や通常動作時にＤＲＡＭモジュール１４１〜１４４各々の使用状況が監視されており、その監視結果として、現に空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクが検出されている。このようにして検出されたＤＲＡＭモジュール、あるいはバンクそれぞれへの電源供給のみがオフされるように、その監視結果に基づき、ＣＰＵ１２からはモジュール単位、あるいはバンク対応に電源供給制御信号が発生される。因みに、ＤＲＡＭモジュール１４１〜１４４各々の使用状況は、ＣＰＵ１２ではなく、ＯＳ（ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）により管理されている。
【００１３】
電源供給オン／オフ回路１３では、その電源供給制御信号に基づき、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクのみへの電源供給がオフされるようになっている。このように、電源供給がオフされれば、そのＤＲＡＭモジュール、あるいはバンクでは全く電力が消費されなくなる結果として、全体としての消費電力の低減化が図れるものである。当然のことながら、ＤＲＡＭモジュール、あるいはバンクへの電源がオフされれば、ＤＲＡＭの特性上、データは消失されることになる。また、以上のように、ＤＲＡＭモジュール、あるいはバンクへの電源がオフされている状態で、スタンバイ状態から通常状態への復帰時等、そのＤＲＡＭモジュール、あるいはバンクをメモリとて使用する必要が生じた場合には、ＣＰＵ１２からの電源供給制御信号により、直ちにそのＤＲＡＭモジュール、あるいはバンクには電源が供給されることで、アクティブ状態におかれるようにすればよい。
【００１４】
ところで、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクには、不要なデータが記憶されているＤＲＡＭモジュール、あるいはバンクが含まれるのは当然として、後に使用される可能性はあるものの、長期間に亘って使用されないデータが記憶されているＤＲＡＭモジュール、あるいはバンクも含まれる。そのデータがチップ外部のメモリ（フラッシュメモリ等）に退避記憶されるようにすれば、もはや、そのＤＲＡＭモジュール、あるいはバンクには不要なデータが記憶されていることになるからである。
【００１５】
更に、有効なデータがＤＲＡＭモジュール１４１〜１４４各々に分散記憶されている場合に、これらデータを、フラグメンテーション（断片化）を生じさせないようにして、ソフトウェア制御により、例えばＤＲＡＭモジュール１４１，１４２に集中的に記憶せしめ、ＤＲＡＭモジュール１４３，１４４各々を不要な状態におくことによって、これらＤＲＡＭモジュール１４３，１４４各々への電源をオフすることも可能となっている。
【００１６】
これについて説明すれば、ＤＲＡＭの管理はＯＳにより行われており、ＤＲＡＭにはシステム領域やアプリケーション（プログラム）領域が割当てされている。ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）のファイルシステムのような機構を持てば、アプリケーションプログラム各々が何れのＤＲＡＭの何れのアドレス範囲に亘って記憶されているのかが管理可能となることから、データの再配置が可能となる。具体的には、例えばＣＰＵ１２の空き時間を利用する等、ＤＲＡＭモジュール１４３，１４４各々に分散されているアプリケーション領域がＤＲＡＭモジュール１４１，１４２に効率よく詰替えされれば、ＤＲＡＭモジュール１４３，１４４各々は、もはや、不要状態におかれ、したがって、これらＤＲＡＭモジュール１４３，１４４各々への電源をオフすることが可能となる。
【００１７】
何れにしても、ソフトウェアによりＤＲＡＭモジュール上のデータがフラグメンテーションを起こして分散しないように、常にデータの再配置を行うようにし、これにより不要ＤＲＡＭモジュールが作り出されれば、これへの電源がオフされるようにすればよい。因みに、システム領域については、基本的に動かすことは不可とされる。
【００１８】
以上の説明から判るように、本発明における電源オン／オフ制御対象は、専ら、ＤＲＡＭモジュールとされているが、これに限定されることなく、ＤＲＡＭモジュール以外の種々なメモリモジュールにも適用可能である。これは、近年の微細化プロセスにおいては、集積率は上がり、動作電流そのものは減ってはいるが、動作そのものとは関係の無いオフリーク電流が増大しているからであり、これがために、チップ全体の消費電力が前世代のプロセスに比し、減らないか、あるいは、むしろ、逆に増える傾向にあるからである。
【００１９】
以上のように、本発明によるメモリ搭載装置では、不必要なメモリモジュールへの電源がオフされていることから、装置全体としての消費電力の低減化が図れることになる。したがって、モバイル機器等に搭載される場合には、バッテリによる長時間動作が可能となる。
【００２０】
最後に、本発明による、ＤＲＡＭへの電源供給制御方法について説明すれば、その一例での概要処理フローを図２に示す。図示のように、先ずＤＲＡＭモジュール各々の使用状況が監視される（ステップ２１）。次に、その状況監視結果に基づき、電源供給先それぞれに対する電源供給制御信号が発生される（ステップ２２）。更に、それら電源供給制御信号によって、既述のスイッチ素子がオン／オフされることで、空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュールへの電源がオフされるようになっている（ステップ２３）。
【００２１】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２２】
【発明の効果】
同一チップ上に複数のメモリモジュールが搭載されている場合に、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給がオフされることによって、消費電力の低減化を可能ならしめる、メモリへの電源供給制御回路及び方法、更には、消費電力の低減化が可能とされたメモリ搭載装置が提供される。
【図面の簡単な説明】
【図１】チップ上での本発明に係る回路構成例を示す図である。
【図２】本発明による、メモリへの電源供給制御方法の一例での概要処理フローを示す図である。
【符号の説明】
１…チップ、１１…監視回路、１２…ＣＰＵ（プロセッサ）、１３…電源供給オン／オフ回路、１４１〜１４４…ＤＲＡＭモジュール
Claims (9)
- 複数のメモリモジュールとともに同一チップ上に搭載された状態で、該メモリモジュール各々への電源供給をモジュール単位、あるいはモジュール内のバンク単位に制御するための、メモリへの電源供給制御回路であって、
メモリモジュール各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路と、
該監視回路からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するプロセッサと、
該プロセッサからの電源供給制御信号に基づき、メモリモジュール各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路とを含む、メモリへの電源供給制御回路。 - 請求項１記載の、メモリへの電源供給制御回路において、
上記プロセッサは、非電源供給制御専用とされる、メモリへの電源供給制御回路。 - 請求項１記載の、メモリへの電源供給制御回路において、
上記空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクには、チップ外部へのデータ退避記憶済みのメモリモジュール、あるいはバンク、またはフラグメンテーションを生じさせないようにして、他メモリモジュール、あるいは他バンクへのデータ再配置済みのメモリモジュール、あるいはバンクも含まれる、メモリへの電源供給制御回路。 - 同一チップ上に搭載された複数のメモリモジュール各々への電源供給をモジュール単位、あるいはモジュール内のバンク単位に制御するための、メモリへの電源供給制御方法であって、
メモリモジュール各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視ステップと、
該監視ステップによる状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生する電源供給制御信号発生ステップと、
該電源供給制御信号発生ステップで発生された電源供給制御信号に基づき、メモリモジュール各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフステップとを含む、ＤＲＡＭへの電源供給制御方法。 - 請求項４記載の、メモリへの電源供給制御方法において、
上記電源供給制御信号発生ステップでは、電源供給制御信号は非電源供給制御専用プロセッサにて発生される、メモリへの電源供給制御方法。 - 請求項４記載の、メモリへの電源供給制御方法において、
上記空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクには、チップ外部へのデータ退避記憶済みのメモリモジュール、あるいはバンク、またはフラグメンテーションを生じさせないようにして、他メモリモジュール、あるいは他バンクへのデータ再配置済みのメモリモジュール、あるいはバンクも含まれる、メモリへの電源供給制御方法。 - 複数のメモリモジュールと、
該メモリモジュール各々の状況をモジュール単位、あるいはモジュール内のバンク単位に監視する監視回路と、
該監視回路からの状況監視結果に基づき、現に空き状態、あるいは不使用状態、または不要状態にあるメモリモジュール、あるいはバンクそれぞれへの電源供給をオフすべく、モジュール単位、あるいはバンク対応に電源供給制御信号を発生するプロセッサと、
該プロセッサからの電源供給制御信号に基づき、メモリモジュール各々への電源供給をモジュール単位、あるいはバンク単位にオン／オフする電源供給オン／オフ回路とが同一チップ上に搭載された上、パッケージ内部に封止されてなるメモリ搭載装置。 - 請求項７記載のメモリ搭載装置において、
上記プロセッサは、非電源供給制御専用とされるメモリ搭載装置。 - 請求項７記載のメモリ搭載装置において、
上記空き状態、あるいは不使用状態、または不要状態にあるＤＲＡＭモジュール、あるいはバンクには、チップ外部へのデータ退避記憶済みのＤＲＡＭモジュール、あるいはバンク、またはフラグメンテーションを生じさせないようにして、他ＤＲＡＭモジュール、あるいは他バンクへのデータ再配置済みのＤＲＡＭモジュール、あるいはバンクも含まれるメモリ搭載装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188423A JP2005025364A (ja) | 2003-06-30 | 2003-06-30 | メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 |
| US10/864,468 US7237133B2 (en) | 2003-06-30 | 2004-06-10 | Power supply control circuit for memories, method thereof and apparatus equipped with memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188423A JP2005025364A (ja) | 2003-06-30 | 2003-06-30 | メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005025364A true JP2005025364A (ja) | 2005-01-27 |
Family
ID=34074310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003188423A Pending JP2005025364A (ja) | 2003-06-30 | 2003-06-30 | メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7237133B2 (ja) |
| JP (1) | JP2005025364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702940B2 (en) * | 2003-12-03 | 2010-04-20 | Koninklijke Philips Electronics N.V. | Power saving method and system |
| KR101330121B1 (ko) * | 2006-10-30 | 2013-11-26 | 삼성전자주식회사 | 컴퓨터시스템 및 그 제어방법 |
| JP2014067241A (ja) * | 2012-09-26 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び電子装置 |
| WO2014136405A1 (ja) * | 2013-03-04 | 2014-09-12 | Ｎｅｃカシオモバイルコミュニケーションズ株式会社 | 電子機器、電源供給制御方法、及びプログラム |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100438505C (zh) | 2005-12-20 | 2008-11-26 | 华为技术有限公司 | 无源光网络用户终端 |
| JP4232121B2 (ja) * | 2006-12-28 | 2009-03-04 | ソニー株式会社 | 情報処理装置および方法、プログラム、並びに記録媒体 |
| US20080229050A1 (en) * | 2007-03-13 | 2008-09-18 | Sony Ericsson Mobile Communications Ab | Dynamic page on demand buffer size for power savings |
| US20090267678A1 (en) * | 2008-04-25 | 2009-10-29 | Qimonda Ag | Integrated Circuit with Improved Data Rate |
| CN101656098A (zh) * | 2008-08-20 | 2010-02-24 | 联想(北京)有限公司 | 固态硬盘及其供电管理方法以及终端 |
| US20100077240A1 (en) * | 2008-09-22 | 2010-03-25 | Sun Microsystems, Inc. | Methods and apparatuses for reducing power consumption of fully-buffered dual inline memory modules |
| CN101881994A (zh) * | 2009-05-06 | 2010-11-10 | 鸿富锦精密工业（深圳）有限公司 | 节能控制系统及控制方法 |
| US8392736B2 (en) * | 2009-07-31 | 2013-03-05 | Hewlett-Packard Development Company, L.P. | Managing memory power usage |
| US9299400B2 (en) * | 2012-09-28 | 2016-03-29 | Intel Corporation | Distributed row hammer tracking |
| US20140101370A1 (en) | 2012-10-08 | 2014-04-10 | HGST Netherlands B.V. | Apparatus and method for low power low latency high capacity storage class memory |
| US20160349817A1 (en) * | 2015-05-29 | 2016-12-01 | Intel Corporation | Power protected memory with centralized storage |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928365A (en) * | 1995-11-30 | 1999-07-27 | Kabushiki Kaisha Toshiba | Computer system using software controlled power management method with respect to the main memory according to a program's main memory utilization states |
| US6434076B1 (en) * | 2001-01-22 | 2002-08-13 | International Business Machines Corporation | Refresh control circuit for low-power SRAM applications |
| WO2002059896A1 (en) * | 2001-01-26 | 2002-08-01 | Koninklijke Philips Electronics N.V. | Power saving semi-conductor integrated circuit |
| US20030105932A1 (en) * | 2001-11-30 | 2003-06-05 | David Howard S. | Emulation of memory clock enable pin and use of chip select for memory power control |
| US6831873B1 (en) * | 2002-09-12 | 2004-12-14 | Alcatel | Independent in-line SDRAM control |
-
2003
- 2003-06-30 JP JP2003188423A patent/JP2005025364A/ja active Pending
-
2004
- 2004-06-10 US US10/864,468 patent/US7237133B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702940B2 (en) * | 2003-12-03 | 2010-04-20 | Koninklijke Philips Electronics N.V. | Power saving method and system |
| KR101330121B1 (ko) * | 2006-10-30 | 2013-11-26 | 삼성전자주식회사 | 컴퓨터시스템 및 그 제어방법 |
| US8826055B2 (en) | 2006-10-30 | 2014-09-02 | Samsung Electronics Co., Ltd. | Computer system and control method thereof |
| JP2014067241A (ja) * | 2012-09-26 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び電子装置 |
| WO2014136405A1 (ja) * | 2013-03-04 | 2014-09-12 | Ｎｅｃカシオモバイルコミュニケーションズ株式会社 | 電子機器、電源供給制御方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US7237133B2 (en) | 2007-06-26 |
| US20050018473A1 (en) | 2005-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005025364A (ja) | メモリへの電源供給制御回路及び方法、並びにメモリ搭載装置 | |
| JP3628588B2 (ja) | コンピュータ・システムのメモリ・カードによって使用される電力を制御する方法 | |
| US6356500B1 (en) | Reduced power DRAM device and method | |
| US9021284B2 (en) | Standby operation with additional micro-controller | |
| JP4959268B2 (ja) | 電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置 | |
| US9568971B2 (en) | Solid state drive with self-refresh power saving mode | |
| JP2009521051A (ja) | 給電中のメモリバンク数の低減方法 | |
| US9424174B2 (en) | Control apparatus and method for controlling a memory having a plurality of banks | |
| EP3172635B1 (en) | Ultra low power architecture to support always on path to memory | |
| US10345885B2 (en) | Power control of a memory device through a sideband channel of a memory bus | |
| EP3563213A1 (en) | Memory controller capable of performing scheduled memory maintenance from a sleep state | |
| WO2005069148A2 (en) | Memory management method and related system | |
| KR20140139523A (ko) | 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소 | |
| US8266464B2 (en) | Power controller, a method of operating the power controller and a semiconductor memory system employing the same | |
| US6831873B1 (en) | Independent in-line SDRAM control | |
| US20080159018A1 (en) | Semiconductor memory device having internal voltage generation circuits | |
| JP2006228361A (ja) | 半導体装置 | |
| US6744686B2 (en) | Semiconductor memory module with low current consumption | |
| CN105824760B (zh) | 存储装置和其电力控制方法 | |
| JP2004280168A (ja) | メモリバックアップ装置及びその方法 | |
| JP2004078963A (ja) | キャッシュメモリバックアップ装置 | |
| JP2007066346A (ja) | 半導体集積回路装置および記憶装置 | |
| JP2004350243A (ja) | ネットワークインタフェースおよびその構築方法 | |
| JP5380326B2 (ja) | 半導体メモリの内部電源回路 | |
| JP2005044460A (ja) | メモリ制御方式及びメモリ制御回路 |