JPH0887431A - 中央処理装置の異常検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 第１電源部がオフしても異常発生原因を特定
し、セットアップ情報を異常発生前の状態に復帰可能な
中央処理装置の異常検出装置を得る。 【構成】 異常状態を検出する手段２４と、異常情報Ｅ
をラッチする手段２６と、異常情報を読み出す専用Ｉ／
Ｏポート２７および専用リード線ＲＥ、Ｄと、ＣＰＵ１
を含むボード２０を動作させるセットアップ情報Ｂを記
憶する手段３０と、ラッチ手段および記憶手段をリセッ
トする専用リセット線ＲＳと、第１電源部３および第２
電源部１２からなる２系統電源と、第１電源部の出力電
圧Ｖ１が所定値以上か否かを検知する手段１３と、この
検知結果Ａ１に応答して第１電源部または第２電源部を
イネーブルとする電源供給制御手段１４とを備え、異常
情報は、２系統電源からの給電により異常発生後におい
ても読み出し可能に保存される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、異常発生時にシステ
ムや主電源部がダウンしても異常発生原因を究明するこ
とができるとともに異常発生前の状態に復帰することが
できる中央処理装置の異常検出装置に関するものであ
る。

【０００２】

【従来の技術】図５はたとえば特公平４−３９６９８に
記載された従来の中央処理装置の異常検出装置を概略的
に示すブロック図であり、図において、１は中央処理装
置のＣＰＵ、２はバス（矢印参照）を介してＣＰＵ１に
結合されているその他の処理装置、３はＣＰＵ１および
その他の処理装置２等に電力を供給するための主電源と
なる第１電源部、ＰＯＮ＊は第１電源部３の投入時に第
１電源部３から出力される電源投入信号である。ここで
は、Ｌレベルで動作する信号に対し、たとえば電源投入
信号ＰＯＮ＊のように「＊」印を付して示しており、以
下の信号についても同様である。

【０００３】４はウォッチドッグタイマ回路（以下、Ｗ
ＤＴと記す）、ＷＤＴ＊はＷＤＴ４がタイムアップした
ときに出力されるタイムアップ信号、５はＣＰＵ１に結
合されてＷＤＴ４の状態をラッチするＷＤＴラッチ部、
ＷＤＴＦ＊はＣＰＵ１内のプログラムに基づいてＷＤＴ
ラッチ部５のセット端子に入力されるセット信号、ＷＦ
はＷＤＴラッチ部５の状態（アクティブかインアクティ
ブか）を示す状態信号、６は電源投入信号ＰＯＮ＊およ
びタイムアップ信号ＷＤＴ＊の論理和をとるオアゲー
ト、ＲＳＴ＊はＣＰＵ１及びその他の処理装置２の各リ
セット端子に入力されるオアゲート６のオア出力信号で
ある。

【０００４】次に、図６のフローチャートを参照しなが
ら、図５に示した従来の中央処理装置の異常検出装置の
動作について説明する。なお、図５のようにＷＤＴ４を
備えた従来のＣＰＵ１においては、第１電源部３の投入
時においても、ＣＰＵ１にエラー（異常）が発生したの
と同様に、ＣＰＵ１を含むシステム全体に初期化スター
トがかけられるように構成されている。したがって、第
１電源部３の投入時の動作と、ＷＤＴ４のタイムアップ
時の動作とに分けて説明する。

【０００５】まず、第１電源部３の投入時の動作につい
て説明する。第１電源部３が投入されると、第１電源部
３から出力された電源投入信号ＰＯＮ＊は、ＷＤＴラッ
チ部５をリセット状態にするとともに、オアゲート６を
通って、ＣＰＵ１及びその他の処理装置２のリセット端
子に印加される。これにより、ＣＰＵ１及びその他の処
理装置２が再起動され、ＣＰＵ１内のプログラムは、Ｃ
ＰＵ１の再起動により初期化スタートされる。

【０００６】図６は、ＣＰＵ１内のプログラムにしたが
って初期化スタートした後にＣＰＵ１が実行する処理動
作を示す。初期化スタートされると、ＣＰＵ１は、ＷＤ
Ｔラッチ部５からの状態信号ＷＦを読み込み、状態信号
ＷＦがアクティブか否か（ノンアクティブか）を判断す
る（ステップＳ１）。

【０００７】このとき、ＷＤＴラッチ部５は、すでに電
源投入信号ＰＯＮ＊によってリセット状態になっている
ので、状態信号ＷＦ１１はノンアクティブを示してい
る。したがって、ＣＰＵ１は、今回の再起動が第１電源
部３の投入によるものであると判断し、ＣＰＵ１内のＷ
ＤＴカウンタ（図示せず）をリセットする（ステップＳ
２）。

【０００８】続いて、ＣＰＵ１は、ＷＤＴラッチ部５に
セット信号ＷＤＴＦ＊を出力し、ＷＤＴラッチ部５をセ
ット状態とする（ステップＳ３）。以上の処理の後、Ｃ
ＰＵ１は、次の処理（ステップＳ４）の実行に移る。

【０００９】次に、ＷＤＴ４がタイムアップした時の動
作について説明する。ＷＤＴ４がタイムアップされる
と、ＷＤＴ４から出力されたタイムアップ信号ＷＤＴ＊
は、オアゲート６を通って、ＣＰＵ１およびその他の処
理装置２のリセット端子に印加され、ＣＰＵ１およびそ
の他の処理装置２を再起動させる。

【００１０】ＣＰＵ１が再起動されると、ＣＰＵ１は、
初期化スタートされた電源投入時と同様に、図６のフロ
ーチャートにしたがった処理動作を実行する。すなわ
ち、ＣＰＵ１は、ＷＤＴラッチ部５から出力される状態
信号ＷＦを読み込み、状態信号ＷＦ１１がアクティブか
否か（ノンアクティブか）を判断する（ステップＳ
１）。

【００１１】このとき、ＷＤＴラッチ部５は、前述した
電源投入時のプログラム処理（ステップＳ３）により、
すでにセット状態となっているので、状態信号ＷＦはア
クティブを示している。したがって、ＣＰＵ１は、ステ
ップＳ１において、今回の再起動がＷＤＴ４のタイムア
ップによるものであると認識し、ＣＰＵ１内のＷＤＴカ
ウンタをインクリメントする（ステップＳ５）。

【００１２】以上の処理の終了後、ＣＰＵ１は、次の処
理（ステップＳ４）の実行に移る。このような動作によ
り、ＣＰＵ１は、内蔵されたＷＤＴカウンタの計数値か
ら、第１電源部３の投入時よりＷＤＴ４がタイムアップ
した回数を知ることができる。

【００１３】しかしながら、システムおよび第１電源部
３が健全であることを前提として異常検出しているの
で、異常検出時にシステムがダウンしたり第１電源部３
がオフすると、異常発生原因を特定することができない
ため、異常検出前の状態に復帰することはできない。

【００１４】

【発明が解決しようとする課題】従来の中央処理装置の
異常検出装置は以上のように構成されているので、異常
検出時にシステムがダウンしたり第１電源部３がオフす
ると、異常発生原因を特定することができず、異常検出
前の状態に復帰することができないという問題点があっ
た。

【００１５】この発明の請求項１は上記のような問題点
を解決するためになされたもので、第１電源部が所定電
圧以下になった場合に第２電源部に電源系統を切り替え
ることにより、異常情報ラッチ部に電源を供給し、シス
テムがダウンしたり第１電源部がオフしても、異常発生
原因を特定することができるとともに、セットアップ情
報も第２電源部からの給電により異常発生前の状態に復
帰させることのできる中央処理装置の異常検出装置を得
ることを目的とする。

【００１６】また、この発明の請求項２および請求項３
は、第１電源部が所定電圧以下になった場合に第２電源
部に電源系統を切り替えることにより、異常情報ラッチ
部に電源を供給し、システムがダウンしたり第１電源部
がオフしても、異常発生原因を特定するとともに、異常
発生状態を瞬時に知らせることができる中央処理装置の
異常検出装置を得ることを目的とする。

【００１７】また、この発明の請求項４は、第１電源部
または第２電源部が所定電圧以下になった場合に健全な
方に電源系統を切り替えることにより、異常情報ラッチ
部に電源を供給し、システムがダウンしたり第１電源部
または第２電源部がオフしても、異常発生原因を特定す
るとともに、電源部の異常発生を瞬時に知らせることが
できる中央処理装置の異常検出装置を得ることを目的と
する。

【００１８】

【課題を解決するための手段】この発明の請求項１に係
る中央処理装置の異常検出装置は、ＣＰＵを含む中央処
理装置に関連した種々の異常状態を検出する異常検出手
段と、異常検出手段から発生した異常情報をラッチする
ラッチ手段と、ラッチ手段から異常情報を読み出すため
の専用Ｉ／Ｏポートおよび専用リード線と、ＣＰＵが搭
載されたボードを動作させるためのセットアップ情報を
記憶する記憶手段と、記憶手段からセットアップ情報を
読み出すための専用Ｉ／Ｏポートおよび専用リード線
と、ラッチ手段および記憶手段をリセットするための専
用リセット線と、第１電源部および第２電源部からなる
２系統の電源部と、第１電源部の出力電圧が所定値以上
か否かを検知する第１電源検知手段と、電源検知手段の
検知結果に応答して、出力電圧が所定値以上であれば第
１電源部をイネーブルとし、出力電圧が所定値よりも低
ければ第２電源部をイネーブルとするための電源供給制
御手段とを備え、ラッチ手段および記憶手段は、電源供
給制御手段によりイネーブルにされた第１電源部または
第２電源部から給電され、ラッチ手段内の異常情報は、
２系統の電源部からの給電により保存されるものであ
る。

【００１９】また、この発明の請求項２に係る中央処理
装置の異常検出装置は、ＣＰＵを含む中央処理装置に関
連した種々の異常状態を検出する異常検出手段と、異常
検出手段から発生した異常情報をラッチするラッチ手段
と、ラッチ手段から異常情報を読み出すための専用Ｉ／
Ｏポートおよび専用リード線と、異常情報のデフォルト
値を記憶する記憶手段と、デフォルト値と異常情報とを
比較して異常情報の発生を示す比較結果を出力する比較
手段と、ラッチ手段および記憶手段をリセットするため
の専用リセット線と、第１電源部および第２電源部から
なる２系統の電源部と、第１電源部の出力電圧が所定値
以上か否かを検知する第１電源検知手段と、電源検知手
段の検知結果に応答して、出力電圧が所定値以上であれ
ば第１電源部をイネーブルとし、出力電圧が所定値より
も低ければ第２電源部をイネーブルとするための電源供
給制御手段とを備え、ラッチ手段および記憶手段は、電
源供給制御手段によりイネーブルにされた第１電源部ま
たは第２電源部から給電され、ラッチ手段内の異常情報
は、２系統の電源部からの給電により保存されるもので
ある。

【００２０】また、この発明の請求項３に係る中央処理
装置の異常検出装置は、ＣＰＵを含む中央処理装置に関
連した種々の異常状態を検出する異常検出手段と、異常
検出手段から発生した異常情報をラッチする第１および
第２のラッチ手段と、第１のラッチ手段から異常情報を
読み出すための専用Ｉ／Ｏポートおよび専用リード線
と、第２のラッチ手段から異常情報を出力するためのバ
ッファと、バッファを一定時間おきにイネーブルにする
タイマと、第２のラッチ手段からバッファを介して出力
された一定時間前の異常情報と第１のラッチ手段からの
リアルタイムの異常情報とを比較し、異常情報の発生を
示す比較結果を出力する比較手段と、第１および第２の
ラッチ手段をリセットするための専用リセット線と、第
１電源部および第２電源部からなる２系統の電源部と、
第１電源部の出力電圧が所定値以上か否かを検知する第
１電源検知手段と、電源検知手段の検知結果に応答し
て、出力電圧が所定値以上であれば第１電源部をイネー
ブルとし、出力電圧が所定値よりも低ければ第２電源部
をイネーブルとするための電源供給制御手段とを備え、
第１および第２のラッチ手段は、電源供給制御手段によ
りイネーブルにされた第１電源部または第２電源部から
給電され、第１のラッチ手段内の異常情報は、２系統の
電源部からの給電により保存されるものである。

【００２１】また、この発明の請求項４に係る中央処理
装置の異常検出装置は、請求項１から請求項３までのい
ずれかにおいて、第２電源部の出力電圧が所定値以上か
否かを検知する第２電源検知手段を設け、電源供給制御
手段は、第１電源検知回路および第２電源検知回路の各
検知結果に応答して、第１電源部および第２電源部のう
ちの一方の出力電圧が所定値よりも低ければ第１電源部
および第２電源部のうちの他方をイネーブルとし、第１
電源部および第２電源部の両方の出力電圧が所定値より
も低ければ電源異常信号を出力するものである。

【００２２】

【作用】この発明の請求項１においては、第１電源部の
出力電圧が所定値以上であれば第１電源部をイネーブル
とし、所定値よりも低ければ第２電源部をイネーブルと
して電源系統を切り替え、ラッチ手段および記憶手段に
電源を供給して異常情報およびセットアップ情報を保存
する。これにより、異常発生後に異常情報を読み出して
異常発生原因を特定する。また、保存されたセットアッ
プ情報により異常検出前の状態に復帰させる。

【００２３】また、この発明の請求項２においては、第
１電源部の出力電圧が所定値以上であれば第１電源部を
イネーブルとし、所定値よりも低ければ第２電源部をイ
ネーブルとして電源系統を切り替え、ラッチ手段および
記憶手段に電源を供給して異常情報およびデフォルト値
を保存する。これにより、異常発生後に異常情報を読み
出して異常発生原因を特定する。また、デフォルト値と
異常情報とを比較して異常情報の発生を示す比較結果を
出力することにより、異常発生を瞬時に報知する。

【００２４】また、この発明の請求項３においては、第
１電源部の出力電圧が所定値以上であれば第１電源部を
イネーブルとし、所定値よりも低ければ第２電源部をイ
ネーブルとして電源系統を切り替え、第１および第２の
ラッチ手段に電源を供給して異常情報を保存する。これ
により、異常発生後に異常情報を読み出して異常発生原
因を特定する。また、リアルタイムの異常情報とタイマ
により遅延出力された一定時間前の異常情報とを比較
し、異常情報の発生を示す比較結果を出力することによ
り、異常発生を瞬時に報知する。

【００２５】また、この発明の請求項４においては、第
１電源部の検知結果および第２電源部の出力電圧の検知
結果に応答して、第１電源部および第２電源部のうちの
動作可能な方の出力電圧をイネーブルとして、ＣＰＵを
含むボードおよび異常情報の保存回路に電源供給し、第
１電源部および第２電源部の両方の出力電圧が所定値よ
りも低ければ電源異常信号を出力する。

【００２６】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の実施例１を示すブロック図であ
り、１および３は前述と同様のものである。１２は第１
電源部３に並設されてサブ電源となる第２電源部であ
り、第１電源部３と協動して２系統の電源部を構成して
いる。

【００２７】１３は第１電源部３の電源レベルを監視す
る第１電源検知回路であり、第１電源部３の出力電圧Ｖ
１が所定値以上か否かを検知する。１４は電源検知回路
１３の検知結果Ａ１に応答して第１電源部３または第２
電源部１２をイネーブルとする電源供給制御回路であ
り、出力電圧Ｖ１が所定電圧以上であれば第１電源部３
をイネーブルにするための第１イネーブル信号ＥＮ１を
出力し、出力電圧Ｖ１が所定電圧より低ければ第２電源
部１２をイネーブルにするための第２イネーブル信号Ｅ
Ｎ２を出力する。

【００２８】１５は第１電源部３の出力端子に接続され
た第１バッファであり、第１イネーブル信号ＥＮ１によ
り有効化されて出力電圧Ｖ１を出力する。１６は第２電
源部１２の出力端子に接続された第２バッファであり、
第２イネーブル信号ＥＮ２により有効化されて第２電源
部１２の出力電圧Ｖ２を出力する。１７は第１バッファ
１５に出力端子に接続されたダイオード、１８は第２バ
ッファ１６の出力端子に接続されたダイオードである。

【００２９】２０はＣＰＵ１を含むボード、２１はボー
ド２０内でＣＰＵ１と協動して種々の情報（後述する）
を保存する保存回路である。２２はボード２０の電源入
力端子であり、第１電源部３の出力電圧Ｖ１が供給され
ている。２３は保存回路２１の電源入力端子であり、各
ダイオード１７および１８のカソードからの出力電圧が
供給されている。

【００３０】２４はＣＰＵ１を含む中央処理装置に関連
した種々の異常状態を検出する異常検出回路であり、た
とえばＷＤＴ（図５参照）等から構成され、バス異常や
レディタイムアウト等の種々の異常状態を検出したとき
に、ボード２０内の保存回路２１に異常情報Ｅを出力す
る。

【００３１】２６は異常検出回路２４から発生した異常
情報Ｅをラッチする異常情報ラッチ回路、２７は異常情
報ラッチ回路２６から異常情報Ｅを読み出すための専用
Ｉ／Ｏポート、３０はＣＰＵ１が搭載されたボード２０
を動作させるためのセットアップ情報Ｂを記憶するセッ
トアップ情報記憶部、３１はセットアップ情報記憶部３
０からセットアップ情報Ｂを読み出すための専用Ｉ／Ｏ
ポートであり、これらは保存回路２１を構成している。

【００３２】ＲＳは異常情報ラッチ部２６およびセット
アップ情報記憶部３０を含む保存回路２１にリセット信
号を入力するための専用リセット線である。Ｄは各専用
Ｉ／Ｏポート２７および３１から異常情報Ｅおよびセッ
トアップ情報Ｂを読み出すためのデータ線であり、専用
Ｉ／Ｏポート２７および３１ならびにＣＰＵ１に接続さ
れている。

【００３３】ＲＥは専用Ｉ／Ｏポート２７からデータ線
Ｄを介して異常情報Ｅを読み出すときに専用Ｉ／Ｏポー
ト２７にイネーブル信号を入力する専用Ｉ／Ｏポートリ
ード線であり、専用Ｉ／Ｏポート２７およびＣＰＵ１に
接続されている。ＲＢは専用Ｉ／Ｏポート３１からデー
タ線Ｄを介してセットアップ情報Ｂを読み出すときに専
用Ｉ／Ｏポート３１にイネーブル信号を入力する専用Ｉ
／Ｏポートリード線であり、専用Ｉ／Ｏポート３１およ
びＣＰＵ１に接続されている。

【００３４】データ線Ｄおよび専用Ｉ／Ｏポートリード
線ＲＥは、異常情報ラッチ部２６から異常情報Ｅを読み
出すための専用リード線を構成しており、データ線Ｄお
よび専用Ｉ／Ｏポートリード線ＲＢは、セットアップ情
報記憶部３０からセットアップ情報Ｂを読み出すための
専用リード線を構成している。また、専用リセット線Ｒ
Ｓ、データ線Ｄ、専用Ｉ／ＯポートリードＲＥおよびＲ
Ｂは、外部のその他の処理装置２（図５参照）に接続さ
れ得る。

【００３５】なお、異常情報ラッチ部２６、専用Ｉ／Ｏ
ポート２７、セットアップ情報記憶部３０および専用Ｉ
／Ｏポート３１は、電源供給制御回路１４によりイネー
ブルにされた第１電源部３または第２電源部１２によ
り、電源入力端子２３を介して給電されており、異常情
報ラッチ部２６内の異常情報Ｅは、２系統の電源部から
の給電により保存されるようになっている。

【００３６】次に、図１に示したこの発明の実施例１の
動作について説明する。まず、２系統の電源部をオンす
ると、主電源である第１電源部３およびサブ電源である
第２電源部１２がオンされる。これにより、第１電源部
３の出力電圧Ｖ１は、ボード２０の電源入力端子２２に
供給され、ボード２０内のＣＰＵ１を起動する。

【００３７】続いて、第１電源検知回路１３は、第１電
源部３の電源レベルを監視して、出力電圧Ｖ１がボード
２０を動作可能な所定電圧以上か否かを検知し、検知結
果Ａ１を電源供給制御回路１４に入力する。電源供給制
御回路１４は、もし出力電圧Ｖ１が所定電圧以上であれ
ば、第１イネーブル信号ＥＮ１を出力して第１バッファ
１５をイネーブルとし、保存回路２１の電源入力端子２
３にＶｃｃとして第１電源部３の出力電圧Ｖ１を供給す
る。

【００３８】一方、異常検出回路２４により中央処理装
置の異常状態が検出された場合には、異常情報Ｅが生成
されて異常情報ラッチ部２６に入力され、異常状態の発
生が報知される。このとき、異常状態の発生によってシ
ステムがダウンしたり第１電源部３がオフしたとする
と、第１電源検知回路１３は、第１電源部３がオフして
出力電圧Ｖ１が所定電圧以下になったことを検知する。

【００３９】これにより、電源供給制御回路１４は、第
１イネーブル信号ＥＮ１をディスエーブル（オフ）と
し、第２イネーブル信号ＥＮ２を出力して第２電源部１
２をイネーブルにする。したがって、電源部の給電系統
が切り替わり、保存回路２１の電源入力端子２３には、
第２バッファ１６を介した第２電源部１２の出力電圧Ｖ
２が供給される。

【００４０】このように、第１電源部３から第２電源部
１２に給電系統を切り替えることにより、保存回路２１
内の異常情報ラッチ部２６は、オフすることなく駆動し
続け、第１電源部３がオフした原因を示す異常情報Ｅを
保持する。なお、この異常情報Ｅは、異常発生原因究明
後に、専用リセット線ＲＳからのリセット信号によって
リセットがかけられるまで保持される。

【００４１】この状態において、外部より専用Ｉ／Ｏポ
ート２７に対し、専用Ｉ／Ｏポートリード線ＲＥを介し
てイネーブル信号を入力し、データ線Ｄから異常情報Ｅ
を読み出すことにより、異常状態が発生した原因を究明
することができる。異常発生原因を究明した後は、専用
リセット線ＲＳにより保存回路２１をリセットするとと
もに、同様の専用リセット線（図示せず）により電源供
給制御回路１４をリセットし、電源系統の切り替え状態
を初期状態に復帰させる。

【００４２】同様に、セットアップ情報記憶部３０は、
電源系統が切り替わって給電されていることから、たと
え揮発性メモリであったとしてもセットアップ情報Ｂを
失うことはない。したがって、セットアップ情報Ｂは、
たとえば異常発生時にＣＰＵ１内のレジスタにストアし
ておくことにより、異常検出前の状態に復帰することが
できる。

【００４３】実施例２．なお、上記実施例１では、異常
状態の発生を内部のＣＰＵ１および外部のその他の処理
装置２に報知するタイミングについて特に言及しなかっ
たが、たとえば、今回生成された異常情報Ｅと、予め記
憶された異常情報Ｅのデフォルト（ｄｅｆａｕｌｔ）値
とを比較することにより、異常状態の発生を瞬時に報知
できるようにしてもよい。

【００４４】以下、図２のブロック図を参照しながら、
異常状態の発生を瞬時に報知可能としたこの発明の実施
例２について説明する。図２において、１、３、１２〜
１８、２２〜２４、２６および２７は前述と同様のもの
であり、２０Ａおよび２１Ａは、それぞれ、ボード２０
および保存回路２１に対応している。

【００４５】この場合、保存回路２１Ａは、異常情報ラ
ッチ部２６および専用Ｉ／Ｏポート２７とともに、以下
の構成要素３５および３６を備えている。３５は異常情
報Ｅが発生する以前のデフォルト値Ｆを格納しているデ
フォルト値記憶部である。３６は異常情報ラッチ部２６
内の異常情報Ｅとデフォルト値記憶部３５内のデフォル
ト値Ｆとを比較する比較回路であり、異常情報Ｅとデフ
ォルト値Ｆとが所定値（許容範囲）以上異なるときに、
異常情報の発生を示す比較結果ＣＤをＣＰＵ１および外
部に出力する。

【００４６】次に、図２に示したこの発明の実施例２の
動作について説明する。まず、２系統の電源部のオンに
より、前述と同様に、第１電源部３の出力電圧Ｖ１がボ
ード２０Ａに供給され、第１電源部３の出力電圧Ｖ１ま
たは第２電源部１２の出力電圧Ｖ２が保存回路２１Ａに
供給される。

【００４７】ここで、異常検出回路２４が異常状態を検
出して異常情報Ｅを出力すると、保存回路２１Ａ内の比
較回路３６は、異常情報ラッチ部２６に今回ラッチされ
た異常情報Ｅと、デフォルト値記憶部３５内に既に存在
する異常状態発生前のデフォルト値Ｆとを比較し、両者
が同一情報でない（すなわち、異常が発生した）場合、
異常発生を示す比較結果ＣＤをＣＰＵ１および外部に出
力する。

【００４８】これにより、異常が発生したことを内部の
ＣＰＵ１または外部に直ちに報知することができる。以
下、前述と同様に、専用Ｉ／Ｏポートリード線ＲＥから
のイネーブル信号により専用Ｉ／Ｏポート２７をイネー
ブルとし、データ線Ｄを介して異常情報Ｅを読み出すこ
とにより、異常発生原因を究明することができる。

【００４９】ここでは、比較回路３６をハードウェアと
して構成したが、異常情報Ｅとデフォルト値Ｆとの比較
は、ボード２０Ａ内のメモリ（図示せず）を用いてソフ
トウェアで処理してもよく、前述と同様の効果が得られ
ることは言うまでもない。

【００５０】また、図２では省略したが、図１と同様
に、セットアップ情報記憶部３０および専用Ｉ／Ｏポー
ト３１を設け、セットアップ情報Ｂを復帰できるように
構成してもよい。

【００５１】実施例３．なお、上記実施例２では、異常
情報Ｅの比較基準としてデフォルト値Ｆを用いたが、異
常情報ラッチ部２６と並列に別の異常情報ラッチ部を設
け、今回の異常情報Ｅを所定時間前の異常情報と比較す
るようにしてもよい。次に、図３のブロック図を参照し
ながら、今回の異常情報Ｅを所定時間前の異常情報と比
較するようにしたこの発明の実施例３について説明す
る。

【００５２】図３において、１、３、１２〜１８、２２
〜２４、２６および２７は前述と同様のものであり、２
０Ｂおよび２１Ｂは、それぞれ、ボード２０および保存
回路２１に対応している。

【００５３】この場合、保存回路２１Ｂは、以下の構成
要素３８および４０〜４２を備えている。３８は異常情
報ラッチ部２６と同様に異常情報Ｅをラッチする別の異
常情報ラッチ部、４０は異常情報ラッチ部３８内の異常
情報を一定時間前の異常情報Ｅｂとして出力するための
バッファである。

【００５４】４１は一定時間おきにイネーブル信号ＥＮ
を出力してバッファ４０を繰り返しイネーブルにするタ
イマである。４２は異常情報ラッチ部２６からの異常情
報Ｅとバッファ４０からの一定時間前の異常情報Ｅｂと
を比較する比較回路であり、リアルタイムの異常情報Ｅ
と所定時間前の異常情報Ｅｂとが所定値以上異なる場合
に比較結果ＣＥを出力する。

【００５５】次に、図３に示したこの発明の実施例３の
動作について説明する。なお、２系統の電源部の動作に
ついては、前述と同様なので説明を省略する。図３にお
いて、異常検出回路２４が異常状態を検出することによ
り生成された異常情報Ｅは、異常情報ラッチ部２６にラ
ッチされると同時に、別の異常情報ラッチ部３８にラッ
チされる。

【００５６】異常情報ラッチ部３８内の異常情報Ｅは、
タイマ４１からのイネーブル信号ＥＮにより一定時間お
きにイネーブルにされるバッファ４０を介して、一定時
間前の異常情報Ｅｂとして出力される。一方、異常情報
ラッチ部２６内のリアルタイムの異常情報Ｅは、そのま
ま出力されて、比較回路４２において一定時間前の異常
情報Ｅｂと比較される。

【００５７】したがって、異常情報Ｅが一定時間後に所
定値以上変化した場合、比較回路４２は、異常発生を示
す比較結果ＣＥを出力することにより、いち早く異常が
発生したことを内部のＣＰＵ１および外部に知らせるこ
とができる。その後、専用Ｉ／Ｏポート２７を専用Ｉ／
Ｏポートリード線ＲＥにより制御し、データ線Ｄから異
常情報Ｅを読み出すことにより、異常発生原因を究明す
ることができる。

【００５８】ここでは、タイマ４１をハードウェアで構
成したが、タイマ４１の機能をソフトウェアで作成し、
一定時間おきに以前の異常情報Ｅｂとリアルタイムの異
常情報Ｅとを比較してもよく、前述と同様の効果が得ら
れることは言うまでもない。

【００５９】実施例４．なお、上記各実施例では、第１
電源部３のレベルを監視する第１電源検知回路１３のみ
を設け、ボード用の電源入力端子２２に対して第２電源
部３の出力電圧Ｖ１のみを供給するように構成したが、
第２電源部１２のレベルを監視する第２電源検知回路を
設けるとともに、ボード用の電源入力端子２２に対して
第２電源部１２の出力電圧Ｖ２を切り替え供給可能に構
成してもよい。

【００６０】以下、図４のブロック図を参照しながら、
この発明の実施例４について説明する。図４において、
１、３、１２、１３、１５〜１８、２０〜２４、２６、
２７、３０および３１は前述と同様のものであり、１４
Ｃは電源供給制御回路１４に対応している。

【００６１】４４は第２電源部１２の電源レベルを検知
する第２電源検知回路であり、第２電源部の出力電圧Ｖ
２が所定値以上か否かを検知する。この場合、電源供給
制御回路１４Ｃは、第１電源検知回路１３および第２電
源検知回路４４からの各検知結果Ａ１およびＡ２に応答
して、第１イネーブル信号ＥＮ１または第２イネーブル
信号ＥＮ２を出力するようになっている。

【００６２】すなわち、電源供給制御回路１４Ｃは、第
１電源部３の出力電圧Ｖ１および第２電源部１２の出力
電圧Ｖ２のうちの一方が所定値よりも低ければ、第１電
源部３および第２電源部１２のうちの他方に対するイネ
ーブル信号を出力し、出力電圧Ｖ１およびＶ２の両方が
所定値よりも低ければ電源異常信号ＥＶを出力する。

【００６３】また、電源供給制御回路１４Ｃは、各バッ
ファ１５および１６に並設された別のバッファ（後述す
る）をそれぞれイネーブル制御するための第３イネーブ
ル信号ＥＮ３および第４イネーブル信号ＥＮ４を出力す
る。

【００６４】４６は第１電源部３の出力端子に接続され
て第１バッファ１５に並設された第３バッファ、４７は
第２電源部１２の出力端子に接続されて第２バッファ１
６に並設された第４バッファ、４８は第３バッファ４６
の出力端子に接続されたダイオード、４９は第４バッフ
ァ４７の出力端子に接続されたダイオードである。

【００６５】第３バッファ４６および第４バッファ４７
は、それぞれ、電源供給制御回路１４Ｃからの第３イネ
ーブル信号ＥＮ３および第４イネーブル信号ＥＮ４によ
りイネーブル制御され、出力電圧Ｖ１およびＶ２を通過
させる。第３バッファ４６および第４バッファ４７の出
力端子は、各ダイオード４８および４９を介して、ボー
ド２０の電源入力端子２２に接続されている。

【００６６】次に、図４に示したこの発明の実施例４の
動作について説明する。前述と同様に、異常検出回路２
４は、異常状態を検出した場合に異常情報Ｅを異常情報
ラッチ部２６に知らせるが、このときの異常状態によっ
て第１電源部３がオフしたとする。

【００６７】これにより、第１電源検知回路１３は、第
１電源部３がオフして出力電圧Ｖ１が所定電圧以下であ
ることを判断し、この検知結果Ａ１を電源供給制御回路
１４Ｃに知らせる。同時に、第２電源検知回路４４は、
第２電源部１２の電圧レベルを監視し、この検知結果Ａ
２を電源供給制御回路１４Ｃに知らせる。

【００６８】ここで、第１電源部３の出力電圧Ｖ１が所
定電圧より小さく、第１電源部３が動作不可であるのに
対し、第２電源部１２が動作可（出力電圧Ｖ２が所定電
圧以上）であったとする。

【００６９】このとき、電源供給制御回路１４Ｃは、第
１イネーブル信号ＥＮ１および第３イネーブル信号ＥＮ
３をディスエーブルとして、第１電源部３側の各バッフ
ァ１５および４６を無効にするとともに、第２イネーブ
ル信号ＥＮ２および第４イネーブル信号ＥＮ４を出力し
て第２電源部１２側の各バッファ１６および４７をイネ
ーブル制御する。

【００７０】これにより、ボード２０および保存回路２
１の電源入力端子２２および２３には、第２電源部１２
の出力電圧Ｖ２が供給され、ボード２０が動作可能とな
るとともに、異常情報ラッチ部２６およびセットアップ
情報記憶部３０内の異常情報Ｅおよびセットアップ情報
Ｂが保持される。

【００７１】したがって、専用Ｉ／Ｏポートリード線Ｒ
Ｅからのイネーブル信号で専用Ｉ／Ｏポート２７をイネ
ーブルとすることにより、異常情報ラッチ部２６内の異
常情報Ｅをデータ線Ｄを介して読み出すことができ、異
常発生原因を究明することができる。

【００７２】一方、出力電圧Ｖ１が所定電圧よりも小さ
く第１電源部３が動作不可のときに、出力電圧Ｖ２が所
定電圧よりも小さく、第２電源部１２も動作不可であっ
たとする。

【００７３】このとき、電源供給制御回路１４Ｃは、第
１電源部３および第１電源部１２の動作不可を示す検知
結果Ａ１およびＡ２に応答して、全てのイネーブル信号
ＥＮ１〜ＥＮ４をディスエーブルにしてボード２０およ
び保存回路２１に対する電源供給を遮断するとともに、
電源異常信号ＥＶを出力して２系統の電源部が動作不可
であることを外部に知らせる。

【００７４】このように、第２電源検知回路４４を設け
て電源監視を二重系にすることにより、第１電源部３ま
たは第２電源部１２のどちらか一方がダウンしても電源
供給源をすぐに切り変えることができ、異常情報ラッチ
部２６やセットアップ情報記憶部３０内の情報を保持す
ることができるので、異常発生原因を究明することがで
きる。また、万一、第１電源部３および第２電源部１２
がともにダウンしたとしても、電源異常状態を外部に知
らせることができる。

【００７５】異常発生原因の究明が行われた後は、専用
リセット線ＲＳからのリセット信号により保存回路２１
の内容がリセットされるとともに、同様の専用リセット
線により電源供給制御回路１４Ｃがリセットされ、初期
状態への復帰が行われる。

【００７６】なお、上記実施例４では、図１（実施例
１）の回路に適用した場合を示したが、図２（実施例
２）および図３（実施例３）の回路にも適用することが
でき、同等の効果を奏することは言うまでもない。

【００７７】

【発明の効果】以上のようにこの発明の請求項１によれ
ば、ＣＰＵを含む中央処理装置に関連した種々の異常状
態を検出する異常検出手段と、異常検出手段から発生し
た異常情報をラッチするラッチ手段と、ラッチ手段から
異常情報を読み出すための専用Ｉ／Ｏポートおよび専用
リード線と、ＣＰＵが搭載されたボードを動作させるた
めのセットアップ情報を記憶する記憶手段と、記憶手段
からセットアップ情報を読み出すための専用Ｉ／Ｏポー
トおよび専用リード線と、ラッチ手段および記憶手段を
リセットするための専用リセット線と、第１電源部およ
び第２電源部からなる２系統の電源部と、第１電源部の
出力電圧が所定値以上か否かを検知する第１電源検知手
段と、電源検知手段の検知結果に応答して、出力電圧が
所定値以上であれば第１電源部をイネーブルとし、出力
電圧が所定値よりも低ければ第２電源部をイネーブルと
するための電源供給制御手段とを備え、ラッチ手段およ
び記憶手段は、電源供給制御手段によりイネーブルにさ
れた第１電源部または第２電源部から給電され、ラッチ
手段内の異常情報は、２系統の電源部からの給電により
保存されるようにしたので、システムがダウンしたり第
１電源部がオフしても、異常発生原因を特定することが
できるとともに、セットアップ情報を異常発生前の状態
に復帰させることのできる中央処理装置の異常検出装置
が得られる効果がある。

【００７８】また、この発明の請求項２によれば、ＣＰ
Ｕを含む中央処理装置に関連した種々の異常状態を検出
する異常検出手段と、異常検出手段から発生した異常情
報をラッチするラッチ手段と、ラッチ手段から異常情報
を読み出すための専用Ｉ／Ｏポートおよび専用リード線
と、異常情報のデフォルト値を記憶する記憶手段と、デ
フォルト値と異常情報とを比較して異常情報の発生を示
す比較結果を出力する比較手段と、ラッチ手段および記
憶手段をリセットするための専用リセット線と、第１電
源部および第２電源部からなる２系統の電源部と、第１
電源部の出力電圧が所定値以上か否かを検知する第１電
源検知手段と、電源検知手段の検知結果に応答して、出
力電圧が所定値以上であれば第１電源部をイネーブルと
し、出力電圧が所定値よりも低ければ第２電源部をイネ
ーブルとするための電源供給制御手段とを備え、ラッチ
手段および記憶手段は、電源供給制御手段によりイネー
ブルにされた第１電源部または第２電源部から給電さ
れ、ラッチ手段内の異常情報は、２系統の電源部からの
給電により保存されるようにしたので、システムがダウ
ンしたり第１電源部がオフしても、異常発生原因を特定
するとともに異常発生状態を瞬時に知らせることのでき
る中央処理装置の異常検出装置が得られる効果がある。

【００７９】また、この発明の請求項３によれば、ＣＰ
Ｕを含む中央処理装置に関連した種々の異常状態を検出
する異常検出手段と、異常検出手段から発生した異常情
報をラッチする第１および第２のラッチ手段と、第１の
ラッチ手段から異常情報を読み出すための専用Ｉ／Ｏポ
ートおよび専用リード線と、第２のラッチ手段から異常
情報を出力するためのバッファと、バッファを一定時間
おきにイネーブルにするタイマと、第２のラッチ手段か
らバッファを介して出力された一定時間前の異常情報と
第１のラッチ手段からのリアルタイムの異常情報とを比
較し、異常情報の発生を示す比較結果を出力する比較手
段と、第１および第２のラッチ手段をリセットするため
の専用リセット線と、第１電源部および第２電源部から
なる２系統の電源部と、第１電源部の出力電圧が所定値
以上か否かを検知する第１電源検知手段と、電源検知手
段の検知結果に応答して、出力電圧が所定値以上であれ
ば第１電源部をイネーブルとし、出力電圧が所定値より
も低ければ第２電源部をイネーブルとするための電源供
給制御手段とを備え、第１および第２のラッチ手段は、
電源供給制御手段によりイネーブルにされた第１電源部
または第２電源部から給電され、第１のラッチ手段内の
異常情報は、２系統の電源部からの給電により保存され
るようにしたので、システムがダウンしたり第１電源部
がオフしても、異常発生原因を特定するとともに異常発
生状態を瞬時に知らせることのできる中央処理装置の異
常検出装置が得られる効果がある。

【００８０】また、この発明の請求項４によれば、請求
項１から請求項３までのいずれかにおいて、第２電源部
の出力電圧が所定値以上か否かを検知する第２電源検知
手段を設け、電源供給制御手段は、第１電源検知回路お
よび第２電源検知回路の各検知結果に応答して、第１電
源部および第２電源部のうちの一方の出力電圧が所定値
よりも低ければ第１電源部および第２電源部のうちの他
方をイネーブルとし、第１電源部および第２電源部の両
方の出力電圧が所定値よりも低ければ電源異常信号を出
力するようにしたので、システムがダウンしたり第１電
源部または第２電源部がオフしても異常発生原因を特定
するとともに、電源部の異常発生を瞬時に知らせること
ができる中央処理装置の異常検出装置が得られる効果が
ある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例２を示すブロック図である。

【図３】この発明の実施例３を示すブロック図である。

【図４】この発明の実施例４を示すブロック図である。

【図５】従来の中央処理装置の異常検出装置を示すブロ
ック図である。

【図６】従来の中央処理装置の異常検出装置の動作を示
すフローチャートである。

【符号の説明】

１ ＣＰＵ、３ 第１電源部、１２ 第２電源部、１３
第１電源検知回路、１４、１４Ｃ 電源供給制御回
路、１５、１６、４０、４６、４７ バッファ、２０、
２０Ａ ボード、２２、２３ 電源入力端子、２４ 異
常検出回路、２６、３８ 異常情報ラッチ部、２７、３
１ 専用Ｉ／Ｏポート、３０ セットアップ情報記憶
部、３５ デフォルト値記憶部、３６、４２ 比較回
路、４１ タイマ、４４ 第２電源検知回路、Ａ１、Ａ
２ 検知結果、Ｂ セットアップ情報、ＣＤ、ＣＥ 比
較結果、Ｄ データ線、Ｅ 異常情報、Ｅｂ 一定時間
前の異常情報、ＥＮ１〜ＥＮ４、ＥＮ イネーブル信
号、ＥＶ 電源異常信号、Ｆ デフォルト値、ＲＥ、Ｒ
Ｂ 専用Ｉ／Ｏポートリード線、ＲＳ 専用リセット
線、Ｖ１、Ｖ２ 出力電圧。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵを含む中央処理装置に関連した種
   々の異常状態を検出する異常検出手段と、 前記異常検出手段から発生した異常情報をラッチするラ
   ッチ手段と、 前記ラッチ手段から前記異常情報を読み出すための専用
   Ｉ／Ｏポートおよび専用リード線と、 前記ＣＰＵが搭載されたボードを動作させるためのセッ
   トアップ情報を記憶する記憶手段と、 前記記憶手段から前記セットアップ情報を読み出すため
   の専用Ｉ／Ｏポートおよび専用リード線と、 前記ラッチ手段および前記記憶手段をリセットするため
   の専用リセット線と、 第１電源部および第２電源部からなる２系統の電源部
   と、 前記第１電源部の出力電圧が所定値以上か否かを検知す
   る第１電源検知手段と、 前記電源検知手段の検知結果に応答して、前記出力電圧
   が所定値以上であれば前記第１電源部をイネーブルと
   し、前記出力電圧が前記所定値よりも低ければ前記第２
   電源部をイネーブルとするための電源供給制御手段とを
   備え、 前記ラッチ手段および前記記憶手段は、前記電源供給制
   御手段によりイネーブルにされた前記第１電源部または
   前記第２電源部から給電され、 前記ラッチ手段内の異常情報は、前記２系統の電源部か
   らの給電により保存されることを特徴とする中央処理装
   置の異常検出装置。
2. 【請求項２】 ＣＰＵを含む中央処理装置に関連した種
   々の異常状態を検出する異常検出手段と、 前記異常検出手段から発生した異常情報をラッチするラ
   ッチ手段と、 前記ラッチ手段から前記異常情報を読み出すための専用
   Ｉ／Ｏポートおよび専用リード線と、 前記異常情報のデフォルト値を記憶する記憶手段と、 前記デフォルト値と前記異常情報とを比較して前記異常
   情報の発生を示す比較結果を出力する比較手段と、 前記ラッチ手段および前記記憶手段をリセットするため
   の専用リセット線と、 第１電源部および第２電源部からなる２系統の電源部
   と、 前記第１電源部の出力電圧が所定値以上か否かを検知す
   る第１電源検知手段と、 前記電源検知手段の検知結果に応答して、前記出力電圧
   が所定値以上であれば前記第１電源部をイネーブルと
   し、前記出力電圧が前記所定値よりも低ければ前記第２
   電源部をイネーブルとするための電源供給制御手段とを
   備え、 前記ラッチ手段および前記記憶手段は、前記電源供給制
   御手段によりイネーブルにされた前記第１電源部または
   前記第２電源部から給電され、 前記ラッチ手段内の異常情報は、前記２系統の電源部か
   らの給電により保存されることを特徴とする中央処理装
   置の異常検出装置。
3. 【請求項３】 ＣＰＵを含む中央処理装置に関連した種
   々の異常状態を検出する異常検出手段と、 前記異常検出手段から発生した異常情報をラッチする第
   １および第２のラッチ手段と、 前記第１のラッチ手段から前記異常情報を読み出すため
   の専用Ｉ／Ｏポートおよび専用リード線と、 前記第２のラッチ手段から異常情報を出力するためのバ
   ッファと、 前記バッファを一定時間おきにイネーブルにするタイマ
   と、 前記第２のラッチ手段から前記バッファを介して出力さ
   れた一定時間前の異常情報と前記第１のラッチ手段から
   のリアルタイムの異常情報とを比較し、前記異常情報の
   発生を示す比較結果を出力する比較手段と、 前記第１および第２のラッチ手段をリセットするための
   専用リセット線と、 第１電源部および第２電源部からなる２系統の電源部
   と、 前記第１電源部の出力電圧が所定値以上か否かを検知す
   る第１電源検知手段と、 前記電源検知手段の検知結果に応答して、前記出力電圧
   が所定値以上であれば前記第１電源部をイネーブルと
   し、前記出力電圧が前記所定値よりも低ければ前記第２
   電源部をイネーブルとするための電源供給制御手段とを
   備え、 前記第１および第２のラッチ手段は、前記電源供給制御
   手段によりイネーブルにされた前記第１電源部または前
   記第２電源部から給電され、 前記第１のラッチ手段内の異常情報は、前記２系統の電
   源部からの給電により保存されることを特徴とする中央
   処理装置の異常検出装置。
4. 【請求項４】 前記第２電源部の出力電圧が所定値以上
   か否かを検知する第２電源検知手段を設け、 前記電源供給制御手段は、前記第１電源検知回路および
   前記第２電源検知回路の各検知結果に応答して、前記第
   １電源部および第２電源部のうちの一方の出力電圧が前
   記所定値よりも低ければ前記第１電源部および前記第２
   電源部のうちの他方をイネーブルとし、前記第１電源部
   および前記第２電源部の両方の出力電圧が前記所定値よ
   りも低ければ電源異常信号を出力することを特徴とする
   請求項１から請求項３までのいずれかの中央処理装置の
   異常検出装置。