JP2001231926A - 遊技機のメモリバックアップ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 バックアップ用コンデンサを使用したパチン
コ台の制御装置において、バックアップ電圧がＲＡＭの
内容を保持しうる最低電圧を下回った場合の誤作動を防
止する。 【解決手段】電源復帰時に、ＣＰＵのバックアップ端子
に供給されていた電源復帰前のコンデンサのバックアッ
プ電圧が、ＲＡＭの記憶内容を保持していられる最低電
圧以上であったか又はそれを下回っていたかを判定し、
最低電圧以上であればＲＡＭの内容を使用し、最低電圧
を下回っていればＲＡＭの内容を消去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パチンコ機等の
遊技機におけるメモリ（ＲＡＭ等）のバックアップに際
して遊技機の誤作動の可能性を回避するための電源復帰
時の制御技術に関する。

【０００２】

【従来の技術】従来、例えば図８に示すように、遊技機
台（例えばパチンコ台）のメイン及び払出し用のＣＰＵ
１００のＲＡＭバックアップ端子ＶＢＢにバックアップ
用コンデンサ１０１を接続し、電源ＯＮ時に充電し、停
電時その他の電源断絶時のバックアップ電源として使用
している。通常時は本来の電源からＣＰＵ１００の電源
端子ＶＢＢに加えられる電圧によりＲＡＭの記憶内容が
保持されるが、停電時等はバックアップ用コンデンサ１
０１の電圧によってＲＡＭの記憶内容が保持されること
となる。なお、１０２は逆流防止用ダイオードである。

【０００３】

【発明が解決しようとする課題】上記の例で、バックア
ップにコンデンサを使用しているため、停電時等に、バ
ックアップ端子ＶＢＢに供給される電圧は時間とともに
減少していく。ＣＰＵには当然ＲＡＭを保持していられ
る最低電圧の規定があるが、従来の回路では、バックア
ップ端子ＶＢＢに供給されていた電圧が電源復帰時に最
低電圧以上であったか以下であったかが分からない。そ
のため、電源復帰時にＲＡＭの内容が完全に保持されて
いるか、あるいは完全に消去されていれば問題ないが、
ＲＡＭの内容が部分的に消去されていると、誤作動を生
じる可能性もある。

【０００４】この発明は、停電等の電源断絶が生じた際
に、そのバックアップをコンデンサ等のように時間とと
もに電圧が変化する（減少する）タイプのバックアップ
装置を用いる場合に、ＲＡＭ等のメモリ内容の不確定要
素に基づく遊技機の動作の不安定さを解消することを課
題とする。

【０００５】

【課題を解決するための手段及び発明の効果】この発明
では、上記のような遊技機において、電源復帰時にバッ
クアップ端子等に供給されていた電圧が電源復帰前に最
低電圧以上又は以下であったかどうかを判断する手段を
設けたものである。さらにその判断に基づいて、ＲＡＭ
等のメモリの内容をそのまま使用するか、又はその内容
を消去する等の対処手段を付加したものである。

【０００６】より具体的には、遊技機の動作又は状態に
関する情報を記憶するとともに、所定の電圧に基づいて
記憶内容を保持するメモリと、そのメモリの内容に基づ
いて制御を行う制御部と、停電その他による電源断絶時
の予備電源として通常の通電状態で蓄えたバックアップ
電圧を電源断絶時に前記メモリの記憶内容を保持するた
めに供給するバックアップ用電源とを備えた遊技機おい
て、前記電源断絶後、電源復帰の際に前記バックアップ
用電源から供給されていた実際のバックアップ電圧をチ
ェックし、前記メモリの内容を保持するために必要な最
低電圧を基準電圧としたとき、前記バックアップ電圧が
前記基準電圧以上であるか又はその基準電圧を下回るか
を判断するバックアップ電圧チェック手段を備えること
を特徴とする。

【０００７】さらに、前記バックアップ電圧が前記基準
値を下回ると判断された場合は、前記メモリの内容をク
リアするか、又は前記メモリの内容の使用に制限を加え
るメモリ対処手段を備えることを特徴とする。

【０００８】このように、バックアップ用として供給さ
れていた電圧が電源復帰前に最低電圧を下回っていれ
ば、メモリの内容が部分的に消去されている可能性もあ
るので、メモリの内容を消去し、最低電圧以上であれ
ば、メモリの内容は電源断絶前の状態を保っていると考
えられるため、そのメモリの内容を電源復帰後に使用す
るものとする。これによりメモリの内容が部分的に消去
されていたときに、そのメモリの内容を電源復帰後に使
用してしまうことが防止され、メモリの内容が部分的に
消去されていた場合等において遊技機が誤作動する可能
性を回避することができる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を、図
面に示す実施例を参照しつつ説明する。図１は、遊技機
の一例としてのパチンコ台の制御装置を概念的に示すも
のである。この例で、パチンコ台制御装置は、例えばパ
チンコ台の大当たり状態、大当たりの確率を変更する確
変状態、その他パチンコ台の遊技状態を制御するメイン
制御回路１、賞球（出玉）を制御する払出し制御回路
２、パチンコ台の表示（例えば台中央部の複数個の数字
や図柄）を制御する表示制御回路３、その表示にあわせ
て音を出すための音響制御回路４、呼出しランプその他
のランプ類を制御するランプ制御回路５を備えている。

【００１０】メイン制御回路１は、その制御の中央処理
装置として機能するＣＰＵ１０、ＣＰＵ１０が実行する
所定のプログラム等を記憶するＲＯＭ１１、パチンコ台
の大当たり状態や確変状態等、遊技機の動作又は状態を
一時的に記憶するＲＡＭ１２を備えている。なお、メイ
ン制御回路１以外の回路２〜５についてもそれぞれの必
要に応じ、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えることがで
きる。そして、メイン制御回路１のＣＰＵ１０には、通
常の電源ＯＮ時には電源回路から所定の電圧（例えばＤ
Ｃ５Ｖ）が供給され、この電圧に基づいて上述のＲＡＭ
１２の記憶内容等が保持される。またこのＣＰＵ１０に
は停電時等の電源断絶時にも一時的に電源を確保するた
めに、バックアップ用コンデンサ１４が接続され、この
バックアップ用コンデンサ１４は、通常の通電時に充電
され、停電時等にその充電した電圧をＣＰＵ１０に供給
する。

【００１１】このバックアップ用コンデンサ１４は、電
源復帰時のバックアップ電圧チェック回路（チェック手
段）１５に接続されて、停電等の電源断絶後の電源復帰
（電源投入含む）時において、そのバックアップ用コン
デンサ１４のバックアップ電圧、言い換えれば電源復帰
直前にＣＰＵ１０ひいてはＲＡＭ１２に付与されていた
電圧がどの程度であったか、具体的には予め定めた最低
電圧（基準電圧）以下であったか以上であったがチェッ
クされるようになっている。

【００１２】図２は、その電源復帰時バックアップ電圧
チェック回路の一例を概念的に示すものである。バック
アップ用コンデンサ１４のプラス端子は、例えばメイン
ＣＰＵ１０のＲＡＭバックアップ端子（ＶＢＢ）に接続
され、マイナス端子は接地（ＧＮＤ）とされている。こ
のバックアップ用コンデンサ１４に充電電圧を供給する
回路上には、電源復帰時にバックアップ用コンデンサ１
４への電源（通電）をオン・オフするスイッチング手段
（バックアップ用コンデンサ１４への通電を遅らせる手
段の構成要素）としてトランジスタ１６が設けられてい
る。トランジスタ１６のベースには、電源復帰（電源投
入含む）後、トランジスタ１６のオン動作をＡms（Ａミ
リセコント：ms（１００分の１秒））遅延させる手段と
して遅延回路１７が接続されている。

【００１３】遅延回路１７の構造自体は周知のものであ
るため、詳しい説明は省略するが、電源復帰からＡms後
にトランジスタ１６のベースにベース電流を供給する。
これによりトランジスタ１６がＯＮとなって（エミッタ
からコレクタ電流が流れ）、バックアップ用コンデンサ
１４の充電が開始されることとなる。そして、そのよう
な充電が開始される前に、バックアップ用コンデンサ１
４のバックアップ電圧、言い換えれば残留電圧（電源復
帰直前にＲＡＭバックアップ端子ＶＢＢに印加されてい
た実際の電圧）を最低電圧（基準電圧）と比較する比較
回路１８が設けられ、前述のトランジスタ１６からＣＰ
Ｕ１０のＲＡＭバックアップ端子ＶＢＢへの回路上に接
続されている。言い換えれば、バックアップ用コンデン
サ１４のプラス端子にこの比較回路１８が接続される。

【００１４】さらに、比較回路１８には、この比較回路
１８の比較結果を電源復帰（電源投入含む）後、Ｂms保
持する保持回路１９が接続され、この保持回路１９はＣ
ＰＵ１０の入力ポート２５に接続されている。なお、Ｃ
ＰＵ１０のＶＣＣは、通常の電圧供給端子である。ここ
で比較回路１８は、例えば公知のコンパレータを用いる
ことができ、保持回路１９は公知のフリップフロップを
主体に構成することができる。

【００１５】図３は、図２を更に具体化した回路を示す
ものである。図３において所定の交流電源（ＡＣ２４Ｖ
等）は、電波整流回路２１で整流され、直流の各生成回
路２２により例えばＤＣ５Ｖ、１２Ｖ、２４Ｖ及び３２
Ｖ等が生成される。この例では、ＤＣ５Ｖの生成回路２
２に前述のトランジスタ１６が接続され、トランジスタ
１６は前述のバックアップ用コンデンサ１４を介してＣ
ＰＵ１０のＲＡＭバックアップ端子ＶＢＢに接続されて
いる。ＲＡＭ１２を保持していられる最低電圧と、バッ
クアップ用コンデンサ１４の電源復帰直前のバックアッ
プ電圧とを比較する比較回路として、この例ではコンパ
レータ１８が設けられ、コンパレータ１８の一方の入力
端子（例えばマイナス端子）には、基準電圧を生成する
基準電圧回路２５から導かれる基準電圧が、また他方の
入力端子（例えばプラス端子）には、バックアップ用コ
ンデンサ１４のプラス端子が接続される。

【００１６】このコンパレータ１８の出力端子は、一時
保持手段としてのフリップフロップ２４の所定の入力端
子に接続されている。フリップフロップ２４には、電源
復帰（電源投入含む）後、Ｂms（１００分のＢ秒）遅延
させる遅延回路２３が接続され、所定の電源（例えばＤ
Ｃ５Ｖ）が電源復帰からＢms遅れてフリップフロップ２
４の所定の端子に入力される。このＢms遅延させる遅延
回路２３におけるＢmsは、前述のトランジスタ１６への
電源供給を電源復帰後、Ａms遅延させる遅延回路１７に
おけるＡmsより短く設定される。すなわち遅延時間Ｂms
は、Ａms＞Ｂmsに設定される。

【００１７】そしてフリップフロップ２４では、コンパ
レータ１８の出力信号（バックアップ用コンデンサ１４
のバックアップ電圧が基準電圧（最低電圧）を下回るか
それ以上か）が一時的に保持され、電源復帰後Ｂms後に
フリップフロップ２４の所定の端子に電圧が供給される
ことにより、フリップフロップ２４の出力端子（例えば
１Ｑ）からコンパレータ１８での判断結果がＣＰＵ１０
の入力ポート２５に出力される。ここで、電源復帰時の
バックアップ用コンデンサ１４の実際のバックアップ電
圧が最低電圧以上であれば、入力ポート２５に例えばハ
イレベルの信号が、最低電圧以下を下回れば、例えばロ
ーレベルの信号が入力ポート２５にそれぞれ供給される
こととなる。

【００１８】次に、図２及び図３の回路構成における回
路動作及び処理の流れを図４に示す流れ図に基づいて説
明する。Ｓ（ステップ）１で停電等の電源断絶から電源
復帰（電源投入含む）されると、コンパレータ１８がバ
ックアップ用コンデンサの実際のバックアップ電圧Ｖc
を、予め定められた基準（最低）電圧Ｖmと比較する
（Ｓ２）。その結果信号をフリップフロップ２４に供給
し、Ｓ３でフリップフロップ２４はいったんその結果信
号を保持する。そして、Ｓ４において電源復帰後Ｂmsで
遅延回路２３によりフリップフロップ２４の所定端子が
ハイレベルにされると、フリップフロップ２４から、コ
ンパレータ１８の出力を保持していた保持信号がＣＰＵ
１０の入力ポート２５へ出力される。つまり、バックア
ップ電圧であるコンデンサ電圧Ｖc≧基準電圧Ｖmなら例
えばハイレベル、コンデンサ電圧Ｖc≦基準電圧Ｖmなら
例えばローレベルの信号が上述の入力ポート２５に供給
されることとなる。

【００１９】そして電源復帰後Ａmsで、Ｓ５において遅
延回路１７を経てトランジスタ１６ベース電流が供給さ
れると、トランジスタ１６がＯＮとなり、ＤＣ５Ｖ生成
回路２２からＣＰＵ１０のＲＡＭバックアップ端子ＶＢ
Ｂに本来の電圧が印加されるとともに、バックアップ用
コンデンサ１４にも通電されて（Ｓ６）、このコンデン
サ１４の充電が開始される。なお、ＣＰＵ１０の電源端
子ＶＣＣには、電源復帰時と同時に（Ａms遅延すること
なく）所定の電圧（例えばＤＣ５Ｖ）が供給される。

【００２０】上記Ａms以上経た後、すなわちバックアッ
プ用コンデンサ１４の充電が開始されてから、Ｓ７にお
いてＣＰＵ１０により、ＣＰＵ１０の入力ポート２５に
供給されている信号がローレベルかどうか、言い換えれ
ばコンデンサ１４のバックアップ電圧Ｖcが予め定めら
れた最低限の基準電圧Ｖmを下回るかどうかが判断さ
れ、下回ると判断されると、ＣＰＵ１０はＲＡＭ１２
（図１）の内容をＳ８でオールクリアし、逆に入力ポー
ト２５の信号がハイレベルであれば、コンデンサ１４の
バックアップ電圧Ｖcが基準電圧Ｖm以上であるため、Ｓ
８をスキップし、ＲＡＭ１２の内容をそのまま保持す
る。その後ＣＰＵ１０はＲＡＭ１２の内容に基づいてパ
チンコ台の遊技状態を制御する。

【００２１】なお、電源復帰して直ちにＣＰＵ１０の電
源端子ＶＣＣに通電されるが、ＣＰＵ１０のセキュリテ
ィ等のためのチェック処理等を含めて、ＣＰＵ１０のパ
ワーオンには一定の時間がかかるのが普通である。この
ＣＰＵ１０のパワーオンに要する時間（通常は例えば３
００ms程度）は、上記の例で、電源復帰後の通電を遅ら
せる上記遅延時間Ａms（例えば１００ms程度）より長く
なるという前提がある。より具体的には、図７（ａ）に
概念を示すように、コンパレータの比較信号Ｃout（コ
ンデンサの充電前電圧Ｖcと基準電圧Ｖmとの大小（Ｖc
≧Ｖm？））をＣＰＵが見に行くのは、遅延時間Ａmsが
経過した後であることから、遅延時間Ａmsの経過前の前
記コンパレータの比較信号Ｃoutをフリップフロップ
（ＦＦ）で保持し、その保持結果がＣＰＵに供給される
必要がある。仮にその保持（ＦＦ）がないすれば、
（ｂ）のように上記遅延時間Ａmsから時間ｔが経過した
ときのバックアップ電圧（時間ｔだけ充電されて上昇し
た後の電圧Ｖmt）と基準電圧Ｖとの比較結果をＣＰＵが
見ることになるため、充電前のバックアップ電圧が基準
電圧以上であったかどうかをチェックする趣旨からする
と意味がないことになる。

【００２２】また、コンパレータの比較信号の出力（比
較処理）は、前記遅延時間Ａmsの終了前に完了する必要
があるが、比較処理時間のバラツキ、その他の不確定要
素を考慮し、比較信号を採るタイミングは、上記遅延時
間Ａmsより短い前記Ｂmsとされ、例えば前者が１００ms
程度であれば、安全面をみて後者を例えば５０ms程度と
することができる。

【００２３】なお図７（ｃ）に示す本発明の変形例のよ
うに、バックアップコンデンサの充電開始を遅らせる遅
延時間Ａを長く延ばすことにより、ＣＰＵのパワーアッ
プに要する立ち上がり時間がその遅延時間Ａより短いか
等しくなる（遅延時間Ａ内に納まる）ようにすれば、そ
の遅延時間Ａの延長により時間ｔだけ更に放電して降下
したコンデンサ電圧Ｖct'を、その充電開始前にチェッ
クする（Ｖct'≧Ｖm？）ことになり、フリップフロップ
等の一時保持手段なしでも本発明の目的は達成される。

【００２４】ただし、この場合はＣＰＵの電源端子ＶＣ
Ｃが電源復帰により直ちにハイレベル（電圧印加）とな
る一方で、ＣＰＵのＲＡＭバックアップ端子ＶＢＢはロ
ーレベルである状態が比較的長く続くこととなり、この
ような通常でない状態をできるだけ短くするという観点
からすると、図７（ａ）ように遅延時間Ａを可及的に短
くして、バックアップ電圧の比較信号を保持する態様が
好ましいと言える。もっとも、ＣＰＵの立ち上がりに要
する時間を短縮することにより、上記遅延時間Ａは短い
ままで、その遅延時間Ａ内にＣＰＵにより充電前のバッ
クアップ電圧の適否のチェックができるから、フリップ
フロップ等の信号一時保持手段を用いることなく、コン
パレータ等の比較手段の信号を直接ＣＰＵに出力するこ
とができる。

【００２５】いずれにしても、図７（ａ）又は（ｃ）の
実施例では、コンパレータ等の比較手段（及びフリップ
フロップ等の信号一時保持手段）の信号がＣＰＵに入力
（供給）されるのみで、ＣＰＵから電源回路側への出力
信号は必要としない。つまり、電源回路側からＣＰＵへ
向かう一方通行の信号系により、ＲＡＭのバックアップ
の不確実さ、ひいてはＲＡＭの誤作動等を防止できるか
ら、信号系統が簡単で、配線関係も複雑にならない利点
を有する。

【００２６】別の実施例を図５に基づいて説明する。図
５に示す実施例では、バックアップ用コンデンサ１４に
電圧を供給する回路上にトランジスタ２６等の電源供給
用のスイッチング手段が設けられている。このトランジ
スタ２６のベースはＣＰＵ１０の出力ポート２７に接続
されいている。また、バックアップ用コンデンサ１４
（その例えばプラス端子）は、電力復帰（電力投入含
む）の直前におけるコンデンサ１４のバックアップ電圧
Ｖcと、前述のＲＡＭを保持することができる最低電圧
値（基準電圧Ｖm）とを比較する比較回路１８に接続さ
れている。比較回路１８は前述と同様、バックアップ電
圧Ｖcが基準電圧Ｖm以上か又はそれを下回るかの比較結
果を出力するもので、より具体的には図３のようなコン
パレータ１８を用いることができる。この比較回路１８
（より具体的にはコンパレータの出力端子）はＣＰＵ１
０の入力ポート２５に接続されている。

【００２７】次に、図５の回路を用いた場合の処理の流
れを図６に基づいて説明する。Ｓ１０で電源復帰（電源
投入含む）すると、ＣＰＵ１０の電源端子ＶＣＣに所定
の電圧（例えばＤＣ５Ｖ）が供給される。このとき、バ
ックアップ用コンデンサ１４へはトランジスタ２６がオ
フとなっているため通電はされない。この状態でＳ１１
において、そのコンデンサ１４の実際のバックアップ電
圧Ｖcと、基準電圧（ＲＡＭ保持可能な最低電圧）Ｖmと
を前述の比較回路１８で比較する。つまりＶc≧Ｖmであ
るか、またはＶc＜Ｖmかを判断する。これは、前述のコ
ンパレータ１８等を用いることができる。そしてＳ１２
で、その比較結果をＣＰＵ１０の入力ポート２５へ出力
する。具体的には、例えばコンパレータ１８のハイレベ
ル又はローレベルの信号がＣＰＵの入力ポートへ供給さ
れるわけである。

【００２８】さらにＳ１３では、ＣＰＵ１０は入力ポー
ト２５に供給されている信号をチェックし、その信号が
ハイレベルかローレベルのいずれかの信号であるかを判
断する。Ｓ１４において、バックアップ電圧Ｖcが基準
電圧（最低電圧）Ｖmより小さい、つまりローレベルで
あれば、Ｓ１５でＲＡＭ１２の内容をオールクリアし、
Ｓ１４の判断がＮＯ、すなわちバックアップ電圧Ｖcが
上記最低電圧Ｖm以上であると判断されれば、Ｓ１５の
ＲＡＭの内容のクリアをスキップする。さらにＳ１６で
ＣＰＵ１０は出力ポート２７をハイレベル（ＯＮ）と
し、その出力ポート２７のトランジスタ２６をＯＮにす
る。これによりＲＡＭバックアップ端子ＶＢＢに通常の
電圧（例えばＤＣ５Ｖ）が印加されるとともに、バック
アップ用コンデンサ１４へも同様の電圧が印加され、こ
のコンデンサ１４の充電が開始されることとなる（Ｓ１
７）。

【００２９】この実施例では、電源供給回路側のコンパ
レータ等の比較手段からＣＰＵに入力される信号系と、
ＣＰＵから電源供給回路側へ出力される信号系との２系
統（双方向）の信号のやりとりが必要となるが、ＣＰＵ
の立ち上がり時間や信号チェック時間の長短に拘らず、
ＣＰＵでの必要な処理が完結してから、バックアップコ
ンデンサの充電を開始する信号を出力するので、遅延回
路やプリップフロック等を必要としない利点がある。

【００３０】なお、前述の図４のＳ１〜Ｓ４の流れは、
ハード回路の信号処理として実行され、Ｓ５以降の処理
は、図１のＲＯＭ１１等に予め記憶されたプログラムを
ＣＰＵ１０が読み出し処理命令を行うことにより実行さ
れる。また、図６においてＳ１０〜Ｓ１２の流れは、ハ
ード回路の信号処理として実行され、Ｓ１３以降は、上
述のＲＯＭ１１に記憶されているプログラムをＣＰＵ１
０が読み出し命令処理することによって実行される。

【００３１】以上のように、コンデンサ１４のバックア
ップ電圧がＲＡＭ１２の保持に必要な最低電圧以上であ
ればＲＡＭ１２の内容を使用し、それを下回ればＲＡＭ
の内容を消去することにより、ＲＡＭの内容が部分的に
消去されていたときに生じやすい誤作動を回避すること
ができる。なお、以上のような回路並びにプログラムの
処理は、例えば図１における払出し制御装置２、表示制
御装置３、音響制御装置４、ランプ制御装置５等にも停
電時等のバックアップ用コンデンサが接続されている場
合は、それらにも同様に適用することができる。また、
例えばメイン制御回路１及び払出し制御回路２等が共通
の基板（ボード）又は回路で構成される場合は（あるい
は別々に構成される場合でも）、バックアップ用コンデ
ンサ１４等のバックアップ用電源がその共通の基板等に
共通に設けられることがあり、その場合は複数の回路に
またがるバックアップ制御装置として機能する。

【００３２】なお、図３等に示したコンパレータは不可
欠というわけではなく省略することも可能である。例え
ば、電源供給側の回路でバックアップ電圧（コンデンサ
電圧）と基準電圧との比較を行わず、バックアップ電圧
の値を、例えばＡ／Ｄ変換してＣＰＵに供給し、ＣＰＵ
がそのバックアップ電圧と基準電圧と比較するプログラ
ムを実行させ、その結果に基づいてＲＡＭ等のメモリに
対する処理を決定することもできる。

【図面の簡単な説明】

【図１】本発明を含むパチンコ台の制御装置を概念的に
示す図。

【図２】本発明の一実施例を概念的に示す回路図。

【図３】図２をより具体的に示す回路図。

【図４】図２又は３の回路を用いた処理の流れの一例を
示す図。

【図５】本発明の別の実施例を概念的に示す回路図。

【図６】図５の回路を用いた処理の流れの一例を示す流
れ図。

【図７】本発明の実施例の技術的な意味を説明する図。

【図８】従来例を概念的に示す図。

【符号の説明】

１０ ＣＰＵ １４ バックアップ用コンデンサ １６ トランジスタ １７ 遅延回路 １８ 比較回路 １９ 保持回路 ２３ 遅延回路 ２４ フリップフロップ ２５ 入力ポート ２６ トランジスタ ２７ 出力ポート

Claims (7)

【特許請求の範囲】
1. 【請求項１】 遊技機の動作又は状態に関する情報を記
   憶するとともに、所定電圧に基づいて記憶内容を保持す
   るメモリと、そのメモリの内容に基づいて制御を行う制
   御部と、停電その他による電源断絶時の予備電源として
   通常の通電状態で蓄えたバックアップ電圧を電源断絶時
   に前記メモリの記憶内容を保持するために供給するバッ
   クアップ用電源とを備えた遊技機において、 前記電源断絶後、電源復帰の際に前記バックアップ用電
   源から供給されていた実際のバックアップ電圧をチェッ
   クし、前記メモリの内容を保持するために必要な最低電
   圧を基準電圧としたとき、前記バックアップ電圧が前記
   基準電圧以上であるか又はその基準電圧を下回るかを判
   断するバックアップ電圧チェック手段を備えることを特
   徴とする遊技機のメモリバックアップ制御装置。
2. 【請求項２】 遊技機の動作又は状態に関する情報を記
   憶するとともに、所定の電圧に基づいて記憶内容を保持
   するメモリと、そのメモリの内容に基づいて制御を行う
   制御部と、停電その他による電源断絶時の予備電源とし
   て通常の通電状態で蓄えたバックアップ電圧を電源断絶
   時に前記メモリの記憶内容を保持するために供給するバ
   ックアップ用電源とを備えた遊技機において、 前記電源断絶後、電源復帰の際に前記バックアップ用電
   源から供給されていた実際のバックアップ電圧をチェッ
   クし、前記メモリの内容を保持するために必要な最低電
   圧を基準電圧としたとき、前記バックアップ電圧が前記
   基準電圧以上であるか又はその基準電圧を下回るかを判
   断するバックアップ電圧チェック手段と、 前記バックアップ電圧が前記基準電圧を下回ると判断さ
   れた場合は、前記メモリの内容をクリアするか、又は前
   記メモリの内容の使用に制限を加えるメモリ対処手段
   と、 を備えることを特徴とする遊技機のメモリバックアップ
   制御装置。
3. 【請求項３】 遊技機の動作又は状態に関する情報を記
   憶するとともに、所定の電圧に基づいて記憶内容を保持
   するメモリと、そのメモリの内容に基づいて制御を行う
   制御部と、停電その他による電源断絶時の予備電源とし
   て通常の通電状態で蓄えたバックアップ電圧を電源断絶
   時に前記メモリの記憶内容を保持するために供給するバ
   ックアップ用電源とを備えた遊技機において、 前記電源断絶後、電源復帰の際に前記バックアップ用電
   源への充電開始を所定時間遅らせる充電遅延手段と、 その充電遅延手段により前記バックアップ用電源への充
   電が止められている間に、実際のバックアップ電圧と前
   記メモリの内容を保持するために必要な最低電圧である
   基準電圧とを比較し、前記バックアップ電圧が前記基準
   電圧以上であるか又はその基準値を下回るかを判断する
   バックアップ電圧チェック手段と、 を備えることを特徴とするメモリバックアップ制御装
   置。
4. 【請求項４】 遊技機の動作又は状態に関する情報を記
   憶するとともに、所定の電圧に基づいて記憶内容を保持
   するメモリと、そのメモリの内容に基づいて制御を行う
   制御部と、停電その他による電源断絶時の予備電源とし
   て通常の通電状態で蓄えたバックアップ電圧を電源断絶
   時に前記メモリの記憶内容を保持するために供給するバ
   ックアップ用電源とを備えた遊技機において、 前記電源断絶後、電源復帰の際に前記バックアップ用電
   源への充電の開始を所定時間遅らせる充電遅延手段と、 その充電遅延手段により前記バックアップ用電源への充
   電が止められている間に、実際のバックアップ電圧と前
   記メモリの内容を保持するために必要な最低電圧である
   基準電圧とを比較し、前記バックアップ電圧が前記基準
   電圧以上であるか又はその基準値を下回るかを判断する
   バックアップ電圧チェック手段と、 前記バックアップ電圧が前記基準値を下回ると判断され
   た場合は、前記メモリの内容をクリアするか、又は前記
   メモリの内容の使用に制限を加えるメモリ対処手段と、 を備えることを特徴とする遊技機のメモリバックアップ
   制御装置。
5. 【請求項５】 請求項３又は４において、 前記充電遅延手段の遅延時間をＡとしたとき、前記バッ
   クアップ電圧チェック手段の出力信号を前記遅延時間Ａ
   より短い遅延時間Ｂだけ一時的に保持し、その遅延時間
   Ｂの経過後に前記出力信号を出力する出力制御手段が加
   えられたことを特徴とするメモリバックアップ制御装
   置。
6. 【請求項６】 請求項５において、 前記出力制御手段は、前記バックアップ電圧チェック手
   段の出力信号を一時的に保持する一時保持手段と、その
   一時保持手段による保持を前記遅延時間Ｂの経過後に解
   除する信号を前記一時保持手段に供給して前記保持され
   ていた信号を前記一時保持手段から出力させる出力遅延
   手段とを含むことを特徴とするメモリバックアップ制御
   装置。
7. 【請求項７】 遊技機の動作又は状態に関する情報を記
   憶するとともに、所定の電圧に基づいて記憶内容を保持
   するメモリと、そのメモリの内容に基づいて制御を行う
   制御部と、停電その他による電源断絶時の予備電源とし
   て通常の通電状態で蓄えたバックアップ電圧を電源断絶
   時に前記メモリの記憶内容を保持するために供給するバ
   ックアップ用電源とを備えた遊技機において、 前記電源断絶後、電源復帰の際に前記バックアップ用電
   源への通電をオン・オフするスイッチング手段と、 そのスイッチチング手段のオフ状態により前記バックア
   ップ用電源への通電が遮断されている間に、実際のバッ
   クアップ電圧と前記メモリの内容を保持するために必要
   な最低電圧である基準電圧とを比較し、前記バックアッ
   プ電圧が前記基準電圧以上であるか又はその基準値を下
   回るかを判断するバックアップ電圧チェック手段と、 そのバックアップ電圧チェック手段により前記バックア
   ップ電圧が前記基準値を下回ると判断された場合は、前
   記メモリの内容をクリアするか、又は前記メモリの内容
   の使用に制限を加えるメモリ対処手段と、 そのメモリ対処手段による対処の後、前記スイッチング
   手段をオフ状態からオン状態に切り換えて前記バックア
   ップ用電源に通電して充電を開始させるスイッチ制御手
   段と、 を備えることを特徴とする遊技機のメモリバックアップ
   制御装置。