JP2004326415A

JP2004326415A - リセット機能付きｉｃカード用ｌｓｉ

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Publication number: JP2004326415A
Application number: JP2003119873A
Authority: JP
Inventors: Hiroo Nakano; 野寛生中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-04-24
Filing date: 2003-04-24
Publication date: 2004-11-18

Abstract

【課題】ＬＳＩを立ち上げたときの内部回路の動作の安定を図ると共に、内部回路の誤動作を防止し、記憶素子に格納された個人情報を保護する。
【解決手段】ＩＣカード用ＬＳＩは、外部電源２から供給された外部電源電圧Ｖ_ＤＤを所望の値の内部電源電圧ｖ_ｄｄに変換する電圧変換部３と、電圧変換部から内部回路各部４〜８に供給される内部電源電圧が安定して内部回路各部に供給されていることを検出する電圧安定検出部１０と、電圧安定検出部が内部電源電圧の安定を検出するまで内部回路各部の動作を停止させる動作停止部１６とを備える。また、電圧安定検出部により内部電源電圧の安定が検出され、動作停止部が内部回路の停止を解除して動作可能となったときに、外部から入力された外部リセット信号の履歴を検出して内部回路における記憶部５〜８に対する外部からの不正解析を検出する不正解析検出部２０をさらに備えていても良い。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、リセット機能付きＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ―集積回路―）カード用ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ―大規模集積回路―）に係り、特にＳＩＭ（ＳｕｂｓｃｒｉｂｅｒＩｄｅｎｔｉｔｙＭｏｄｕｌｅ―署名者本人証明モジュール―）カードやその互換上位モジュールとしてのＵＩＭ（ＵｓｅｒＩｄｅｎｔｉｔｙＭｏｄｕｌｅ―利用者本人証明モジュール―）カード等を含むＩＣカードに搭載されるＬＳＩにリセットを掛ける機能が設けられているＩＣカード用ＬＳＩに関するものである。
【０００２】
【従来の技術】
ＩＣカード用ＬＳＩおよびＳＩＭカード用ＬＳＩは、一層の高機能化が求められていると共に、カードへの実装の問題からチップサイズに制約があり、ＬＳＩの製造プロセスにおいては、プロセス・シュリンク（ｐｒｏｃｅｓｓｓｈｒｉｎｋ）が試みられており、技術の向上により配線幅が縮小されたり、素子面積が低減されたりしていく傾向にある。
【０００３】
しかしながら、プロセス・シュリンクにより配線や素子の微細化が進むと、従来のＩＣカード用ＬＳＩの駆動電圧に耐えられなくなるため、例えば５Ｖの外部電源電圧よりも低い電圧の内部電源電圧に変換して使用する必要がある。現在、普及しているＩＣカード用ＬＳＩのリーダライタ（ｒｅａｄｅｒ／ｗｒｉｔｅｒ）の多くは例えば５Ｖ仕様のものであり、ＩＣカード用ＬＳＩには、例えば５Ｖ用のインターフェースが必要となっている。
【０００４】
また、近年、ＧＳＭ（ＧｌｏｂａｌＳｙｓｔｅｍｆｏｒＭｏｂｉｌｅ−ｃｏｍｍｕｎｉｃａｔｉｏｎ―全地球移動通信システム―）規格による携帯電話システムに用いられるＳＩＭカードやＵＩＭカードが世界的な規模で広く普及してきている。このＳＩＭカードやＵＩＭカードを携帯電話端末に装着して、これらのカードに搭載されたＬＳＩに格納された電話番号やアドレス帳などの個人情報を読み出す際にも例えば５Ｖの外部電源電圧を用いることになり、例えば５Ｖ用のインターフェースが必要となる。
【０００５】
このように、プロセス・シュリンクにより素子が微細化すると、内部回路を構成する素子の耐圧も低くなり、例えば５Ｖの外部電源電圧をそのまま受け入れることはできない。このため、ＬＳＩには高耐圧素子によって構成されたレギュレータを搭載し、外部から供給される比較的高い外部電源電圧を比較的低く内部回路素子が耐えることができる内部電源電圧に変換して、最適な電圧の駆動電力を内部回路に供給する機構が必要となる。また、クロック信号やデータを送受するための入出力信号も端子を介して受け入れた後にレベルシフタ（Ｌ／Ｓ）を用いて内部電圧にレベルを変換して用いている。
【０００６】
国際標準化機構（ＩｎｔｅｒｎａｔｉｏｎａｌＯｒｇａｎｉｚａｔｉｏｎｆｏｒＳｔａｎｄａｒｄｉｚａｔｉｏｎ）によるＩＳＯ／ＩＥＣ７８１６規格によるとＩＣカードの外部リセット時間は４００〜４００００クロックとなっている。動作周波数が５ＭＨｚの場合、４００クロックは８０μｓｅｃ（マイクロ秒）の期間である。この規格から、電源立ち上げ時でも最短４００クロックで外部リセットが解除され得る。レギュレータを搭載している場合、条件によっては、電源立ち上げ後、４００クロックを経過しても、まだレギュレータが立ち上がらず、内部電圧が安定していない可能性がある。これを回避するには、パワーオンリセット回路により、４００クロック経過後も内部電圧が安定するまで、ＬＳＩシステムの内部回路の保全のために内部リセット状態を保持することが必要である。
【０００７】
特許文献１には、従来のＩＣカードの一例が開示されているが、この特許文献１には一般的なＩＣカードのデータ読み出し動作の詳細やその動作原理が説明されているだけであり、リーダライタによる動作を駆動する電源に関する記載は全く説明されていない。
【０００８】
【特許文献１】
特開平７−２７１９４２号公報
【０００９】
【発明が解決しようとする課題】
この発明の目的は、電圧安定検出部が内部電源電圧のレベルの安定を検出するまで、動作停止部が全ての内部回路の動作を停止させることにより、ＬＳＩを立ち上げたときの内部回路の動作の安定を図ることができるＩＣカード用ＬＳＩを提供することにある。また、内部回路の安定動作を確保できるまで、内部回路の動作を停止することにより、内部回路が誤動作を起こす虞がなくなり、例えば記憶素子等に格納された電話番号やアドレスなどの個人情報を保護することができるＩＣカード用ＬＳＩを提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の基本構成に係るリセット機能付きＩＣカード用ＬＳＩは、外部電源から供給された外部電源電圧を所望の値の内部電源電圧に変換する電圧変換部と、電圧変換部から内部回路各部に供給される内部電源電圧が安定して内部回路各部に供給されていることを検出する電圧安定検出部と、前記電圧安定検出部が前記内部電源電圧の安定を検出するまで前記内部回路各部の動作を停止させる動作停止部とを備えることを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態について、添付図面を参照しながら詳細に説明する。図１ないし図６は、本発明の基本概念としての第１実施形態に係るリセット機能付きＩＣカード用ＬＳＩの概略構成を示すブロック図と回路図である。
【００１２】
図１ないし図６に示す第１実施形態に係るリセット機能付きＩＣカード用ＬＳＩ回路は、外部電源電圧が供給されて内部電源電圧に変換されたときに、内部電源電圧が安定するまで内部リセット信号を生成して、外部リセット信号との間で論理演算を行なって、内部電源電圧が安定した後に初めて内部回路各部が通常の動作を行なう構成を有している。
【００１３】
図１において、ＩＣカード用ＬＳＩ回路１は、外部電源２から供給された例えば５Ｖの外部電源電圧Ｖ_ＤＤを所望の値例えば３Ｖの内部電源電圧ｖ_ｄｄに変換する電圧変換部３と、演算・データ記憶・入出力等の内部動作を行なう内部回路４，５，６，７，８と、電圧変換部３から内部回路４ないし８の各部に供給される内部電源電圧ｖ_ｄｄが安定して内部回路の各部に供給されているかを検出する電圧安定検出部１０と、この電圧安定検出部１０が内部電源電圧ｖ_ｄｄの安定を検出するまで内部回路４ないし８の各部の動作を停止させる動作停止部１６と、電圧安定検出部１０により内部電源電圧ｖ_ｄｄの安定が検出されて動作停止部１６が内部回路４ないし８の停止を解除して動作可能となったときに内部回路間でアドレスやデータの授受を可能にする内部バス１８とを備えている。
【００１４】
内部回路は、ＬＳＩ内部の動作を演算処理する中央演算処理ユニット（以下、ＣＰＵ ―ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ―）４と、読出し専用メモリ（以下、ＲＯＭ―ＲｅａｄＯｎｌｙＭｅｍｏｒｙ―）５と、ランダムアクセスメモリ（以下、ＲＡＭ―ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ―）６と、不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅｍｅｍｏｒｙ）７と、入出力部８とを含んでいる。
【００１５】
ＬＳＩ回路１は、外部電源電圧Ｖ_ＤＤを入力するためのＶ_ＤＤ端子と、接地用の端子ＧＮＤと、クロック信号を入力するクロック入力端子ＣＬＫと、外部リセット信号＊ＲＳＴを入力するための外部リセット入力端子＊ＲＳＴと、アクセス信号の入力やデータの出力のために入出力端子Ｉ／Ｏを備えている。外部からＬＳＩ回路１に入力される信号は外部電源電圧と同じ５Ｖであり、例えば３Ｖの内部電源電圧ｖ_ｄｄに変換して内部回路の駆動電圧として用いられている。
【００１６】
したがって、内部回路４ないし８で用いられるクロック信号や入出力端子Ｉ／Ｏから入出力される信号やデータも内部電源電圧ｖ_ｄｄと同じ３Ｖに変換される必要がある。このため、５Ｖの外部電源電圧を３Ｖにレベルシフトさせるレベルシフタ９が、クロック端子ＣＬＫと内部回路（ＣＰＵ）４との間、および、入出力端子Ｉ／Ｏと内部回路（入出力部）８との間にそれぞれ設けられている。
【００１７】
第１実施形態の主要構成である電圧安定検出部１０は、具体的には、電圧変換部３の出力する内部電源電圧ｖ_ｄｄに含まれるノイズを検出するノイズ検出部１１と、ノイズ検出部１１により、外部電源電圧Ｖ_ＤＤまたは内部電源電圧ｖ_ｄｄにノイズが含まれていることが検出されたときに内部回路各部の動作を停止させる内部リセット信号を動作停止部１６に出力するパワーオンリセット（必要に応じてＰＯＲ―Ｐｏｗｅｒ−ＯｎＲｅｓｅｔ―とも表記する）回路１２とを備える。また、クロック端子ＣＬＫを介して外部より入力されるクロック信号も外部電源電圧と同一の例えば５Ｖであるが、これを内部電源電圧と同一の例えば３Ｖにレベル変換するレベルシフタ９がクロック端子ＣＬＫと内部回路（ＣＰＵ）４との間に設けられている。同様に、入出力端子Ｉ／Ｏと内部回路（入出力部）８との間には、例えば５Ｖの電圧レベルの入力信号を例えば３Ｖの電圧レベルに変換すると共に３Ｖの出力信号を５Ｖにレベル変換するレベルシフタ９（１９）が設けられている。
【００１８】
パワーオンリセット回路１２は、図２に示すように、外部電源電圧用のパワーオンリセット部（以下、ＰＯＲ部と表記する）１３と、内部電源電圧用のＰＯＲ部１４と、ＰＯＲ部１３および１４の出力の論理積をとるアンド回路１５とを備え、アンド回路１５のパワーオンリセット出力ＰＯＲが動作停止部１６に供給される。ＰＯＲ部１３，１４の詳細な構成は、図３に示すように、電源端子と接地との間に直列接続された抵抗とキャパシタよりなるＲＣ回路であり、抵抗とキャパシタとの接続点よりそれぞれの内部ＰＯＲ出力が取り出される。ＰＯＲ部１３は電源端子より外部電源電圧Ｖ_ＤＤが入力されているので、直列接続された５Ｖの高耐圧バッファと３Ｖの低耐圧バッファとを介してアンド回路１５の一方側の入力に供給される。この直列接続された２つのバッファは、レベルシフタ９として機能している。一方、ＰＯＲ部１４は、電源端子より内部電源電圧ｖ_ｄｄが入力されているので、内部電源レベルの３Ｖのバッファが抵抗とキャパシタとの接続点とアンド回路１５の他方側の入力との間に介挿されている。
【００１９】
動作停止部１６は外部電源電圧が供給されてノイズ等により内部電源電圧が安定していない期間に外部リセット信号＊ＲＳＴが入力されているときに内部回路の動作を停止させておくものであるから、基本的な構成は図４に示すように、パワーオンリセット回路１２の出力ＰＯＲと外部リセット信号＊ＲＳＴとの間の論理積をとるアンド回路１７を備えている。アンド回路１７の一方側の入力端子にはパワーオンリセット出力ＰＯＲが入力され、他方側の入力端子には外部リセット信号＊ＲＳＴをレベルシフタ９でレベルシフトした３Ｖの信号が入力されている。アンド回路１７は、出力ＰＯＲと信号＊ＲＳＴとの論理積をとって内部リセット信号Ｓ_ＲＳＴを内部回路（ＣＰＵ）４に出力する構成となっている。
【００２０】
上述したように、クロック端子ＣＬＫより入力されるクロック信号は、図５に示すレベルシフタ９により、例えば５Ｖの電圧レベルから３Ｖの内部電源電圧レベルに変換されている。図５に示すレベルシフタ９の構成は、図４で説明したものと同様である。また、入出力端子Ｉ／Ｏと内部回路（入出力部）８との間に設けられるレベルシフタ９（１９）は、図６に示すような構成となっている。図６において、レベルシフタ９は、図３ないし図５と同様に、５Ｖの高耐圧用と３Ｖの低耐圧用のバッファとを直列接続した構成を有している。
【００２１】
これに対して、レベルシフタ１９は、図６に示すように、内部回路（入出力部８）から外部へ出力される例えばデータ信号のレベルを変換するものであるから内部電源電圧３Ｖの低耐圧バッファと外部電源電圧５Ｖの高耐圧バッファとを直列に接続した構成となっている。このように、レベルシフタ９と１９とでは、バッファの配列が逆になっている。また、出力側のレベルシフタ１９とＩ／Ｏ端子との間には、入力と出力との衝突を防止するための５Ｖの高耐圧トライステートバッファが設けられ、このトライステートバッファの制御端子には入出力部８から入出力制御信号が供給されている。
【００２２】
図６のトライステートバッファの動作について説明する。入出力部８から出力される入出力制御信号がハイ（Ｈｉｇｈ）のときレベルシフタ１９からの入力をそのままＩ／Ｏ端子を介して出力する。また、入出力制御信号がロー（Ｌｏｗ）のとき出力はハイ・インピーダンス（Ｈｉｇｈ−ＩＭＰ）となって、何も出力せず、出力部が浮いたような状態になる。すなわち、トライステート（または３ステート）としては、出力がハイ、ロー、ハイ・インピーダンスの３つの状態が存在している。
【００２３】
以上の構成を有する第１実施形態に係るＩＣカード用ＬＳＩは、パワーオンリセット回路１２を含む電圧安定検出部１０が内部電源電圧のレベルの安定を検出するまで、動作停止部１６が内部リセット信号Ｓ_ＲＳＴを内部回路に出力して全ての内部回路の動作を停止させているので、ＬＳＩを立ち上げたときの内部回路の動作の安定を図ることができる。また、内部回路の安定動作を確保できるまで、内部回路の動作を停止するので、内部回路が誤動作を起こす虞がなくなり、例えば内部回路（ＲＯＭ５）等に格納された電話番号やアドレスなどの個人情報を保護することができる。
【００２４】
一方で、ＩＣカード用ＬＳＩの電源端子にノイズを与えることにより、不正解析を行なおうとする動きも今までに試みられていた。今までのＩＣカードでは、第１実施形態も含めて、電源端子にノイズが与えられた際にＬＳＩの記憶部に格納された内部データの読出しが行なわれる可能性があった。しかしながら、これらのＩＣカード用ＬＳＩにおいては、ＬＳＩの電源端子にノイズが供給されてもパワーオンリセットされるのみであり、不正解析が行なわれていることを検知することはできなかった。
【００２５】
また、このような不安定な状況においては、ＩＣカード用ＬＳＩは、第１実施形態で説明したように内部回路各部の動作を停止すべきである。しかしながら、内部回路の動作の安定化のために、内部回路各部の動作を停止させたとしても、不正解析が実際に行なわれたときに、この不正解析を検知することができないだけでなく、不正解析が行なわれたという痕跡を残しておくこともできなかった。このため、外部リセットを複数回掛けられて、内部回路としての例えばＲＯＭ、ＲＡＭ、不揮発性メモリ等に格納されているデータを外部からの不正アクセスにより不正に解析されたとしても、その不正解析の事実をカードの発行者や使用者等が認識することはできなかった。
【００２６】
そこで、第２ないし第４実施形態に係るＩＣカード用ＬＳＩのように、外部から不正解析のための外部リセットが掛けられた履歴をモニタする不正解析検出部を設けることにより、上記不具合を解決するようにしている。以下、図７ないし図１４を参照しながら第２ないし第４実施形態に係るＩＣカード用ＬＳＩについて詳細に説明する。
【００２７】
この発明の第２ないし第４実施形態は、リセット履歴モニタを設けることにより、カード用ＬＳＩに対して外部から与えられるリセットを検出可能にすると共に、外部リセットを掛けることにより電源端子にノイズを与えて内部回路をパワーオンリセットさせてメモリ等に退避させられる内部データを不正に読出したり不正に解析したりすることを防止するものである。
【００２８】
図７において、第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩ回路１は、外部電源２から供給された例えば５Ｖの外部電源電圧Ｖ_ＤＤを所望の値例えば３Ｖの内部電源電圧ｖ_ｄｄに変換する電圧変換部３と、電圧変換部３から内部回路４〜７の各部に供給される内部電源電圧ｖ_ｄｄが安定して内部回路各部に供給されていることを検出する電圧安定検出部１０と、この電圧安定検出部１０が内部電源電圧ｖ_ｄｄの安定を検出するまで内部回路４〜８の各部の動作を停止させる動作停止部１６と、電圧安定検出部１０により内部電源電圧ｖ_ｄｄの安定が検出されて動作停止部１６が内部回路４〜８の停止を解除して動作可能となったときに、外部から入力された外部リセット信号＊ＲＳＴの履歴を検出することにより内部回路としての記憶部５，６，７に対する外部からの不正解析を検出する不正解析検出部２０と、を備える。
【００２９】
また、第２実施形態に係るＩＣカード用ＬＳＩ回路１は、第１実施形態と同様に、図７に示す基本構成における電圧安定検出部１０が、電圧変換部３の出力する内部電源電圧ｖ_ｄｄに含まれるノイズを検出するノイズ検出部１１と、ノイズ検出部１１により前記内部電源電圧ｖ_ｄｄにノイズが含まれていることが検出されたときに内部回路各部の動作を停止させる内部リセット信号Ｓ_ＲＳＴを前記動作停止部に出力するパワーオンリセット回路１２と、を備えている。
【００３０】
また、この第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩは上記の構成において、第１実施形態と同様に、動作停止部１６が、パワーオンリセット回路１２より入力される内部リセット信号と外部から入力される外部リセット信号＊ＲＳＴとの論理演算に基づいて内部回路４〜８の動作を停止させたり、またはこの動作停止を解除したりする。
【００３１】
さらに、第２実施形態の特徴である不正解析検出部２０は、電圧変換部３より出力された内部電源電圧ｖ_ｄｄに含まれるノイズに基づく電源ノイズ信号ＥＮにより外部リセット信号の入力履歴を検出するリセット履歴モニタ２１と、電源ノイズ信号ＥＮを生成すると共にリセット履歴モニタ２１より出力されるリセットモニタ信号ＲＳＴＭに基づいて内部回路４〜８の動作を遮断する遮断信号ＩＮＴを出力するシステムコントロール回路２２と、を備えている。
【００３２】
また、第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩは、上記の構成において、電圧変換部３は外部電源電圧Ｖ_ＤＤを降圧して内部電源電圧ｖ_ｄｄを生成して内部回路４〜７の各部に供給するレギュレータより構成され、リセット履歴モニタは、例えば５Ｖの外部電源電圧の印加にも耐えることができる高耐圧素子により構成されたラッチ記憶素子によって外部リセットの履歴を保持するように構成されている。この構成の詳細については、図８ないし図１２を参照しながら第３および第４実施形態において説明する。
【００３３】
また、第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩは、上記の構成において、高耐圧素子で構成されたラッチ記憶素子の出力をプルダウンまたはプルアップするようにしても良い。また、第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩは、上記の構成において、高耐圧素子で構成されたラッチ記憶素子に、パワーオンリセット回路１２による初期値を保持させるように構成しても良い。これらの詳細な構成についても、第３および第４実施形態において説明する。
【００３４】
次に、図８および図９を参照しながら、本発明の第３実施形態に係るＩＣカード用ＬＳＩについて説明する。例えば５Ｖの電源電圧が外部電源２より入力端子Ｖ_ＤＤを介して供給され、電圧変換部としてのレギュレータ３により例えば３Ｖの電圧に降圧された内部電源電圧ｖ_ｄｄとして内部回路４ないし７に供給するＩＣカード用ＬＳＩを例示する。図７の構成要素と同一または相当するものには図７と同一の符号を用いている。
【００３５】
この第３実施形態の基本構成は、図８のブロック図に示されている。ＩＣカードには、図８に示すようなＬＳＩ回路１が実装されている。電圧変換器としてのレギュレータ３およびパッドＶ_ＤＤ，ＧＮＤ，＊ＲＳＴ，ＣＬＫ，Ｉ／Ｏ、パワーオンリセット回路１２，リセット履歴モニタ２１は、例えば５Ｖの電圧の印加にも耐え得る高耐圧素子により構成され、これ以外の内部回路４〜８，動作停止部１６，システムコントローラ２２のブロックは、すべて例えば３Ｖの電圧に耐え得る低耐圧素子により構成されている。リセット履歴モニタ２１は、外部リセット信号＊ＲＳＴによりデータ「０」を保持して出力し、電源ノイズ信号ＥＮによりデータ「１」を保持して出力する。
【００３６】
システムコントロール回路２２から出力される電源ノイズ信号ＥＮによって、リセット履歴モニタ２１は、外部リセット信号＊ＲＳＴの履歴を検出できる状態となる。システムコントロール回路２２は、電源ノイズ信号ＥＮを「０」にする前に、リセット履歴モニタ２１の出力を確認して、リセットモニタ信号ＲＳＴＭが「１」の場合は、割込み信号ＩＮＴを生成する。割込み信号ＩＮＴにより、ＣＰＵ４は割り込みを認識し、割込み処理（異常対応処理）を行なう。電源ノイズ信号ＥＮは、内部リセット信号Ｓ_ＲＳＴにより、「１」となる。パワーオンリセット回路１２は、電源投入時および電源ノイズ発生時に、データ「０」を出力し、内部電源電圧ｖ_ｄｄが安定化後、データ「１」を出力する。
【００３７】
図９はリセット履歴モニタ１３の具体的な構成を示す論理回路図である。図９に示すように、リセット履歴モニタ１３は、５Ｖ系の高耐圧素子を含んで構成されたラッチ（記憶素子）であり、電源ノイズ信号ＥＮを受ける３Ｖ系のバッファと、この３Ｖ系のバッファの出力を受ける５Ｖ系のバッファと、この５Ｖ系のバッファの出力を一方の入力として否定積演算を行なう５Ｖ系の第１のＮＡＮＤ回路と、外部から入力された外部リセット信号＊ＲＳＴを一方の入力とすると共に第１のＮＡＮＤ回路の出力を他方の入力とする５Ｖ系の第２のＮＡＮＤ回路と、第２のＮＡＮＤ回路の出力を反転する５Ｖ系のインバータと、このインバータの出力を受ける５Ｖ系のバッファと、この５Ｖ系のバッファの出力を受ける３Ｖ系のバッファと、を備え、この３Ｖ系のバッファからリセットモニタ信号ＲＳＴＭが出力される。
【００３８】
電源ノイズ信号を受ける３Ｖ系のバッファとその出力を受ける５Ｖ系のバッファは、低電源電圧レベルを高電源電圧レベルにレベル変換するレベルシフタ１９を構成している。また、５Ｖ系のインバータの出力を受ける５Ｖ系のバッファとこのバッファの出力を受ける３Ｖ系のバッファは、高電源電圧レベルを低電源電圧レベルにレベル変換するレベルシフタ９を構成している。
【００３９】
図９において、第２のＮＡＮＤ回路の他方の入力には、第１のＮＡＮＤ回路の出力が供給されており、第２のＮＡＮＤ回路の出力とインバータの入力との間には、例えば１０ｋΩのプルダウン用の抵抗が並列に接続されている。図９における「５Ｖ系」素子は、これらの素子が例えば５Ｖの電圧の印加に耐え得る高耐圧素子であることを示し、図中の「３Ｖ系」素子は、これらの素子が例えば３Ｖの電圧の印加にしか耐えられない低耐圧素子であることを示している。電源ノイズ信号ＥＮによって、出力が「１」になるように、第２のＮＡＮＤ回路とインバータとの接続点に並列接続された抵抗により内部信号をプルダウンして回路内の安定化を図っている。
【００４０】
なお、図９に示した第３実施形態におけるリセット履歴モニタ２１では、プルダウン抵抗により回路の安定化を図っていたが、プルアップすることにより回路の安定化を図るようにしても良い。また、この発明は図９の構成に限定されず、電源ノイズ信号ＥＮの検出の際に、電源投入後の所定時間内に「０」を出力する初期値保持回路を第１のＮＡＮＤ回路の一方入力側に設けても良い。この構成を有する第４実施形態に係るＩＣカード用ＬＳＩのリセット履歴モニタ２１について、図１０ないし図１２を参照しながら説明する。
【００４１】
図１０に示す第４実施形態に係るリセット履歴モニタにおいては、電源ノイズ信号ＥＮの入力端子と第１のＮＡＮＤ回路との間に初期値保持回路２３が設けられている。この初期値保持回路２３は、図１０に示すように、３Ｖ系の電源ノイズ信号ＥＮの電圧レベルを変換するレベルシフタ１９と、電源投入後に、例えば８０μｓｅｃ以内の所定期間が経過した後に「０」を出力するパワーオンコントロール（以下、必要に応じてＰＯＣ―Ｐｏｗｅｒ−ＯｎＣｏｎｔｒｏｌ―と表記する）２４と、レベルシフタ１９の出力とＰＯＣ２４の出力との論理積を演算処理するアンド回路２５とを備えている。
【００４２】
ＰＯＣ回路２４の詳細な構成は、図１１に示されている。図１１において、例えば５Ｖの外部電源電圧Ｖ_ＤＤと接地との間に直列接続された抵抗およびキャパシタと、この抵抗およびキャパシタの接続点に並列に接続されたバッファとを備えており、構成される素子は全て５Ｖの高耐圧素子である。バッファの入力ａと出力ｂとは、図１２に示すように、接続点電圧である入力が漸増する期間内に、ある閾値を超えると出力ｂのレベルが「０」から「１」へと立ち上がるように動作している。ＰＯＣ回路２４の基本的な構成は、図３に示したＰＯＲ回路１２におけるＰＯＲ部１４と回路構成は略々同一であるが、ＰＯＲ部１４は内部電源電圧で動作する３Ｖ系の素子により構成されていたのに対して、ＰＯＣ回路２４は外部電源電圧で動作する５Ｖ系の素子により構成されている点と、ＰＯＣ回路２４を構成するキャパシタの容量がＰＯＲ部１４を構成するキャパシタの１／１０程度の容量である点との２点で異なっている。
【００４３】
このように、リセット履歴モニタ２１は、回路内の動作を安定化させるためにプルダウン抵抗を設けても良いし、初期値保持回路を電源ノイズ信号の入力端子側に設けるようにしても良い。何れの構成であっても同様の効果を得ることができる。
【００４４】
最後に、第１ないし第４実施形態の動作について、図１３および図１４の波形図にしたがって、まとめて説明する。図１３は正常時の動作波形を示しており、図１４は電源ノイズ信号ＥＮ検出時の動作波形を示している。
【００４５】
図１３に示す正常時の動作波形について説明する。外部電源電圧Ｖ_ＤＤが投入されると、所定時間経過後に電圧変換部３が内部電源電圧ｖ_ｄｄを立ち上げる。電源が投入されると、電圧安定検出部１０のパワーオンリセット回路１２は、外部電源電圧Ｖ_ＤＤと内部電源電圧ｖ_ｄｄとが共に“Ｈ”のときに“Ｈ”レベルのパワーオンリセット信号ＰＯＲを動作停止部１６へ出力している。動作停止部１６は、パワーオンリセット信号ＰＯＲが“Ｌ”レベルの間は、内部リセット信号Ｓ_ＲＳＴを“Ｌ”レベルに保持し、信号ＰＯＲが“Ｈ”になったときに信号Ｓ_ＲＳＴも“Ｈ”レベルにしている。これにより、内部回路の停止状態が解除されて通常の動作を行なうことができる。ここまでの動作が第１実施形態に係るＩＣカード用ＬＳＩにより可能とされる動作である。
【００４６】
図７に示す第２実施形態および図８と図９に示す第３実施形態に設けられる不正解析検出部２０を構成するリセット履歴モニタ２１に入力される外部リセット信号＊ＲＳＴと電源ノイズ信号ＥＮは、正常動作時の波形では、図１３に示すように電源投入され、所定時間が経過して電源ノイズ信号ＥＮが“Ｈ”から“Ｌ”レベルに変わると、リセットモニタ信号ＲＳＴＭは“Ｌ”から“Ｈ”レベルになって正常に動作していることになる。
【００４７】
次の外部リセット信号＊ＲＳＴの入力により電源ノイズ信号ＥＮがレベル変化して所定期間だけ“Ｈ”レベルになって、その期間経過後に再び“Ｌ”になると、リセットモニタ信号ＲＳＴＭは、信号ＥＮのレベル変化に対応して所定期間だけ“Ｌ”レベルとなり、その後、再び“Ｈ”レベルとなる。したがって、この正常動作時には、遮断信号ＩＮＴはレベル“Ｌ”を維持したままで、レベル“Ｈ”を出力することはない。
【００４８】
図１０に示す第４実施形態の初期値保持回路２３のパワーオンコントロール回路２４の出力ＰＯＣは、正常動作時には、外部電源電圧Ｖ_ＤＤが投入された後、例えば、８０μｓｅｃの所定期間初期値を維持している。
【００４９】
次に、外部電源電圧Ｖ_ＤＤおよび内部電源電圧ｖ_ｄｄに電源ノイズが現れたときの動作について図１４の波形図を用いて説明する。図１に示す第１実施形態に係るＬＳＩは、内部電源電圧ｖ_ｄｄが外部電源投入後に安定するまで内部回路の動作を停止すると共にノイズ検出部１１にノイズが検出されたときにも内部リセットを掛けるように動作している。すなわち、外部電源投入後の動作は正常動作時と同様に、内部電源電圧が内部回路の動作が可能となる電圧になるまで、パワーオンリセット信号ＰＯＲが“Ｌ”レベルを維持し、動作が可能な電圧になったときに“Ｈ”レベルとなり、電源電圧のノイズにより“Ｌ”レベルとなって、内部リセット信号Ｓ_ＲＳＴも信号ＰＯＲが“Ｌ”レベルの期間“Ｌ”レベルを出力する。以上のようにして、内部電源電圧が安定するまでの間と電源ノイズを検出したときに内部リセット信号が出力される。
【００５０】
次に、リセット履歴モニタ２１を用いて不正解析を行なう不正解析検出部２０を備える第２ないし第４実施形態に係るＬＳＩが不正解析を検出する動作について、図１４の波形図を用いて説明する。図１４の波形図の略中心に引かれた破線の辺りで、外部電源電圧Ｖ_ＤＤおよび内部電源電圧ｖ_ｄｄに電源ノイズが検出されると、内部電源の安定で“Ｈ”レベルとなっていたパワーオンリセット信号ＰＯＲは、ノイズがなくなるまでの間“Ｌ”レベルとなる。
【００５１】
このとき、不正解析検出部２０では、図９に示すリセット履歴モニタ２１に入力される２つの信号＊ＲＳＴが“Ｈ”レベルであり続けるのに対して、電源ノイズ信号ＥＮは、図１４に示すように、所定期間で“Ｈ”から“Ｌ”レベルに変化した後、ノイズの検出により再び“Ｈ”レベルとなる。図９の第１のＮＡＮＤ回路（図中の下側）の一方側端子（図中の下側）は“Ｈ”→“Ｌ”→“Ｈ”と変化しても、他方側端子（図中の上側）の入力は“Ｌ”を維持する。ＮＡＮＤ回路の論理動作は、２つの入力が共に真（Ｈレベル）のときのみ“Ｌ”を出力するので、第２のＮＡＮＤ回路（図中の上側）の他方側の入力（図中の下側）には“Ｈ”レベルの信号が入力され続けて第２のＮＡＮＤ回路の出力は“Ｌ”となり、リセットモニタ信号ＲＳＴＭは、“Ｈ”レベルで出力され続けることになる。このようにして、電源電圧にノイズが現れたときに、そのノイズが不正解析を行なうために入力されたものであるのか否かを検出することができる。
【００５２】
次に、図１０に示すパワーオンコントロール回路２４が出力する信号ＰＯＣにより初期値を維持する第４実施形態の動作波形について説明する。図１４に示すように、信号ＰＯＣは電源投入時に所定期間（例えば８０μｓｅｃ）だけ初期値を維持してから“Ｈ”レベルに立ち上がる。また、電源電圧にノイズが現れたときに“Ｈ”から“Ｌ”に変化し再度“Ｈ”に立ち上がる際にもパワーオンリセット信号ＰＯＲよりも所定期間だけ早く立ち上がるように動作している。
【００５３】
以上のようにして、電源投入後しばらくの間は、電源ノイズ信号ＥＮが“Ｈ”レベルであるので、動作停止部１６は外部リセット信号＊ＲＳＴとパワーオンリセット回路１２のパワーオンリセット信号ＰＯＲとの論理演算により、外部リセット信号＊ＲＳＴが立ち下がると内部リセット信号Ｓ_ＲＳＴも立ち下がり、ＣＰＵ４とシステムコントロール回路２２がリセットされて、内部回路の動作を停止させる。
【００５４】
また、リセット履歴モニタ１３は、外部リセット信号＊ＲＳＴと電源ノイズ信号ＥＮとを入力して論理演算を行ない、図１３に示されたリセットモニタ信号ＲＳＴＭを出力している。図１３に示された波形は正常動作時のものなので、リセットモニタ信号ＲＳＴＭは正常な波形でシステムコントロール回路１４に供給され、システムコントロール回路１４が出力する遮断信号ＩＮＴのレベルは変化せず、ＣＰＵ４の動作を停止させることはない。これに対して、図１４に示す電源ノイズ検出時には、リセットモニタ信号ＲＳＴＭが“Ｈ”レベルのまま出力され続ける。その結果、所定時間の経過後に、遮断信号ＩＮＴが“Ｌ”から“Ｈ”レベルとなる。この遮断信号ＩＮＴは、電源ノイズ信号ＥＮが“Ｈ”から“Ｌ”レベルに切り替わるタイミングに同期して、“Ｈ”から“Ｌ”レベルへと立ち下がる。
【００５５】
次に、図１０に示す第４実施形態における初期値保持回路２３のパワーオンコントロール回路２４の出力ＰＯＣは、外部電源電圧Ｖ_ＤＤにノイズが現れたときに立ち下がり、パワーオンリセット信号ＰＯＲが再び立ち上げるタイミングよりも所定期間、例えば８０μｓｅｃ早く立ち上がって初期値を保持する。以上のようにして、電源電圧にノイズが現れたときにも初期値を保持しながらリセットの履歴をモニタすることができる。
【００５６】
【発明の効果】
以上、詳細に説明したように、本発明に係るＩＣカード用ＬＳＩによれば、電源投入時に内部電源電圧が安定するまでの間および電源電圧にノイズ等が現れて不安定になったときに内部リセットを掛けることができ、ＬＳＩの内部回路の安定を図ることができる。また、ＩＣカードの電源端子にノイズを与えて、不正解析を試みる手法があるが、本発明に係るＩＣカード用ＬＳＩにより、このような不安定な環境においては、ＩＣカード用ＬＳＩは自らの動作を停止することができ、回路の安全性が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るリセット機能付きＩＣカード用ＬＳＩの基本構成を示すブロック図である。
【図２】第１実施形態におけるパワーオンリセット回路１２の構成を示すブロック図である。
【図３】第１実施形態におけるパワーオンリセット回路１２の更に詳細な構成を示す回路図である。
【図４】第１実施形態における動作停止部１６の詳細な構成を示す回路図である。
【図５】第１実施形態におけるクロック入力端子とＣＰＵ４との間に設けられるレベルシフタ９の構成を示す回路図である。
【図６】第１実施形態における入出力端子と入出力部８との間に設けられるレベルシフタ９，１９の構成を示す回路図である。
【図７】本発明の第２実施形態に係るリセット機能付きＩＣカード用ＬＳＩの概略構成を示すブロック図である。
【図８】本発明のより詳細な構成としての第３実施形態に係るＩＣカード用ＬＳＩの全体構成を示すブロック図である。
【図９】第３実施形態によるＩＣカード用ＬＳＩのリセット履歴モニタの詳細な構成を示す論理回路図である。
【図１０】本発明の第４実施形態によるＩＣカード用ＬＳＩのリセット履歴モニタの詳細な構成を示す論理回路図である。
【図１１】第４実施形態によるパワーオンコントロール回路の詳細な構成を示す回路図である。
【図１２】図１１のバッファの入力波形ａと出力波形ｂとを示す波形図である。
【図１３】第１ないし第４実施形態によるＩＣカード用ＬＳＩの正常時における動作波形を示す波形図である。
【図１４】第１ないし第４実施形態によるＩＣカード用ＬＳＩの電源ノイズ時における動作波形を示す波形図である。
【符号の説明】
１ＩＣカード用ＬＳＩ
２外部電源
３電圧変換部（内部電源）
４内部回路（ＣＰＵ）
５内部回路（ＲＯＭ）
６内部回路（ＲＡＭ）
７内部回路（不揮発性メモリ）
８内部回路（入出力部）
９レベルシフタ（５Ｖ→３Ｖ）
１０電圧安定検出部
１２パワーオンリセット（ＰＯＲ）回路
１６動作停止部
１９レベルシフタ（３Ｖ→５Ｖ）
２０不正解析検出部
２１リセット履歴モニタ
２２システムコントロール回路

Claims

外部電源から供給された外部電源電圧を所望の値の内部電源電圧に変換する電圧変換部と、
前記電圧変換部から内部回路各部に供給される前記内部電源電圧が安定して前記内部回路各部に供給されていることを検出する電圧安定検出部と、
前記電圧安定検出部が前記内部電源電圧の安定を検出するまで前記内部回路各部の動作を停止させる動作停止部と、
を備えることを特徴とするリセット機能付きＩＣカード用ＬＳＩ。
前記電圧安定検出部は、前記電圧変換部が出力する前記内部電源電圧に含まれるノイズを検出するノイズ検出部と、このノイズ検出部により前記内部電源電圧に前記ノイズが含まれていることが検出されたときに前記内部回路各部の動作を停止させる内部リセット信号を前記動作停止部に出力するパワーオンリセット回路と、を備えることを特徴とする請求項１に記載のリセット機能付きＩＣカード用ＬＳＩ。
前記電圧安定検出部により前記内部電源電圧の安定が検出され、前記動作停止部が前記内部回路各部の停止を解除して動作可能となったときに、外部から入力された外部リセット信号の履歴を検出することにより前記内部回路各部における記憶部に対する外部からの不正解析を検出する不正解析検出部をさらに備えることを特徴とする請求項１に記載のリセット機能付きＩＣカード用ＬＳＩ。
前記動作停止部は、前記パワーオンリセット回路より入力される前記内部リセット信号と外部から入力される外部リセット信号との論理演算に基づいて前記内部回路各部の動作を停止させ、または該内部回路各部の動作の停止を解除すると共に、
前記不正解析検出部は、前記電圧変換部より出力された前記内部電源電圧に含まれる前記ノイズに基づいて電源ノイズ信号により前記外部リセット信号の入力履歴を検出するリセット履歴モニタと、前記電源ノイズ信号を生成すると共に前記リセット履歴モニタより出力されるリセットモニタ信号に基づいて前記内部回路各部の動作を停止させるための遮断信号を出力するシステムコントロール回路と、を備えることを特徴とする請求項３に記載のリセット機能付きＩＣカード用ＬＳＩ。
前記電圧変換部は前記外部電源電圧を降圧して前記内部電源を生成して前記内部回路各部に供給するレギュレータより構成され、前記リセット履歴モニタは、高耐圧素子により構成されたラッチ記憶素子により外部リセットの履歴を保持することを特徴とする請求項４に記載のリセット機能付きＩＣカード用ＬＳＩ。
前記高耐圧素子により構成された前記ラッチ記憶素子の出力は、プルダウンまたはプルアップされることを特徴とする請求項５に記載のリセット機能付きＩＣカード用ＬＳＩ。
前記高耐圧素子により構成された前記ラッチ記憶素子は、パワーオンリセットによる初期値を保持していることを特徴とする請求項５に記載のリセット機能付きＩＣカード用ＬＳＩ。