KR100406557B1 - 주파수 검출 장치 - Google Patents

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Abstract

본 발명에 따른 주파수 검출 장치는, 스마트 카드와 같이 보안 기능을 가진 칩의 프로그램 코드나 데이터 정보를 해킹하기 위해 외부에서 클럭 주파수를 저주파수로 입력하여 칩을 스텝 바이 스텝(step-by-step)으로 해킹하려는 것을 방지하기 위해 클럭 신호의 주파수를 감지하여 저주파 클럭 신호의 입력을 제한하는 주파수 검출 장치에 관한 것으로, 입력되는 클럭 신호를 분주하는 분주 수단; 세트 신호에 따라 상기 클럭 신호 및 상기 분주 수단에 의해 분주된 클럭 신호를 선택적으로 출력하는 멀티플렉서; 상기 멀티플렉서에 의해 선택적으로 출력된 클럭신호의 주파수를 검출하는 검출 수단; 상기 검출 수단의 출력신호에 따라 상기 세트 신호를 출력하는 모드 제어 수단; 및 상기 모드 제어 수단의 세트 신호에 따라 상기 검출 수단의 검출 결과를 출력하는 출력 제어수단을 포함하여 구성된다.

Description

주파수 검출 장치{Frequency detection device}
본 발명은 주파수 검출 회로에 관한 것으로, 보다 상세하게는 스마트 카드와 같이 보안 기능을 가진 칩의 프로그램 코드나 데이터 정보를 해킹하기 위해 외부에서 클럭 주파수를 저주파수로 입력하여 칩을 스텝 바이 스텝(step-by-step)으로 해킹하려는 것을 방지하기 위해 클럭 신호의 주파수를 감지하여 클럭 신호의 입력을 제한하는 주파수 검출 회로에 관한 것이다.
도 1은 종래 기술에 따른 주파수 검출기의 회로를 나타낸 회로도이다.
주파수 검출기는, 클럭 신호(CLK)를 구동하는 구동부(1)와, 구동부(1)의 출력에 따라 충전 또는 방전하는 캐패시터(C1)와, 구동부(1)의 출력을 반전시키는 인버터(INV1)와, 인버터(INV1)의 출력에 따라 주파수를 검출하는 검출부(2)를 포함하여 구성된다.
구동부(1)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 클럭 신호(CLK)가 인가되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)로 구성되어, 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 공통 연결된 드레인의 노드가 출력 단자를 형성한다.
검출부(2)는 D-플립플롭으로 구성되어, 인버터(INV1)의 출력신호에 따라 셋된다.
먼저, 클럭 신호(CLK)가 로우 레벨이면, 캐패시터(C1)는 충전(charge)되어, 주파수 검출 신호(FDET)는 로우 레벨이 된다.
이어서, 클럭 신호(CLK)가 하이 레벨이 되면, 클럭 신호(CLK)의 주파수에 따라, 클럭 신호(CLK)가 하이 레벨인 동안, 캐패시터(C1)에 저장된 전하가 구동부(1)의 엔모스 트랜지스터(NM1)를 통해 충분히 방전(discharge)되면, 주파수 검출 신호(FDET)는 하이 레벨이 되어 클럭 신호(CLK)가 검출되고, 캐패시터(C1)에 저장된 전하가 엔모스 트랜지스터(NM1)를 통해 충분히 방전되지 않으면, 주파수 검출 신호(FDET)는 로우 레벨을 유지한다.
이와 같이 종래 기술에 따른 주파수 검출기는 회로가 간단하기 때문에 칩 상에서 주파수 검출기를 찾아 주파수 검출기 회로의 출력 플립플롭 셋 신호(output F/F set signal)를 접지에 연결하면, 외부 클럭 신호의 주파수를 변경하여도 칩에서는 이를 감지할 수 없게 되는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 물리적인 조작에 의해 클럭 신호의 주파수 검출 동작이 제어되지 않도록 하는 것이다.
본 발명의 또 다른 목적은, 테스트 모드에서 정상 동작이 가능한지를 테스트한 후 자동적으로 정상 모드로 전환되도록 하여 해킹 등에 의한 임의적인 회로의 변환을 방지하는 것이다.
도 1은 종래 기술에 따른 주파수 검출 장치를 나타낸 회로도.
도 2는 본 발명에 따른 주파수 검출 장치를 나타낸 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 분주기 20 : 검출부
21 : 구동부
MUX : 멀티플렉서
FF1, FF2 : 디-플립플롭(D-flipflop)
PM11 : 피모스 트랜지스터
NM11 : 엔모스 트랜지스터
C11 : 캐패시터
INV11, INV12 : 인버터
AND1 : 앤드 게이트
NOR1 : 노아 게이트
상기 목적을 달성하기 위한 본 발명에 따른 주파수 검출장치는, 입력되는 클럭 신호를 분주하는 분주 수단; 세트 신호에 따라 상기 클럭 신호 및 상기 분주 수단에 의해 분주된 클럭 신호를 선택적으로 출력하는 멀티플렉서; 상기 멀티플렉서에 의해 선택적으로 출력된 클럭신호의 주파수를 검출하는 검출 수단; 상기 검출 수단의 출력신호에 따라 상기 세트 신호를 출력하는 모드 제어 수단; 및 상기 모드제어 수단의 세트 신호에 따라 상기 검출 수단의 검출 결과를 출력하는 출력 제어수단을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 주파수 검출장치의 회로를 나타낸 회로도이다.
주파수 검출 장치는, 클럭 신호(CLK)의 주파수를 분주시키는 분주기(10)와, 클럭 신호(CLK)와 분주기(10)에 의해 분주된 클럭 신호(DCLK)를 선택적으로 출력하는 멀티플렉서(MUX)와, 멀티플렉서(MUX)에 의해 선택적으로 출력된 클럭 신호(CLK 또는 DCLK)를 검출하는 검출부(20)와, 검출부(20)의 출력신호(OUT)를 클럭 입력단자로 입력되는 플립플롭(FF1)과, 검출부(20)의 출력신호(OUT)와 플립플롭(FF1)의 출력신호(DSET)를 논리 곱하는 앤드게이트(AND1)와, 앤드게이트(AND1)의 출력신호를 반전시키는 인버터(INV11)와, 인버터(INV11)의 출력신호와 플립플롭(FF1)의 출력신호(DSET)를 부정 논리 합하는 노아게이트(NOR1)와, 플립플롭(FF1)의 출력신호(DSET)에 따라 셋되고, 노아게이트(NOR1)의 출력신호가 클럭 입력단자에 입력되고, 앤드게이트(AND1)의 출력신호가 입력단자에 입력되어 주파수 검출 신호(FDET)를 출력하는 플립플롭(FF2)을 포함하여 구성된다.
여기서, 분주기(10)와 플립플롭(FF1)은 리셋 신호(RST)신호에 따라 리셋된다. 또한, 분주기(10)는 SPEC에 규정된 주파수를 입력으로 하여 검출부(20)에서 검출될 수 있는 충분한 주파수를 발생할 수 있는 만큼 입력된 클럭 신호(CLK)를 분주한다.
검출부(20)는 멀티플렉서(MUX)의 출력신호를 구동하는 구동부(21)와, 구동부(21)의 출력에 따라 충전 및 방전되는 캐패시터(C11)와, 구동부(21)의 출력신호를 반전시키는 인버터(12)를 포함하여 구성된다. 여기서, 구동부(21)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 멀티플렉서(MUX)의 출력신호가 인가되는 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM11)로 구성되어 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM11)의 공통 연결된 드레인이 출력 단자를 형성한다.
여기서, 검출부(20)는 RC 타입 주파수 검출기를 사용한다.
멀티플렉서(MUX)와 플립플롭(FF2)은 플립플롭(FF1)의 출력신호(DSET)에 따라 세트된다.
초기 테스트 모드에서, 칩에 전원이 공급되고, 리셋 신호(RST)가 인에이블 되어 칩이 초기화된다.
멀티플렉서(MUX)의 세트 단자에는 초기에 로우 레벨의 신호(DSET)가 인가되기 때문에 부주기(10)에 의해 분주된 클럭 신호(DCLK)는 멀티플렉서(MUX)를 통해 검출부(20)의 입력으로 인가된다.
여기서, 분주기(10)에 의해 분주된 클럭 신호(DCLK)는 검출될 수 있을 정도의 저주파이다.
클럭 신호(CLK)가 로우 레벨일 때, 검출부(20)의 구동부(21)를 구성하는 피모스 트랜지스터(PM11)를 통해 캐패시터(C11)는 충전된다.
캐패시터(C11)에 충전된 전하는 클럭 신호(CLK)가 하이 레벨일 때, 검출부(20)의 구동부(21)를 구성하는 엔모스 트랜지스터(NM11)를 통해 충분히 방전되어 구동부(21)의 출력단자는 로우 레벨이 되어 검출부(20)의 출력신호(OUT)는 하이 레벨이 된다.
플립플롭(FF1)에 인가되는 클럭 신호인 검출부(20)의 출력신호(OUT)가 로우 레벨에서 하이 레벨로 천이(toggle)되기 때문에 플립플롭(FF1)의 출력신호(DSET)는 로우 레벨에서 하이 레벨로 천이한다.
플립플롭(FF1)의 하이 레벨인 출력신호(DSET)에 따라 플립플롭(FF2)의 출력신호(FDET)는 초기 값인 하이 레벨이 된다.
따라서, 플립플롭(FF1)의 출력신호(DSET)의 천이에 의해 앤드게이트(AND1)의 출력신호가 플립플롭(FF2)의 입력신호로 인가되어 플립플롭(FF2)의 출력신호(FDET)는 로우 레벨이 된다.
또한, 플립플롭(FF1)의 출력신호(DSET)에 의해 멀티플렉서(MUX)는 클럭 신호(CLK)를 출력하도록 세트된다. 즉, 정상 모드로 전환된다.
따라서, 초기 테스트 모드가 정상적으로 동작하지 않으면 주파수 검출 신호(FDET)는 하이 레벨이 되어 주파수 검출 장치는 항상 저주파를 감지한 상태가 되어 칩의 정상 동작을 제한하도록 클럭 신호의 입력을 제한한다.
정상 모드에서는 실제 클럭 신호(CLK)가 저주파인 경우 검출부(20)를 통해 검출된 신호가 앤드게이트(AND1)를 통해 플립플롭(FF2)의 입력으로 인가되고, 인버터(INV11)와 노아게이트(NOR1)를 통해 플립플롭(FF2)의 클럭 단자를 천이하기 때문에, 주파수 검출 신호(FDET)는 하이 레벨로 초기화된다.
테스트 모드에서 리셋 되어 정상 모드에서 클럭 신호(CLK)의 주기를 검출하고, 동작 모드 변환을 플립플롭(FF2)을 이용하여 플립플롭(FF2)의 클럭 단자의 천이로서 변환되기 때문에 물리적인 방법에 의해 주파수 검출 신호(FDET)를 바꿀 수 없게 된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 주파수 검출 장치는, 물리적인 방법에 의해 입력되는 주파수를 변경해도 칩에서 감지할 수 없게 할 수 없게 하여 저주파 클럭 신호를 인가하여 해킹 할 수 없는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 입력되는 외부 클럭 신호의 주파수를 분주하는 분주 수단;
    세트 신호에 의해 제어되어, 초기 상태에서는 상기 분주수단으로부터 분주된 클럭 신호를 출력하고, 정상 모드에서는 상기 외부 클럭 신호를 출력하는 멀티플렉서;
    상기 멀티플렉서로부터 선택적으로 출력된 클럭 신호가 입력되고, 상기 입력된 클럭 신호의 주파수를 검출하여 일정 주파수 이하인 경우 검출신호를 활성화하는 검출 수단;
    초기 상태에서는 상기 세트 신호를 비활성화하고, 정상 모드에서는 상기 검출신호에 따라 상기 세트 신호의 상태를 결정하는 모드제어수단; 및
    상기 세트 신호에 의해 제어되어, 초기 상태에서는 상기 검출신호에 상관없이 출력신호를 비활성화하고, 정상 모드에서는 상기 검출신호를 출력하는 출력 제어수단을 포함하여 구성된 것을 특징으로 하는 주파수 검출 장치.
  2. 제 1 항에 있어서,
    상기 검출수단은,
    상기 멀티플렉서에 의해 선택적으로 출력된 클럭 신호를 구동하는 구동수단;
    상기 구동수단의 출력단자와 접지 사이에 연결되어 상기 구동수단에 의해 구동된 신호에 따라 충전 및 방전되는 캐패시터; 및
    상기 구동수단의 출력단자의 전위를 반전시키는 인버터를 포함하여 구성된 것을 특징으로 하는 주파수 검출 장치.
  3. 제 2 항에 있어서,
    상기 구동수단은,
    전원전압과 접지 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 멀티플렉서에 의해 선택적으로 출력된 클럭 신호가 인가되는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성되어, 상기 피모스 트랜지스터 및 엔모스 트랜지스터의 공통 연결된 드레인이 출력단자를 형성하는 것을 특징으로 하는 주파수 검출 수단.
  4. 제 1 항에 있어서,
    상기 모드 제어수단은,
    리셋 신호에 의해 리셋되고, 상기 검출수단의 출력신호가 클럭 단자에 인가되고, 입력단자에 전원전압이 인가되는 디 플립플롭으로 구성하는 것을 특징으로 하는 주파수 검출 장치.
  5. 제 1 항에 있어서,
    상기 출력 제어수단은,
    상기 모드 제어수단의 세트 신호와 상기 검출 수단의 출력 신호를 논리 조합하는 제1 논리 수단;
    상기 제1 논리 수단의 출력 신호를 반전시키는 반전 수단;
    상기 반전 수단의 출력 신호와 상기 모드 제어수단의 세트 신호를 논리 조합하는 제2 논리 수단; 및
    상기 모드 제어수단의 세트신호에 의해 세트되고, 상기 제2 논리 수단의 출력 신호가 클럭 입력 단자에 인가되고, 상기 제1 논리 수단의 출력신호가 입력단자에 인가되어 주파수 검출 결과 신호를 출력하는 출력 수단을 포함하여 구성된 것을 특징으로 하는 주파수 검출 장치.
  6. 제 5 항에 있어서,
    상기 출력 수단은, 디 플립플롭으로 구성함을 특징으로 하는 주파수 검출 장치.
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