KR100396793B1 - 파워 온 리셋회로 - Google Patents

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Abstract

본 발명은 파워 온 리셋회로에 관한 것으로, 전원전압의 상승시간이 길거나 구동전압의 범위가 넓은 경우에 안정된 리셋신호를 발생시키며, 전원의 잡음에 대한 내성을 강화함과 아울러 초기전원이 0V가 아닌 경우에도 안정적인 리셋신호를 발생시킬 수 있는 파워 온 리셋회로를 제공하고자 한다.

Description

파워 온 리셋회로{CIRCUIT FOR POWER ON RESET}
본 발명은 파워 온 리셋회로에 관한 것으로, 특히 전원전압의 상승시간이 길거나 구동전압의 범위가 넓은 경우에 안정된 리셋신호를 발생시키며, 전원의 잡음에 대한 내성을 강화함과 아울러 초기전원이 0V가 아닌 경우에도 안정적인 리셋신호를 발생시킬 수 있도록 한 파워 온 리셋회로에 관한 것이다.
일반적으로, 파워 온 리셋회로는 초기 전원이 인가될 경우에 시스템의 초기화에 사용되는 리셋신호를 발생시키는 회로이다.
종래의 기술을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1은 종래의 기술을 보인 블록도로서, 이에 도시한 바와같이 초기 파워 온에 의한 전원전압의 상승을 검출하여 파워 온 리셋신호(POR)를 출력하는 파워 온 리셋검출부(1)와; 외부 리셋핀으로부터 인가되는 리셋신호(RST)를 반전하는 인버터(INV1)와; 상기 파워 온 리셋신호(POR)와 인버터(INV1)의 출력을 오아조합하는 오아게이트(OR1)와; 상기 오아게이트(OR1) 출력의 하강에지를 검출하는 하강에지 검출부(2)와; 상기 하강에지 검출부(2)의 출력신호에 따라 특정 데이터영역의 초기화 구성정보(D[0:7])가 출력되는 메모리부(3)와; 상기 오아게이트(OR1)의 출력신호를 리셋단(RE)에 입력받고, 외부 발진기로부터 입력되는 발진신호(OSC)를 클럭단(CK)에 입력받아 리셋 해제신호(RELEASE)를 출력하는 이진카운터(4)와; 상기 오아게이트(OR1)의 출력을 제1입력단(S)에 입력받고, 상기 리셋 해제신호(RELEASE)를 제2입력단(R)에 입력받아 반전출력단(QB)을 통해 시스템 리셋신호(SYS-RST)를 출력하는 래치부(5)로 구성된다.
이하, 상기한 바와같은 종래 기술의 동작을 상세히 설명한다.
먼저, 초기 파워 온에 의해 전원전압이 저전위에서 고전위로 상승하면, 상기 파워 온 리셋검출부(1)가 고전위 펄스를 파워 온 리셋신호(POR)로 출력한다.
이때, 도2a는 상기 파워 온 리셋검출부(1)의 일 예를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 순차 접속된 커패시터(C1), 저항(R1) 및 드레인-게이트 접속 엔모스 트랜지스터(NM1)와; 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 출력을 순차 반전하여 파워 온 리셋신호(POR)로 출력하는 인버터(INV2,INV3)로 구성되며, 여기서 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 아래의 수학식1과 같이 변화된다.
RTot는 상기 저항(R1)과 엔모스 트랜지스터(NM1)의 총 저항값.
따라서, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 파워 온에 의해 전원전압(VDD)이 상승하는 초기에 전원전압(VDD)과 비례하여 일정하게 상승함으로써, 인버터(INV2,INV3)를 통해 파워 온 리셋신호(POR)가 고전위로 출력된다.이때, 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 전원전압(VDD)의 상승시간에 반비례한다.
한편, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)가 상승하면, 드레인과 게이트가 공통접속된 엔모스 트랜지스터(NM1)가 포화(saturation) 영역에 진입하게 되어 엔모스 트랜지스터(NM1)의 저항성분이 점차로 감소됨에 따라 임계점을 지나게 되면, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)가 저전위로 방전되어 상기 파워 온 리셋신호(POR)가 저전위로 천이한다.
따라서, 파워 온 리셋검출부(1)는 초기 파워 온에 의해 전원전압(VDD)이 저전위에서 고전위로 상승할 때, 파워 온 리셋신호(POR)를 고전위 펄스로 출력한다.
그리고, 도2b는 상기 파워 온 리셋검출부(1)의 다른 예를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 순차접속된 게이트-드레인 접속 피모스 트랜지스터(PM1) 및 커패시터(C2)와; 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 출력을 반전하여 파워 온 리셋신호(POR)로 출력하는 인버터(INV4)로 구성된다. 이때, 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위(VNb)는 피모스 트랜지스터(PM1)의 저항값과 커패시터(C2)의 용량에 의해 전원전압(VDD)이 인가되는 초기에 충전이 이루어져 저전위 레벨을 유지하다가 전원전압(VDD)의 상승에 비례하여 점차 상승한다.
따라서, 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위(VNb)가 초기에 저전위 레벨을 유지하는 동안 인버터(INV4)를 통해 반전되어 파워 온 리셋신호(POR)가 고전위로 출력되며, 전원전압(VDD)의 상승에 비례하여 상승하게 되면, 저전위로 천이되어 파워 온 리셋검출부(1)는 초기 파워 온에 의해 전원전압(VDD)이 저전위에서 고전위로 상승할 때, 파워 온 리셋신호(POR)를 고전위 펄스로 출력한다.
그러나, 상기한 바와같은 도2b의 구성은 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위의 방전경로(discharge path)가 없으므로, 칩의 정상동작이 이루어진 다음 다시 리셋시켜 재동작을 수행할 때, 상기 파워 온 리셋신호(POR)가 발생하지 않게 되는 문제점이 있다.
한편, 상기 오아게이트(OR1)는 외부 리셋핀에서 입력되는 리셋신호(RST)를 반전시킨 인버터(INV1)의 출력과 상기한 바와같이 출력되는 파워 온 리셋신호(POR)를 오아조합하여 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 고전위 펄스를 출력한다.
그리고, 상기 하강에지 검출부(2)는 상기 오아게이트(OR1) 출력의 하강에지를 검출하여 메모리부(3) 특정 데이터영역으로부터 초기화 구성정보(D[0:7])가 출력될 수 있도록 출력신호를 발생시킨다.
한편, 상기 이진카운터(4)는 상기 오아게이트(OR1)로부터 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 출력되는 고전위 펄스를 리셋단(RE)에 입력받아 초기 파워 온이나 외부리셋이 발생할 경우에 초기화된 다음 외부 발진기의 발진 안정시간을 확보할 수 있도록 클럭단(CK)에 입력되는 외부 발진기의 발진신호(OSC)를 카운팅하다가 오버플로우(overflow)가 발생하면,비로소 리셋 해제신호(RELEASE)를 출력한다.
그리고, 상기 래치부(5)는 상기 오아게이트(OR1)로부터 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 출력되는 고전위 펄스가 제1입력단(S)에 입력되고, 상기 이진카운터(4)의 리셋 해제신호(RELEASE)가 제2입력단(R)에 입력됨에 따라 반전출력단(QB)에서 출력되는 시스템 리셋신호(SYS-RST)는 초기 고전위 상태에서 제1입력단(S)에 고전위 펄스가 인가되면, 저전위로 천이하고, 이후에 이진카운터(4)의 카운팅 시간이 경과한 리셋 해제신호(RELEASE)가 제2입력단(R)에 인가되면, 비로소 고전위로 천이하는 시스템 리셋신호(SYS-RST)를 출력한다.
그러나, 상기한 바와같은 종래의 파워 온 리셋회로는 전원전압의 상승이 느린 시간(VDD slow rise time)에서 파워 온 리셋신호의 출력 레벨로는 칩 리셋이 이루어 지지 않거나, 메모리를 센싱하기에 너무 낮은 문제점이 있다.
그리고, 전원의 잡음에 의해 파워 온 리셋신호가 다시 발생하여 원치 않는 칩 리셋이 발생되는 문제점이 있다.
그리고, 전원전압의 레벨이 1V 정도에서 리셋이 시작될 경우에는 파워 온 리셋신호가 발생하지 않아 칩 리셋이 이루어지지 않는 문제점 있다.
따라서, 본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 전원전압의 상승시간이 길거나 구동전압의 범위가 넓은 경우에 안정된 리셋신호를 발생시키며, 전원의 잡음에 대한 내성을 강화함과 아울러 초기전원이 0V가 아닌 경우에도 안정적인 리셋신호를 발생시킬 수 있는 파워 온 리셋회로를 제공하는데 있다.
도1은 종래의 기술을 보인 블록도.
도2a 및 도2b는 도1에 있어서, 파워 온 리셋검출부의 서로다른 예를 보인 회로도.
도3은 본 발명에 의한 파워 온 리셋회로의 예시도.
도4는 도3에 있어서, 주요신호에 대한 파형도.
도5는 도3에 있어서, 제1파워 업 검출부의 상세회로도.
도6은 도3에 있어서, 제2파워 업 검출부의 상세회로도.
도7a 내지 도7d는 도5 및 도6에 있어서, 주요부분에 대한 전압레벨을 보인 시뮬레이션도.
도8은 도3에 있어서, N 비트 바이너리 카운터부의 상세회로도.
***도면의 주요부분에 대한 부호의 설명***
100,200:제1,제2파워 업 검출부 300:N 비트 바이너리 카운터부
NAND100:제1낸드게이트 400:레벨검출부
500:2 비트 디코더부 XNOR100:제1배타적 노아게이트
600:잡음제거부 700:S-R 래치부
INV100:제1인버터
상기한 바와같은 본 발명의 목적을 달성하기 위한 파워 온 리셋회로는 초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부와; 상기 제1파워 업 검출부의 출력신호를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부와; 상기 제2파워 업 검출부의 출력신호를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제1제어신호를 발생시키는 N 비트 바이너리 카운터부와; 상기 N 비트 바이너리 카운터부의 리셋 해제신호와 정지모드일 경우에 디세이블되는 신호를 낸드조합하는 제1낸드게이트와; 상기 제1낸드게이트의 출력에 따라 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부의 제1제어신호에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록 설계된 레벨검출부와; 상기 레벨검출부의 출력신호를 제2제어신호에 따라 서로 다른 경로로 선택출력하는 2 비트 디코더부와; 상기 2 비트 디코더부의 제1경로를 통해 출력되는 신호와 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 배타적 노아조합하는 제1배타적 노아게이트와; 상기 제1배타적 노아게이트의 출력신호로부터 잡음을 제거하는 잡음제거부와; 상기 잡음제거부의 출력신호를 세트단에 입력받고,상기 N 비트 바이너리 카운터부의 리셋 해제신호를 리세트단에 입력받아 출력단을 통해 상기 2 비트 디코더부의 출력경로를 선택할 수 있도록 제2제어신호를 출력하는 S-R 래치부와; 상기 잡음제거부의 출력신호를 반전시켜 파워 온 리셋신호로 출력하는 제1인버터를 구비하여 구성되는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 파워 온 리셋회로를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 파워 온 리셋회로의 예시도로서, 이에 도시한 바와같이 초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부(100)와; 상기 제1파워 업 검출부(100)의 출력신호(NET11)를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부(200)와; 상기 제2파워 업 검출부(200)의 출력신호(POR-DET)를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호(RELEASE)를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제어신호(CS100)를 발생시키는 N 비트 바이너리 카운터부(300)와; 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)와 정지모드일 경우에 디세이블되는 신호(STOP-DISABLE)를 낸드조합하는 제1낸드게이트(NAND100)와; 상기 제1낸드게이트(NAND100)의 출력을 반전구동단(ENB)에 입력받아 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부(300)의 제어신호(CS100)에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록설계된 레벨검출부(400)와; 상기 레벨검출부(400)의 출력신호(LEV-DET)를 제어신호(CS200)에 따라 제1,제2경로(PATH1,PATH2)로 선택출력하는 2 비트 디코더부(500)와; 상기 2 비트 디코더부(500)의 제1경로(PATH1)를 통해 출력되는 초기 검출신호(INT-DET)와 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 배타적 노아조합하는 제1배타적 노아게이트(XNOR100)와; 상기 제1배타적 노아게이트(XNOR100)의 출력신호에서 잡음을 제거하는 잡음제거부(600)와; 상기 잡음제거부(600)의 출력신호를 세트단(S)에 입력받고, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 리세트단(R)에 입력받아 출력단(Q)을 통해 상기 2 비트 디코더부(500)의 출력경로를 선택할 수 있도록 제어신호(CS200)를 출력하는 S-R 래치부(700)와; 상기 잡음제거부(600)의 출력신호를 반전시켜 파워 온 리셋신호(POR-RSTB)로 출력하는 제1인버터(INV100)로 구성된다.
이때, 상기 제2경로(PATH2)는 시스템의 정상동작 중에 전원의 변화를 검출하는 정상모드 검출신호(NOR-DET)가 출력된다.
상기한 바와같은 본 발명에 의한 파워 온 리셋회로의 주요신호에 대한 파형을 도4의 파형도에 도시하였으며, 각 블럭별 구성 및 동작과정을 상세히 설명한다.
먼저, 도5는 상기 제1파워 업 검출부(100)를 보인 상세 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 제1노드(N11) 사이에 병렬접속된 제1,제2커패시터(C11,C12)와; 상기 제1노드(N11)와 접지 사이에 직렬접속된 제1엔모스 트랜지스터부(NM11)와; 상기 전원전압(VDD)과 제1노드(N11) 사이에 접속된 제1피모스 트랜지스터(PM11)와; 상기 제1노드(N11)의 전위를 순차 반전시키는 제1,제2인버터(INV11,INV12)와; 상기 전원전압(VDD)과 제2노드(N12) 사이에 접속된 제1저항(R11)과; 상기 제2노드(N12)와 접지 사이에 병렬접속되어 상기 제2인버터(INV12)의 출력전위(NET11)를 각각의 게이트에 입력받는 제2엔모스 트랜지스터부(NM12)와; 상기 제2노드(N12)의 전위를 순차 반전시키는 제3 내지 제5인버터(INV13∼INV15)와; 상기 전원전압(VDD)과 제5인버터(INV15)의 출력단 사이에 접속되어 제4인버터(INV14)의 출력을 게이트에 입력받는 제2피모스 트랜지스터(PM12)와; 상기 제5인버터(INV15)의 출력에 드레인과 게이트가 접속되며, 상기 제1엔모스 트랜지스터부(NM11) 각각의 게이트 및 제1피모스 트랜지스터(PM11)의 게이트에 소스가 접속된 제3엔모스 트랜지스터(NM13)와; 상기 전원전압(VDD)과 제3엔모스 트랜지스터(NM13)의 소스 사이에 접속되어 게이트에 제6인버터(INV16)를 통해 제3엔모스 트랜지스터(NM13)의 소스 전위를 입력받는 제3피모스 트랜지스터(PM13)와; 상기 제2인버터(INV12)의 출력전위(NET11)와 제4인버터(INV14)의 출력을 노아조합하는 노아게이트(NOR11)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 상기 노아게이트(NOR11)의 출력을 게이트에 입력받는 제4엔모스 트랜지스터(NM14)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 게이트와 소스가 공통접속된 제5엔모스 트랜지스터(NM15)로 구성된다.
이하, 상기한 바와같은 제1파워 업 검출부(100)의 동작을 설명한다.
먼저, 초기 전원이 0V 정도에서 전원전압(VDD) 레벨로 상승하기 시작하면, 제1노드(N11)의 전위가 초기 전원과 함께 상승하게 되며, 동시에 제1피모스 트랜지스터(PM11)가 도통되어 제1노드(N11)의 전위를 초기 전원과 동일한 값으로 끌어올리게 된다.
이때, 제2인버터(INV12)의 출력 전위(NET11)도 초기 전원과 동일하게 상승하여 제2엔모스 트랜지스터부(NM12)를 도통시킴에 따라 제2노드(N12)가 저전위를 나타내고, 따라서 제3엔모스 트랜지스터(NM13)의 공통접속된 게이트와 드레인에 고전위가 인가되어 제1엔모스 트랜지스터부(NM11)를 도통시킨다.
상기 제1엔모스 트랜지스터부(NM11)가 도통되면, 제1노드(N11)의 전위가 접지전위를 나타내고, 따라서 제2인버터(INV12)의 출력 전위(NET11)도 저전위를 나타내게 되어 제2엔모스 트랜지스터부(NM12)를 차단시킴에 따라 제2노드(N12)가 고전위로 상승하지만, 드레인과 게이트가 공통접속된 제3엔모스 트랜지스터(NM13)에 의해 그 제3엔모스 트랜지스터(NM13)의 소스 측은 고전위를 유지하므로, 제1엔모스 트랜지스터(NM11)가 계속해서 도통상태를 유지할 수 있도록 하여 제1노드(NM11)를 접지전위로 고정시킨다.
한편, 상기 전원전압(VDD)과 제1노드(N11) 사이에 병렬 접속된 제1,제2커패시터(C11,C12)에 전원 오프(off)시 방전경로가 없기 때문에 전원이 어느정도 축적(charge)된 상태이고, 초기 전원이 0V가 아닌 1V 정도에서 상승하게 될 경우에 제1노드(N11)의 전위는 0V에서 1V 정도까지만 상승하는 경우가 발생할 수 있으며, 이와같은 경우에 파워 업 검출신호가 출력되지 않게 된다.
따라서, 상기 제1피모스 트랜지스터(PM11)가 제1노드(N11)의 전위를 초기 전원과 동일한 전위로 끌어 올려주도록 함으로써, 초기 전원이 1V 정도에서 상승할 경우에도 정상적인 파워 업 검출신호가 발생되도록 한다.
한편, 도6은 상기 제2파워 업 검출부(200)를 보인 상세 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 제1노드(N21) 사이에 직렬접속되며, 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1피모스 트랜지스터(PM21) 및 게이트와 드레인이 공통 접속된 제2피모스 트랜지스터(PM22)와; 상기 제1노드(N21)와 접지 사이에 접속되어 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1엔모스 트랜지스터(NM21)와; 상기 제1엔모스 트랜지스터(NM21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속된 제1커패시터(C21)와; 상기 제1엔모스 트랜지스터(NM21) 및 제1커패시터(C21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속되는 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)와; 상기 제1노드(N21)의 출력 전위를 순차적으로 반전시키는 제1,제2인버터(INV21,INV22)와; 상기 제1파워 업 검출부(100)의 제2인버터(INV12)의 출력전위(NET11)와 상기 제2인버터(INV22)의 출력전위를 노아조합하는 제1노아게이트(NOR21)와; 상기 제1노아게이트(NOR21)의 출력을 반전시켜 제2엔모스 트랜지스터(NM22)의 게이트에 인가하는 제3인버터(INV23)와; 상기 제2엔모스 트랜지스터(NM22)의 소스와 제2커패시터(C22)의 접속점 출력전위(ORG21)를 순차 반전시켜 파워 온 검출신호(POR-DET)로 출력하는 제4 내지 제7인버터(INV24∼INV27)로 구성된다.
이하, 상기한 바와같은 제2파워 업 검출부(200)의 동작을 설명한다.
먼저, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 고전위인 동안에 제1노드(N21)와 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)의접속점 출력전위(ORG21)는 접지전위에 따른 저전위가 나타나며, 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 저전위로 인가되면, 제2파워 업 검출부(200)의 동작이 이루어진다.
즉, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 저전위로 인가되면, 제1커패시터(C21)에 충전이 이루어져 제1노드(N21)가 고전위를 나타내고, 이 고전위는 상기 제1,제2인버터(INV21,INV22)를 통해 반전되어 제1노아게이트(NOR21)에 고전위로 입력되므로, 제1노아게이트(NOR21)가 저전위를 출력하고, 이 저전위는 제3인버터(INV23)를 통해 반전되어 고전위가 제2엔모스 트랜지스터(NM22)의 게이트에 인가되어 그 제2엔모스 트랜지스터(NM22)를 도통시킴에 따라 제2커패시터(C22)에도 충전이 이루어진다.
상기 제2커패시터(C22)의 충전으로 인해 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)의 접속점 출력전위(ORG21)도 저전위에서 고전위로 상승하며, 이 고전위는 제4 내지 제7인버터(INV24∼INV27)를 통해 순차적으로 반전되어 안정적인 파워 온 검출신호(POR-DET)로 출력된다.
한편, 상기한 바와같이 동작하는 도중에 수십 ns 정도의 잡음이 유입되면, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)는 잡음과 유사한 짧은 파워 업 검출신호를 출력하여 제2파워 업 검출부(200)의 제1노드(N21)를 접지전위로 방전시킴과 아울러 상기 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)의 접속점 출력전위(ORG21)도 접지전위로 방전시키게 되지만, 상기 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)를 저항성이 크게 설계하면, 그 접속점출력전위(ORG21)는 접지전위까지 방전되지 않게 되어 파워 업 검출신호(POR-DET)는 잡음에 의해 출력상태가 변화하지 않게 된다.
따라서, 잡음의 유입으로 파워 온 리셋에 의한 소자 동작중에 리셋되는 현상을 방지할 수 있다.
상기한 바와같은 제1,제2파워 업 검출부(100,200)의 주요부분에 대한 전압레벨을 도7a 내지 도7d의 시뮬레이션도에 나타냈다.
한편, 도8은 상기 N 비트 바이너리 카운터부(300)의 상세 회로도로서, 이에 도시한 바와같이 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 각각의 리셋단(RB)에 입력받고, 외부발진기의 발진신호(OSC-CLK)를 각각의 클럭단(CK)에 입력받는 제1 내지 제N플립플롭(FF31∼FF3n)으로 구성되며, 제1플립플롭(FF31)의 입력단(IN)은 전원전압(VDD)에 접속되고, 후속 플립플롭(FF32∼FF3n)의 입력단(IN)은 이전 플립플롭(FF31∼FF3n-1)의 출력단(Q)에 접속되도록 구성된 카운터부(31)와; 상기 제1 내지 제3플립플롭(FF31∼FF33)의 출력단(Q) 출력을 낸드조합하는 제1낸드게이트(NAND31)와; 상기 제1낸드게이트(NAND31)의 출력을 반전시키는 제1인버터(INV31)와; 상기 제1인버터(INV31)의 출력 및 제4 내지 제N플립플롭(FF34∼FF3n)의 출력단(Q) 출력을 낸드조합하는 제2낸드게이트(NAND32)와; 상기 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 반전시키는 제2인버터(INV32)와; 상기 제1,제2인버터(INV31,INV32)의 출력신호를 노아조합하여 제어신호(CS100)로 출력하는 제1노아게이트(NOR31)와; 상기 제1인버터(INV31)와 제2낸드게이트(NAND32)의 출력신호를 노아조합하여 리셋 해제신호(RELEASE)로 출력하는 제2노아게이트(NOR32)로 구성된다.
이하, 상기한 바와같은 N 비트 바이너리 카운터부(300)의 동작을 설명한다.
먼저, 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 시스템 리셋신호로 사용하기에는 전원 레벨이 낮을 수 있기 때문에 발진이 이루어진 뒤에 시스템 내부에 시스템 리셋신호를 인가하는 것이 안정적이다.
따라서, 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)가 해제된 이후에 발진이 이루어진뒤 카운터부(31)가 오버플로우(overflow) 되어야 실제 시스템 내부로 리셋 해제신호(RELEASE)가 입력된다.
한편, 메모리 영역에 초기 설정에 대한 데이터가 입력되어 있는 경우에는 제어신호(CS100)를 이용하여 읽어올 수 있다.
상기 카운터부(31)는 오버플로우 되면 더이상 카운팅이 수행되지 않는다.
그리고, 상기 레벨검출부(400)는 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)와 정지모드일 경우에 디세이블되는 신호(STOP-DISABLE)를 제1낸드게이트(NAND100)를 통해 반전구동단(ENB)에 입력받아 구동제어되며, 전원의 특정레벨을 검출한다. 따라서, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 고전위인 경우에 구동되어 전원의 레벨을 검출하여 특정 전압의 레벨보다 낮을 경우에는 출력신호(LEV-DET)로 고전위를 출력하며, 이때 메모리 영역에 리셋 해제전압의 레벨에 대한 데이터가 저장되어 있을 경우에는 상기 N 비트 바이너리 카운터부(300)의 제어신호(CS100)를 통해 데이터입력(DATA-IN)을 받아 해당 레벨까지 전원의 레벨을 상승시키게 된다.
그리고, 상기 2 비트 디코더부(500)는 레벨검출부(400)의 출력신호(LEV-DET)를 제어신호(CS200)에 따라 제1,제2경로(PATH1,PATH2)로 선택출력한다.
그리고, 상기 제1배타적 노아게이트(XNOR100)는 상기 2 비트 디코더부(500)의 제1경로(PATH1)를 통해 출력되는 초기 검출신호(INT-DET)와 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 배타적 노아조합한다.
그리고, 상기 잡음제거부(600)는 상기 제1배타적 노아게이트(XOR100)의 출력으로부터 잡음을 제거한다. 즉, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 저전위에서 고전위로 천이하는 순간에 상기 레벨검출부(400)의 출력신호(LEV-DET)는 저전위이므로, 상기 제1배타적 노아게이트(XOR100)의 출력은 고전위가 되지만, 이 값은 원하지 않는 출력으로, 이 값을 제거하기 위한 회로이다.
그리고, 상기 S-R 래치부(700)는 상기 잡음제거부(600)의 출력신호를 세트단(S)에 입력받고, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 리세트단(R)에 입력받아 출력단(Q)을 통해 상기 2 비트 디코더부(500)의 출력경로를 선택할 수 있도록 제어신호(CS200)를 출력한다.
따라서, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 저전위인 경우에 S-R 래치부(700)가 리셋되어 출력단(Q)으로부터 제어신호(CS200)가 저전위로 출력되므로, 상기 2 비트 디코더부(500)는 제1경로(PATH1)를 통해 초기 검출신호(INT-DET)를 출력한다.
반면에, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 고전위이고, 상기 레벨검출부(400)에서 검출된 전원이 특정 레벨보다 높아 출력신호(LEV-DET)가 저전위인 시스템의 정상동작인 경우는 배타적 노아게이트(XNOR100)가 저전위를 출력하고, 잡음제거부(600)를 통해 그 저전위를 세트단(S)에 인가받는 S-R 래치부(700)가 셋트되어 출력단(Q)으로부터 제어신호(CS200)가 고전위로 출력되므로, 2 비트 디코더부(500)는 제2경로(PATH2)를 통해 정상모드 검출신호(NOR-DET)를 출력한다.
마지막으로, 상기 제1인버터(INV100)는 상기 잡음제거부(600)의 출력신호를 반전시켜 최종 파워 온 리셋신호(POR-RSTB)로 출력한다.
상기한 바와같은 본 발명에 의한 파워 온 리셋회로는 초기 전원의 상승시간이 긴 경우나 또는 시스템의 충분하지 못한 방전에 의해 초기 전원의 시작전압이 0V가 아닌 소정의 레벨에서 시작하는 경우에도 안정적인 파워 온 리셋신호를 발생시킬 수 있으며, 아울러 잡음에 대한 내성이 강화시켜 안정적인 파워 온 리셋신호를 발생시킬 수 있고, 파워 온 리셋이 해제되는 시점을 외부 발진기의 발진 이후의 발진클럭에 동기시킴에 따라 안정적인 파워 온 리셋신호를 발생시킬 수 있게 되어 시스템의 오동작을 방지하고, 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부와; 상기 제1파워 업 검출부의 출력신호를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부와; 상기 제2파워 업 검출부의 출력신호를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제1제어신호를 발생시키는 N 비트 바이너리 카운터부와; 상기 N 비트 바이너리 카운터부의 리셋 해제신호와 정지모드일 경우에 디세이블되는 신호를 낸드조합하는 제1낸드게이트와; 상기 제1낸드게이트의 출력에 따라 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부의 제1제어신호에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록 설계된 레벨검출부와; 상기 레벨검출부의 출력신호를 제2제어신호에 따라 서로 다른 경로로 선택출력하는 2 비트 디코더부와; 상기 2 비트 디코더부의 제1경로를 통해 출력되는 신호와 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 배타적 노아조합하는 제1배타적 노아게이트와; 상기 제1배타적 노아게이트의 출력신호로부터 잡음을 제거하는 잡음제거부와; 상기 잡음제거부의 출력신호를 세트단에 입력받고, 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 리세트단에 입력받아 출력단을 통해 상기 2 비트 디코더부의 출력경로를 선택할 수 있도록 제2제어신호를 출력하는 S-R 래치부와; 상기 잡음제거부의 출력신호를 반전시켜 파워 온 리셋신호로 출력하는 제1인버터를 구비하여 구성되는 것을 특징으로 하는 파워 온 리셋회로.
  2. 제 1 항에 있어서, 상기 제1파워 업 검출부는 전원전압(VDD)과 제1노드(N11) 사이에 병렬접속된 제1,제2커패시터(C11,C12)와; 상기 제1노드(N11)와 접지 사이에 직렬접속된 제1엔모스 트랜지스터부(NM11)와; 상기 전원전압(VDD)과 제1노드(N11) 사이에 접속된 제1피모스 트랜지스터(PM11)와; 상기 제1노드(N11)의 전위를 순차 반전시키는 제1,제2인버터(INV11,INV12)와; 상기 전원전압(VDD)과 제2노드(N12) 사이에 접속된 제1저항(R11)과; 상기 제2노드(N12)와 접지 사이에 병렬접속되어 상기 제2인버터(INV12)의 출력전위(NET11)를 각각의 게이트에 입력받는 제2엔모스 트랜지스터부(NM12)와; 상기 제2노드(N12)의 전위를 순차 반전시키는 제3 내지 제5인버터(INV13∼INV15)와; 상기 전원전압(VDD)과 제5인버터(INV15)의 출력단 사이에 접속되어 제4인버터(INV14)의 출력을 게이트에 입력받는 제2피모스 트랜지스터(PM12)와; 상기 제5인버터(INV15)의 출력에 드레인과 게이트가 접속되며, 상기 제1엔모스 트랜지스터부(NM11) 각각의 게이트 및 제1피모스 트랜지스터(PM11)의 게이트에 소스가 접속된 제3엔모스 트랜지스터(NM13)와; 상기 전원전압(VDD)과 제3엔모스 트랜지스터(NM13)의 소스 사이에 접속되어 게이트에 제6인버터(INV16)를 통해 제3엔모스 트랜지스터(NM13)의 소스 전위를 입력받는 제3피모스 트랜지스터(PM13)와; 상기 제2인버터(INV12)의 출력전위(NET11)와 제4인버터(INV14)의 출력을 노아조합하는노아게이트(NOR11)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 상기 노아게이트(NOR11)의 출력을 게이트에 입력받는 제4엔모스 트랜지스터(NM14)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 게이트와 소스가 공통접속된 제5엔모스 트랜지스터(NM15)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제2파워 업 검출부는 전원전압(VDD)과 제1노드(N21) 사이에 직렬접속되며, 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1피모스 트랜지스터(PM21) 및 게이트와 드레인이 공통 접속된 제2피모스 트랜지스터(PM22)와; 상기 제1노드(N21)와 접지 사이에 접속되어 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1엔모스 트랜지스터(NM21)와; 상기 제1엔모스 트랜지스터(NM21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속된 제1커패시터(C21)와; 상기 제1엔모스 트랜지스터(NM21) 및 제1커패시터(C21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속되는 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)와; 상기 제1노드(N21)의 출력 전위를 순차적으로 반전시키는 제1,제2인버터(INV21,INV22)와; 상기 제1파워 업 검출부(100)의 제2인버터(INV12)의 출력전위(NET11)와 상기 제2인버터(INV22)의 출력전위를 노아조합하는 제1노아게이트(NOR21)와; 상기 제1노아게이트(NOR21)의 출력을 반전시켜 제2엔모스 트랜지스터(NM22)의 게이트에 인가하는 제3인버터(INV23)와; 상기 제2엔모스트랜지스터(NM22)의 소스와 제2커패시터(C22)의 접속점 출력전위(ORG21)를 순차 반전시켜 파워 온 검출신호(POR-DET)로 출력하는 제4 내지 제7인버터(INV24∼INV27)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.
  4. 제 1 항에 있어서, 상기 N 비트 바이너리 카운터부는 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 각각의 리셋단(RB)에 입력받고, 외부발진기의 발진신호(OSC-CLK)를 각각의 클럭단(CK)에 입력받는 제1 내지 제N플립플롭(FF31∼FF3n)으로 구성되며, 제1플립플롭(FF31)의 입력단(IN)은 전원전압(VDD)에 접속되고, 후속 플립플롭(FF32∼FF3n)의 입력단(IN)은 이전 플립플롭(FF31∼FF3n-1)의 출력단(Q)에 접속되도록 구성된 카운터부(31)와; 상기 제1 내지 제3플립플롭(FF31∼FF33)의 출력단(Q) 출력을 낸드조합하는 제1낸드게이트(NAND31)와; 상기 제1낸드게이트(NAND31)의 출력을 반전시키는 제1인버터(INV31)와; 상기 제1인버터(INV31)의 출력 및 제4 내지 제N플립플롭(FF34∼FF3n)의 출력단(Q) 출력을 낸드조합하는 제2낸드게이트(NAND32)와; 상기 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 반전시키는 제2인버터(INV32)와; 상기 제1,제2인버터(INV31,INV32)의 출력신호를 노아조합하여 제어신호(CS100)로 출력하는 제1노아게이트(NOR31)와; 상기 제1인버터(INV31)와 제2낸드게이트(NAND32)의 출력신호를 노아조합하여 리셋 해제신호(RELEASE)로 출력하는 제2노아게이트(NOR32)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.
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