KR20010044892A - 파워 온 리셋 회로 - Google Patents

Abstract

본 발명은 시스템에 공급되는 전원전압이 안정화되면 시스템 초기화를 위한 리셋 펄스(reset pulse)를 발생시키는 파워 온 리셋 회로(Power On Reset Circuit)에 관한 것이다.

이를 위해, 본 발명은 전원전압을 입력받아 일정 시간 지연시켜 출력하는 전원전압 지연수단과; 전원전압을 그 일단으로 입력받는 캐패시터와; 이 캐패시터의 타단의 전압을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생수단과; 이 펄스 발생수단의 출력신호를 반전시켜 출력하는 반전수단과; 이 반전수단의 출력신호에 의하여 인에이블되어, 전원전압과 지연된 전원전압의 차에 반비례하는 전압을 출력하는 차동증폭기와; 이 차동증폭기와 반전수단에 의하여 온/오프 제어되어 캐패시터 타단의 전압을 방전시키는 스위칭 방전수단를 포함하여 이루어지며,

전원전압의 상승 천이시간(transition time)이 길어지더라도 안정적으로 파워 온 리셋 펄스를 발생시킬 수 있으며 또한, 전원전압에 전력잡음(power noise)이 유입되더라도 전원전압의 변화에 민감하게 반응하지 않아 불필요한 파워 온 리셋 펄스를 발생시켜 시스템이 오동작하는 경우를 방지할 수 있다.

Description

파워 온 리셋 회로{Power on reset circuit}

본 발명은 파워 온 리셋 회로(Power On Reset Circuit)에 관한 것으로, 시스템에 공급되는 전원전압이 안정화되면 시스템 초기화를 위한 리셋 펄스(reset pulse)를 발생시키는 파워 온 리셋 회로에 관한 것이다.

일반적으로 파워 온 리셋 회로는 공급되는 전원전압레벨이 시스템을 구동하는데 필요한 전압레벨 이상으로 상승하는 것을 검출하여, 리셋 펄스를 발생시켜서 시스템 전체 또는 일부가 초기화되도록 하는 회로이다.

도1은 이와 같은 종래의 파워 온 리셋 회로를 도시한 회로도이다.

종래의 파워 온 리셋 회로는 시스템으로 공급되는 전원전압(V_DD)을 일단으로 입력받는 캐패시터(C)와; 이 캐패시터(C) 타단의 전압을 방전시키는 방전수단(10)과; 이 방전수단(10)과 캐패시터(C)가 연결된 노드 N에 연결되어, 노드 N의 전압(V_N)을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생부(20)를 포함하여 이루어진다. 이 때, 펄스 발생부(20)는 직렬 연결된 두 개의 인버터(I1,I2)로 이루어지며, 방전수단(10)은 저항(R)과 다이오드(D)의 직렬결합으로 이루어진다.

이같은 구성의 종래 파워 온 리셋 회로의 동작을 도1과, 도1에 도시한 각 노드의 전압을 시간축에 대하여 나타낸 도2를 참조하여 설명하면 다음과 같다.

먼저, 시스템에 공급되는 전원전압 V_DD가 점차 증가함에 따라 노드 N의 전압 V_N도 따라서 증가하게된다. V_N이 첫번째 인버터(I1)의 논리 문턱전압(V_H) 이상이 되면 첫 번째 인버터(I1)의 출력은 "Low"상태가 되고, 따라서 파워 온 리셋신호(POR)는 "High"가 된다.

이와 같이 시스템에 공급되는 전압이 안정화 되고나면, 노드 N의 전압은 저항(R)과 다이오드(D)로 이루어진 방전수단(10)을 통해 접지로 방전된다. 따라서, V_N은 점차 낮아져 I1의 논리 문턱전압(V_L) 이하가 되고 I1의 출력은 "High"상태가 되어 POR신호는 "Low"가 된다. 이와 같은 동작으로, POR신호는 "High"레벨의 펄스를 1회 발생시켜 시스템을 초기화한다. 물론, 이같은 동작은 V_DD의 상승 천이시간(transition time)(도2에 도시된 T1구간)이 상대적으로 짧아야만, 즉, 방전수단(10)을 통하여 접지로 흘러나가는 전류가 캐패시터(C)에 유입되는 순간전류(transient current)보다 충분히 적을 때만 가능하다.

그러나, 이같은 종래의 파워 온 리셋 회로는 시스템에 공급되는 전원전압(V_DD)의 상승 천이시간(transition time)이 길어지게 되면, 캐패시터(C)에 유입되는 순간전류(transient current)의 양 보다 저항(R)과 다이오드(D)로 이루어진 방전수단(10)을 통하여 접지로 방전되는 전류의 양이 상대적으로 많아져, 노드 N의 전압(V_N)이 첫번째 인버터(I1)의 논리 문턱전압(V_H) 이상으로 상승하지 못하여 파워 온 리셋신호(POR)를 "High"로 발생시키지 못하는 문제점이 있었다.

또한, 이같은 문제점을 극복하기 위해서는 방전수단(10)의 저항값을 크게 구성하여 방전되는 전류의 양을 상대적으로 적게 줄여야한다. 하지만, 이렇게되면 전원전압(V_DD)에 전력잡음(Power noise)이 유입된 경우, 노드 N의 전압(V_N)이 잡음이 섞인 전원전압(V_DD)에 너무 민감하게 반응하여 불필요한 POR 펄스를 발생시켜 시스템을 오동작시키는 문제점이 있었다.

따라서, 본 발명은 이러한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 방전수단를 병렬연결된 두 개의 스위칭소자로 구성하고, 공급전원과 지연된 공급전원 신호를 입력으로 하는 차동증폭기(differential Amplifier)를 추가로 구비하여, 이 차동엠프의 출력신호와 POR신호의 피드백(feed-back)된 신호를 이용하여 상기 스위칭소자 각각의 온/오프 동작을 제어하도록하므로써,

초기 공급전압이 일정 전압레벨 이상으로 안정화되기까지는 스위칭소자를 턴오프(Turn-Off)시켜 방전수단의 저항값을 높이고, 공급전압이 안정화되어 POR신호를 "High" 레벨로 1회 발생시킨 후에는 스위칭소자를 턴온(Turn-On) 시켜 방전수단의 저항값을 줄여 전력잡음에 의한 오동작을 막는 파워 온 리셋 회로를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 기술적 수단은, 전원전압을 입력받아 일정 시간 지연시켜 출력하는 전원전압 지연수단과; 전원전압을 그 일단으로 입력받는 캐패시터와; 이 캐패시터의 타단의 전압을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생수단과; 이 펄스 발생수단의 출력신호를 반전시켜 출력하는 반전수단과; 이 반전수단의 출력신호에 의하여 인에이블되어, 전원전압과 지연된 전원전압의 차에 반비례하는 전압을 출력하는 차동증폭기와; 이 차동증폭기와 반전수단에 의하여 온/오프 제어되어 캐패시터 타단의 전압을 방전시키는 스위칭 방전수단를 포함하여 이루어진다.

도 1 은 종래 파워 온 리셋 회로의 회로도.

도 2 는 도 1 회로의 입출력 전압을 도시한 그래프.

도 3 은 본 발명에 따른 파워 온 리셋 회로의 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

1. 지연회로 2. 펄스 발생부

3. 차동증폭기 4. 스위칭 방전수단

이하, 본 발명의 구성 및 동작을 첨부된 도 3을 참조하여 상세히 설명한다.

본 발명은 시스템에 공급되는 전원전압(V_DD)을 일정 시간 지연시켜 출력하는 지연회로(1)와; 전원전압(VDD)을 그 일단으로 입력받는 캐패시터(C1)와; 이 캐패시터(C1)의 타단(N1)의 전압(V_N1)을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생부(2)와; 이 펄스 발생부(2)의 출력신호를 반전시켜 출력하는 피드백 인버터(FB-INV)와; 이 피드백 인버터(FB-INV)의 출력신호에 의하여 인에이블되어, 지연회로(1)에서 출력된 지연된 전원전압(V_DD-delay)과 전원전압(V_DD)을 입력받아, V_DD와 V_DD-delay의 차에 반비례하는 전압을 출력하는 차동증폭기(3)와; 이 차동증폭기(3)와 피드백 인버터(FB-INV)에 의하여 온/오프 제어되어 캐패시터(C1) 타단의 전압을 방전시키는 스위칭 방전수단(4)을 포함하여 이루어진다.

상기와 같은 구성으로 이루어진 본 발명의 동작은 다음과 같다.

먼저, 시스템에 공급되는 전원전압 V_DD가 점차 증가함에 따라 노드 N1의 전압 V_N1도 따라서 증가하게된다. 이 때, 노드 N1의 전압을 방전시키는 스위칭 방전수단(4)이 되는 제1 NMOS트렌지스터(NM1)와 제2 NMOS트렌지스터(NM2)는 모두 오프(Off)상태이므로, 전원전압(V_DD)의 천이시간(transition time)이 길어지더라도 노드 N1의 전압은 안정적으로 V_DD를 따라 증가하게된다. V_N1이 펄스 발생부(2)의 첫번째 인버터(INV1)의 논리 문턱전압(V_H) 이상이 되면 INV1의 출력은 "Low"상태가 되고, 따라서 POR신호는 "High"가 된다.

펄스 발생부(2)의 출력이 "High"가 되면 피드백 인버터(FB-INV)의 출력은 "Low"가 되어 차동증폭기(3)의 구동 스위치소자(PM)를 턴온시켜 차동증폭기(3)를 구동시킨다.

차동증폭기(3)는 전원전압(V_DD)과 지연회로(1)를 통하여 지연된 전원전압(V_DD-delay)을 입력으로 받는다. 전원전압의 상승 천이구간에서는 V_DD가 V_DD-delay보다 상대적으로 높은 전압을 가지므로, 노드 N2의 전압은 상대적으로 낮아져 차동증폭기는 낮은 전압레벨의 신호를 출력하게된다. 이때의 노드 N2의 전압은 제1 NMOS트렌지스터(NM1)를 턴온시키지 못한다.

이후, 전원전압의 상승 천이가 끝나고 시스템에 공급되는 전압이 안정화 되고나면, V_DD와 V_DD-delay가 동일하게되고 따라서, 차동증폭기(3)의 두 입력전압이 동일하므로 노드 N2의 전압은 상대적으로 높은 전압레벨이 된다. 따라서, 차동증폭기는 높은 전압레벨의 신호를 출력한다. 이때의 노드 N2의 전압은 NM1을 턴온시킨다.

NM1이 턴온되면 노드 N1의 전압은 접지를 통하여 급속히 방전되므로 INV1의 논리 문턱전압(V_L) 이하가 되어 INV1의 출력은 "High"가 되어 POR신호는 "Low"가 된다.

POR신호가 "Low"가 되면 FB-INV의 출력이 "High"가 되어, 제2 NMOS트렌지스터(NM2)를 턴온시키고 동시에, PM를 오프(Off)시켜 차동증폭기(3)를 디스에이블시킨다.

따라서, 이와 같은 동작으로 "High" 레벨의 펄스를 1회 발생시켜 시스템을 리셋시키게되고, 시스템 리셋신호를 출력한 후에는, 노드 N1을 턴온된 NM2를 통하여 접지시키므로써 V_DD에 유입될 수 있는 전력잡음(Power noise)으로 인한 노드 N1의 전압변화를 억제할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 파워 온 리셋 회로는 방전수단를 병렬연결된 두 개의 스위칭소자로 구성하여 각 스위칭소자를 피드백 인버터와 차동증폭기로 각각 온/오프 제어하므로써, 초기 전원전압 입력시에는 방전수단를 단선(Off)시켜, 전원전압의 상승 천이시간(transition time)이 길어지더라도 안정적으로 파워 온 리셋 펄스를 발생시킬 수 있는 장점이 있으며 또한, 파워 온 리셋 펄스 발생 후, 시스템 동작중에는 방전수단를 접지와 단락시켜, 전원전압에 전력잡음(power noise)이 유입되더라도 전원전압의 변화에 민감하게 반응하지 않도록하여 불필요한 파워 온 리셋 펄스를 발생에 의한 시스템 오동작을 방지하는 효과가 있다.

Claims (4)

1. 시스템에 전원전압이 인가되면 시스템 초기화를 위한 리셋 신호를 발생시키는 파워 온 리셋 회로에 있어서,

   상기 전원전압을 입력받아 일정 시간 지연시켜 출력하는 전원전압 지연수단과;

   상기 전원전압을 그 일단으로 입력받는 캐패시터와;

   상기 캐패시터의 타단의 전압을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생수단과;

   상기 펄스 발생수단의 출력신호를 반전시켜 출력하는 반전수단과;

   상기 반전수단의 출력신호에 의하여 인에이블되어, 상기 전원전압과 상기 지연된 전원전압의 차에 반비례하는 전압을 출력하는 차동증폭기와;

   상기 차동증폭기와 상기 반전수단에 의하여 온/오프 제어되어 상기 캐패시터 타단의 전압을 방전시키는 스위칭 방전수단을 포함하여 구성된 것이 특징인 파워 온 리셋 회로.
2. 청구항 1에 있어서,

   상기 펄스 발생수단은 직렬 연결된 두 개의 인버터로 이루어진 것이 특징인 파워 온 리셋 회로.
3. 청구항 1에 있어서,

   상기 스위칭 방전수단은 병렬 연결된 제1스위칭소자 및 제2스위칭소자로 이루어져, 상기 제1스위칭소자는 상기 차동증폭기의 출력에 의하여 온/오프 제어되고 상기 제2스위칭소자는 상기 반전수단의 출력에 의하여 온/오프 제어되도록 구성된 것이 특징인 파워 온 리셋 회로.
4. 청구항 3에 있어서,

   상기 제1 및 제2스위칭소자는 NMOS트렌지스터로 이루어진 것이 특징인 파워 온 리셋 회로.