JPH06152357A

JPH06152357A - 半導体集積回路

Info

Publication number: JPH06152357A
Application number: JP4298349A
Authority: JP
Inventors: Koji Hayano; 浩司早野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-09
Filing date: 1992-11-09
Publication date: 1994-05-31
Also published as: US5408139A

Abstract

(57)【要約】【目的】半導体集積回路の内部回路における電源電位
の立ち上がり時に電位が不定状態にある処理回路の出力
ノードを確実にリセットする。【構成】第１の入力ノード250 に入力されるリセット
信号ＲＳＴがＬレベルからＨレベルに立ち上がると、内
部回路230 における処理回路232 の出力ノード231 に接
続された第２の入力ノード260 の電位ＩＡのレベルにか
かわらず、信号発生手段240 はＬレベルからＨレベルに
立ち上がるパワーオンリセット信号ＰＯＲを出力し、上
記処理回路232 の出力ノード231 が上記パワーオンリセ
ット信号ＰＯＲを受けてリセット電位になり、上記リセ
ット信号ＲＳＴがＬレベルになると上記信号発生手段24
0 はＬレベル電位に立ち下がるパワーオンリセット信号
ＰＯＲを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパワーオンリセット信
号を出力する信号発生手段を備えた半導体集積回路に関
する。

【０００２】

【従来の技術】図17は従来のパワーオンリセット信号発
生回路を含む半導体集積回路を示すブロック図である。
図17において100 は電源電位Ｖccが印加される電源電位
ノード、110 は電位が接地電位の接地電位ノードであ
る。120 は半導体集積回路、121は電源電位ノードから
電源電位を受けこの電源電位の接地電位から所定電位、
例えば５Ｖへの立ち上がりに基づいて立ち上がり、所定
時間が経過した後立ち下がるパワーオンリセット信号Ｐ
ＯＲをＰＯＲ出力ノード122 に出力するパワーオンリセ
ット信号発生回路である。このパワーオンリセット信号
発生回路121 は図18に示すような具体的回路によって構
成されている。

【０００３】図18において、121aは電源電位ノード100
と第１のノード121bとの間に接続されたキャパシタ、12
1cは第１のノード121bと接地電位ノード110 との間に接
続されたｎチャネル型ＭＯＳトランジスタからなる放電
用トランジスタ、121dは電源電位ノード100 から電源電
位Ｖccを受けて駆動し、入力側が第１のノード121bに接
続され、出力側がパワーオンリセット反転信号／ＰＯＲ
を出力する／ＰＯＲ出力ノード121eに接続された第１の
インバータ、121fは電源電位ノード100 から電源電位Ｖ
ccを受けて駆動し、入力側が／ＰＯＲ出力ノード121eに
接続され、出力側が第１のノード121bに接続された第２
のインバータである。

【０００４】この第１のインバータ121dおよび第２のイ
ンバータ121fは互いに自らの出力を他者の入力としてい
るフリップフロップ回路を構成しており、定常状態で第
１のノード121bに所定の閾値電圧より高い電位のＨレベ
ル電位、／ＰＯＲ出力ノード121eにほぼ接地電位で所定
の閾値電圧より低い電位のＬレベル電位もしくは第１の
ノード121bにＬレベル電位、／ＰＯＲ出力ノード121eに
Ｈレベル電位を保持する機能をもつ。また、121gは電源
電位ノード100 から電源電位Ｖccを受けて駆動し、入力
側が／ＰＯＲ出力ノード121eに接続され、出力側がパワ
ーオンリセット信号ＰＯＲを出力するＰＯＲ出力ノード
122 に接続された第３のインバータ、121hはＰＯＲ出力
ノード122 からパワーオンリセット信号ＰＯＲを受け、
この遅延信号ＤＰＯＲを放電用トランジスタ121cのゲー
トに出力する遅延回路で、例えばキャパシタと抵抗で構
成される一般的な遅延回路である。

【０００５】ここで図17に戻って、123 は電源電位ノー
ド100 から電源電位Ｖccを受けて駆動し、入力された信
号を処理して出力する内部回路で、電源電位の接地電位
からの立ち上がり時に入力信号が非活性化状態にあるこ
とにともない、出力ノードの電位が不定状態にある処理
回路123aを含んでいる。この処理回路の一例を図19に示
す。図19において123a1 および123a2 は互いに一方の出
力を他方の１つの入力としたフリップフロップ回路を構
成するＮＯＲゲート、123a3 および123a4 は入力ノー
ド、123a5 および123a6 は出力ノードで、この出力ノー
ドが電源電位の接地電位からの立ち上がり時に電位が不
定状態にある出力ノードである。ＮＯＲゲート123a1 お
よび123a2 にて構成されるフリップフロップ回路におい
ては、入力ノード123a3 、123a4 およびＰＯＲ出力ノー
ド122 からの入力がすべてほぼ接地電位で所定の閾値電
圧より低いＬレベル電位のときは出力ノード123a5 およ
び123a6 の出力が所定の閾値電圧より高い電位のＨレベ
ル電位またはＬレベル電位の不定電位であるが、ＰＯＲ
出力ノード122 からの入力がＨレベル電位ならば出力ノ
ード123a5 の電位は入力ノード123a3 および123a4 の入
力にかかわらずＬレベル電位となり、入力ノード123a4
の入力が例えば電源電位Ｖccの接地電位からの立ち上が
り時のようにＬレベル電位のとき出力ノード123a6 はＨ
レベル電位となる回路である。

【０００６】次に以上のように構成された半導体集積回
路の動作について図20のタイミングチャートを用いて説
明する。まず、図20の(a) に示すように電源電位Ｖccが
接地電位から所定電位に時刻ｔ₁で立ち上がり始める。
すると図18に示されたキャパシタ121aを介して第１のノ
ード121bの電位Ｎ１が図20の(b) に示すように電源電位
Ｖccに追随して上昇する。この第１のノード121bの電位
Ｎ１が第１のインバータ121dの閾値電圧を越える時刻ｔ
₂までは図20の(c) に示すようにパワーオンリセット反
転信号／ＰＯＲとして所定電位への立ち上がり過程にあ
る電源電位Ｖccが第１のインバータ121dによりほぼその
まま／ＰＯＲ出力ノード121eに出力される。そして第１
のノード121bの電位Ｎ１が第１のインバータ121dの閾値
電圧を越えると／ＰＯＲ出力ノード121eに出力されてい
るパワーオンリセット反転信号／ＰＯＲはほぼ接地電位
へ立ち下がる。

【０００７】上記パワーオンリセット反転信号／ＰＯＲ
は上記したように時刻ｔ₂付近でわずかに接地電位より
も高い電位となるが、第３のインバータ121gの閾値電圧
は越えておらず、このパワーオンリセット反転信号／Ｐ
ＯＲを受け、図20の(e) に示すように電源電位Ｖccに追
随し、Ｈレベル電位に立ち上がるパワーオンリセット信
号ＰＯＲが第３のインバータ121gによりＰＯＲ出力ノー
ド122 に出力される。このパワーオンリセット信号ＰＯ
Ｒを受け、図17に示される内部回路123 における電源電
位Ｖccの立ち上がり時に電位が不定状態にある出力ノー
ドをもつ処理回路123aのＬレベル電位にリセットされる
べき出力ノード123a5 の電位ＩＮ１が図20の(f) に示す
ように時刻ｔ₃でＬレベル電位にリセットされ、Ｈレベ
ル電位Ｖccにリセットされるべき不定電位ノード123a6
の電位ＩＮ２が図20の(g) に示すように時刻ｔ₄でＨレ
ベル電位にリセットされる。

【０００８】一方、上記パワーオンリセット信号ＰＯＲ
を受け、図18に示される遅延回路121hにより放電用トラ
ンジスタ121cのゲートに出力される遅延信号ＤＰＯＲが
図20の(d) に示すように遅延回路121hによって決定され
る遅延時間ΔＴだけ遅延されて立ち上がり、時刻ｔ₅で
放電用トランジスタ121cの閾値電圧を越える。すると第
１のノード121bは放電用トランジスタ121cを介して接地
電位ノード110 と導通し、この第１のノード121bの電位
Ｎ１は図20の(b) に示すようにＬレベル電位に立ち下が
る。この第１のノード121bの電位Ｎ１がＬレベル電位に
なったのを受け、／ＰＯＲ出力ノード121eに出力される
パワーオンリセット反転信号／ＰＯＲは立ち上がり、図
20の(c) に示すように時刻ｔ₆で第３のインバータ121g
の閾値電圧を越える。するとこの第３のインバータ121g
によりＰＯＲ出力ノード122 に出力されるパワーオンリ
セット信号ＰＯＲが図20の(e) に示すように時刻ｔ₇で
ほぼ接地電位に立ち下がる。さらに遅延回路121hによっ
て出力される遅延信号ＤＰＯＲは図20の(d) に示すよう
に時刻ｔ₈でほぼ接地電位に立ち下がる。

【０００９】次に電源電位Ｖccが半導体集積回路が通常
動作している時の所定電位から瞬停し、100ns 〜１μs
程度Ｌレベル電位となり再び立ち上がる場合のこの従来
のパワーオンリセット信号発生装置の動作を説明する。
まず、図21の(a) に示すように電源電位Ｖccが時刻ｔ₁₀
で所定電位からＬレベル電位に立ち下がる。するとキャ
パシタ121aを介して第１のノード121bの電位Ｎ１が図21
の(b) に示すようにほぼ接地電位からマイナス電位に立
ち下がる。第１のインバータ121dによって出力されるパ
ワーオンリセット反転信号／ＰＯＲは入力側の第１のノ
ード121bの電位Ｎ１がＬレベルのままなので、図21の
(c) に示すように電源電位Ｖccに追随して時刻ｔ₁₁でＨ
レベル電位からＬレベル電位に立ち下がる。

【００１０】第１のノード121bの電位Ｎ１は第２のイン
バータ121fにより、上記パワーオンリセット反転信号／
ＰＯＲがこのインバータ121fの閾値電圧以下になるまで
は接地電位になろうとするが、キャパシタ121aを介して
マイナス電位になろうとする能力の方が強いので第１の
ノード121bの電位Ｎ１はほぼ電源電位Ｖccの所定電位に
マイナスをつけた程度の電位まで立ち下がる。さらに図
21の(a) に示すように時刻ｔ₁₀から100ns 〜１μs 程度
時間が経過した時刻ｔ₁₂で電源電位Ｖccが立ち上がる
と、キャパシタ121aを介して第１のノード121bの電位Ｎ
１が図21の(b) に示すようにほぼ接地電位よりわずかに
上まで上昇する。第１のインバータ121dによって出力さ
れるパワーオンリセット反転信号／ＰＯＲは入力側の第
１のノード121bの電位Ｎ１がＬレベルのままなので、図
21の(c) に示すように電源電位Ｖccに追随して時刻ｔ₁₃
でＬレベル電位からＨレベル電位に立ち上がる。

【００１１】このパワーオンリセット反転信号／ＰＯＲ
が時刻ｔ₁₃で第３のインバータ121gの閾値電圧を越える
までは第３のインバータ121gにより出力されるパワーオ
ンリセット信号ＰＯＲは図21の(e) に示すように電源電
位Ｖccとともに立ち上がりＨレベル電位となり、パワー
オンリセット反転信号／ＰＯＲが第３のインバータ121g
の閾値電圧を越えるとＬレベル電位に立ち下がり、時刻
ｔ₁₄でほぼ接地電位となる。遅延回路121hにより出力さ
れるパワーオンリセット信号ＰＯＲの遅延信号ＤＰＯＲ
も図21の(d) に示すように遅延時間ΔＴだけ遅れてＨレ
ベル電位に立ち上がり、Ｌレベル電位に立ち下がる。

【００１２】

【発明が解決しようとする課題】上記のような従来のパ
ワーオンリセット信号発生回路121 から出力されるパワ
ーオンリセット信号ＰＯＲが、例えば上記のように電源
電位Ｖccが瞬停するなどの原因でＨレベル電位になって
いる期間が短い場合、図17に示された内部回路123 にお
ける処理回路123aの出力ノードがリセットされる前にパ
ワーオンリセット信号ＰＯＲが立ち下がり、この出力ノ
ードが確実にリセットされないという問題があった。

【００１３】この発明は上記した点に鑑みてなされたも
のであり、出力ノードが確実にリセットされてから立ち
下がるパワーオンリセット信号ＰＯＲを出力するパワー
オンリセット信号発生装置を得ることを目的とするもの
である。

【００１４】

【課題を解決するための手段】この発明に係る半導体集
積回路は、電源電位が供給される電源電位ノード、この
電源電位ノードに供給される電源電位にて駆動され、パ
ワーオンリセット信号によって出力ノードがリセット電
位にされるとともに、リセット後に入力された信号を処
理して上記出力ノードに出力する処理回路を有した内部
回路、ＨレベルとＬレベルとの２値をもつリセット信号
が入力される第１の入力ノードと上記処理回路の出力ノ
ードにおける電位を受ける第２の入力ノードとを有し、
第１の入力ノードに入力されるリセット信号がＨレベル
とＬレベルとの第１の状態変化をすると上記第２の入力
ノードに入力された電位状態にかかわらず第１のレベル
から第２のレベルに変化し、第２の入力ノードに入力さ
れる上記処理回路の出力ノードにおける電位がリセット
電位になった時点以降に第２のレベルから第１のレベル
に変化する上記パワーオンリセット信号を出力する信号
発生手段とを設けたものである。

【００１５】また、電源電位が供給される電源電位ノー
ド、この電源電位ノードに供給される電源電位を受け、
所定期間Ｈレベルの電位となる第１の信号を出力する第
１の信号発生手段、上記電源電位ノードに供給される電
源電位にて駆動され、パワーオンリセット信号によって
出力ノードがリセット電位にされるとともに、リセット
後に入力された信号を処理して上記出力ノードに出力す
る処理回路を有した内部回路、上記第１の信号発生手段
からの第１の信号が入力される第１の入力ノードと上記
処理回路の出力ノードにおける電位を受ける第２の入力
ノードとを有し、上記第１の信号がＬレベルからＨレベ
ルに変化すると上記第２の入力ノードに入力された電位
状態にかかわらず第１のレベルから第２のレベルに変化
し、第２の入力ノードに入力される上記処理回路の出力
ノードにおける電位がリセット電位になった時点以降に
第２のレベルから第１のレベルに変化する上記パワーオ
ンリセット信号を出力する第２の信号発生手段を設けた
ものである。

【００１６】また、電源電位が供給される電源電位ノー
ド、この電源電位ノードに供給される電源電位にて駆動
され、パワーオンリセット信号によって出力ノードがリ
セット電位にされるとともに、リセット後に入力された
信号を処理して上記出力ノードに出力する処理回路およ
び上記出力ノードがリセット電位になるとＨレベルの信
号を出力するダイナミックメモリにおけるアドレスバッ
ファ回路を有した内部回路、ＨレベルとＬレベルとの２
値をもつリセット信号が入力される第１の入力ノードと
上記アドレスバッファ回路の出力を受ける第２の入力ノ
ードとを有し、第１の入力ノードに入力されるリセット
信号がＨレベルとＬレベルとの第１の状態変化をすると
上記第２の入力ノードに入力された電位状態にかかわら
ず第１のレベルから第２のレベルに変化し、第２の入力
ノードに入力される上記アドレスバッファ回路の出力が
Ｈレベルになった時点以降に第２のレベルから第１のレ
ベルに変化する上記パワーオンリセット信号を出力する
信号発生手段を設けたものである。

【００１７】

【作用】この発明においてはパワーオンリセット信号を
出力する信号発生手段をリセット信号もしくは第１の信
号に基づいて立ち上がり、内部回路における処理回路の
出力ノードがリセット電位にリセットされてから立ち下
がるパワーオンリセット信号を発生するような構成とし
たので内部回路における処理回路の出力ノードがリセッ
トされる前にパワーオンリセット信号が立ち下がること
がない。

【００１８】

【実施例】

実施例１．以下にこの発明の実施例１であるパワーオン
リセット信号を出力する信号発生手段を備えた半導体集
積回路について、図１のブロック図に基づいて説明す
る。図１において200 は半導体集積回路、210 は電源電
位Ｖccが印加される電源電位ノード、220 は電位が接地
電位の接地電位ノード、230 は上記電源電位ノード210
から電源電位Ｖccを受けて駆動し、入力された信号を処
理して出力する内部回路で、電源電位Ｖccの立ち上がり
時に電位が不定状態にある出力ノード231 をもつ処理回
路232 を有している。この出力ノード231 は電源電位ノ
ード210 の電位Ｖccの接地電位から所定電位、この実施
例では５Ｖへの立ち上がり時に、上記処理回路232 への
入力信号が非活性化状態にあることにともない、電位が
所定の閾値電圧より高い電位のＨレベル電位になるか所
定の閾値電圧より低い電位のＬレベル電位になるか分か
らない不定状態になるものである。

【００１９】ちなみに接地電位はＬレベル電位に含ま
れ、上記所定電位、この実施例では５Ｖの電位はＨレベ
ル電位に含まれている。240 は電源電位ノード210 から
電源電位Ｖccを受けて駆動し、第１の入力ノード250 に
チップ外部から入力されるリセット信号ＲＳＴまたはチ
ップ内部の回路から出力されるリセット信号ＲＳＴを受
け、第２の入力ノード260 に上記内部回路230 における
処理回路232 の、パワーオンリセット信号ＰＯＲによっ
てリセット電位にリセットされる１つの出力ノード231
の電位ＩＡを受け、ＰＯＲ出力ノード270 に上記リセッ
ト信号ＲＳＴのＬレベル電位からＨレベル電位への立ち
上がりとともにＬレベルからＨレベルへ立ち上がり、上
記第２の入力ノード260 に入力される出力ノード231 の
電位ＩＡがリセット電位になった時点以降に立ち下がる
パワーオンリセット信号を出力する信号発生手段であ
る。

【００２０】この信号発生手段240 は例えば上記リセッ
ト電位がＨレベル電位ならばセット入力側(S) に第１の
入力ノード250 からのリセット信号ＲＳＴを受け、リセ
ット入力側(R) に第２の入力ノード260 の電位ＩＡを受
け、セット優先出力側(Q) からＰＯＲ出力ノード270 に
パワーオンリセット信号ＰＯＲを出力するＲ−Ｓフリッ
プフロップ回路241 により構成され、上記リセット電位
がＬレベル電位ならば図２に示すように入力側に第２の
入力ノード260 の電位ＩＡを受けるインバータ242 およ
びセット入力側(S) に第１の入力ノード250 からのリセ
ット信号ＲＳＴを受け、リセット入力側(R) に上記イン
バータ242 の出力を受け、セット優先出力側(Q) からＰ
ＯＲ出力ノード270 にパワーオンリセット信号ＰＯＲを
出力するＲ−Ｓフリップフロップ回路241 とで構成され
ているものである。上記Ｒ−Ｓフリップフロップ回路24
1 はセット入力側(S) がＨレベル電位ならば、セット優
先出力側(Q) にセット優先なのでリセット入力側(R) の
電位に関係なくＨレベル電位の信号を出力し、セット入
力側(S) がＬレベル電位でリセット入力側(R) の電位が
Ｈレベル電位ならば、セット優先出力側(Q) にＬレベル
電位の信号を出力し、セット入力側(S) がＬレベル電位
でリセット入力側(R) の電位がＬレベル電位ならば、セ
ット優先出力側(Q) にそれまで出力していたレベルの信
号を引き続き出力する回路である。

【００２１】次に以上のように構成されたこの実施例１
の動作について図３から図５のタイミングチャートを用
いて説明する。図３はリセット信号ＲＳＴの活性期間、
この実施例ではＨレベル電位になっている期間が長い場
合の動作を示すタイミングチャートで、まず図３の(a)
に示すように電源電位ノード210 の電位Ｖccが時刻ｔ₂₀
にて接地電位から立ち上がり始め、時刻ｔ₂₁で所定の閾
値電圧を越えＨレベル電位となり、時刻ｔ₂₂で所定電位
の５Ｖに達する。この時点では、第２の入力ノード260
に入力される内部回路230 における処理回路232 の出力
ノード231 の電位ＩＡは図３の(b) および(c) に示すよ
うにＨレベル電位または図３の(d) および(e) に示すよ
うにＬレベル電位の不定状態にある。しかし、第１の入
力ノード250 から入力されるリセット信号ＲＳＴが図３
の(f) に示すように時刻ｔ₂₃でＬレベル電位からＨレベ
ル電位に立ち上がると、第２の入力ノード260 の電位Ｉ
Ａにかかわらず上記リセット信号ＲＳＴに基づき、信号
発生手段240 によりパワーオンリセット信号ＰＯＲが図
３の(g) に示すように時刻ｔ₂₄でＬレベル電位からＨレ
ベル電位に立ち上がる。

【００２２】このＨレベルになったパワーオンリセット
信号ＰＯＲを受け、処理回路232 の不定状態の電位がリ
セット電位と異なっている出力ノード231 の電位ＩＡが
図３の(b) および(d) に示すように時刻ｔ₂₅にリセット
電位となる。その後、第１の入力ノード250 に入力され
ているリセット信号ＲＳＴが時刻ｔ₂₆でＨレベル電位か
らＬレベル電位になると、信号発生手段240 によりＰＯ
Ｒ出力ノード270 に出力されるパワーオンリセット信号
ＰＯＲが時刻ｔ₂₇でほぼ接地電位に立ち下がる。

【００２３】図４はリセット信号ＲＳＴの活性期間が短
く、処理回路232 の出力ノード231の電位ＩＡが不定状
態にあるときの電位がリセット電位と同じ場合のタイミ
ングチャートで、電源電位Ｖccが図４の(a) に示すよう
に時刻ｔ₂₀で接地電位から立ち上がり始め、パワーオン
リセット信号ＰＯＲが図４の(e) に示すように時刻ｔ₂₄
でＬレベル電位からＨレベル電位に立ち上がるまでは図
３に示されたリセット信号ＲＳＴの活性期間が長い場合
の動作と同じである。その後、第１の入力ノード250 に
入力されているリセット信号ＲＳＴが図４の(d) に示す
ように時刻ｔ₃₀でＨレベル電位からＬレベル電位になる
と、上記出力ノード231 は図４の(b) および(c) に示す
ようにすでにリセット電位になっているので、信号発生
手段240によりＰＯＲ出力ノード270 に出力されるパワ
ーオンリセット信号ＰＯＲが図４の(e) に示すように時
刻ｔ₃₁でほぼ接地電位に立ち下がる。

【００２４】図５はリセット信号ＲＳＴの活性期間が短
く、処理回路232 の出力ノード231の電位ＩＡが不定状
態にあるときの電位がリセット電位と異なる場合のタイ
ミングチャートで、電源電位Ｖccが図５の(a) に示すよ
うに時刻ｔ₂₀で接地電位から立ち上がり始め、リセット
信号ＲＳＴが図５の(d) に示すように時刻ｔ₃₀でＨレベ
ル電位からＬレベル電位になるまでは図４に示されたリ
セット信号ＲＳＴの活性期間が短く、処理回路232 の出
力ノード231 の電位ＩＡが不定状態にあるときの電位が
リセット電位と同じ場合の動作と同じである。その後、
Ｈレベル電位になったパワーオンリセット信号ＰＯＲを
受け、処理回路232 の不定状態の電位がリセット電位と
異なっている出力ノード231 の電位ＩＡが図５の(b) お
よび(c)に示すように時刻ｔ₃₂にリセット電位となる。
すると信号発生手段240 によりＰＯＲ出力ノード270 に
出力されるパワーオンリセット信号ＰＯＲが図５の(e)
に示すように時刻ｔ₃₃でほぼ接地電位に立ち下がる。上
記したこの発明の実施例１における半導体集積回路200
では信号発生手段240 により出力されるパワーオンリセ
ット信号ＰＯＲは内部回路230 における処理回路232 の
出力ノード231 の電位ＩＡがリセット電位にリセットさ
れて立ち下がるので、上記出力ノード231 の電位ＩＡが
確実にリセットできる。

【００２５】実施例２．次に、この発明の実施例２であ
るパワーオンリセット信号を出力する信号発生手段を備
えた半導体集積回路について、図６のブロック図に基づ
いて説明する。図６において300 は半導体集積回路、31
0 は電源電位Ｖccが印加される電源電位ノード、320 は
電位が接地電位の接地電位ノード、330 は上記電源電位
ノード310 から電源電位Ｖccを受けて駆動し、この電源
電位Ｖccの接地電位から所定電位の５Ｖへの立ち上がり
に基づいてＬレベル電位からＨレベル電位へ立ち上が
り、所定時間経過後にＬレベル電位に立ち下がる第１の
信号Ｓ１を出力する、例えば図14に示した従来のパワー
オンリセット信号発生回路121 にて構成される第１の信
号発生手段である。

【００２６】340 は上記電源電位ノード310 から電源電
位Ｖccを受けて駆動し、入力された信号を処理して出力
する内部回路で、電源電位Ｖccの立ち上がり時に電位が
不定状態にある出力ノード341 をもつ処理回路342 を有
している。この出力ノード341 は電源電位ノード310 の
電位Ｖccの接地電位から所定電位、この実施例では５Ｖ
への立ち上がり時に、上記処理回路342 への入力信号が
非活性化状態にあることにともない、Ｈレベル電位にな
るかＬレベル電位になるか分からない不定状態になるも
のである。

【００２７】350 は電源電位ノード210 から電源電位Ｖ
ccを受けて駆動し、第１の入力ノード360 に第１の信号
発生手段330 から出力される第１の信号Ｓ１を受け、第
２の入力ノード370 に上記内部回路340 における処理回
路342 の、パワーオンリセット信号ＰＯＲによってリセ
ット電位にリセットされる１つの出力ノード341 の電位
ＩＡを受け、ＰＯＲ出力ノード380 に上記第１の信号Ｓ
１のＬレベル電位からＨレベル電位への立ち上がりとと
もに立ち上がり、上記第２の入力ノード370 に入力され
る出力ノード341 の電位ＩＡがリセット電位になった時
点以降に立ち下がるパワーオンリセット信号を出力する
第２の信号発生手段である。

【００２８】この第２の信号発生手段350 は図１および
図２に示した実施例１における信号発生手段240 と同様
に、例えば上記リセット電位がＨレベル電位ならばセッ
ト入力側(S) に第１の入力ノード360 からのリセット信
号ＲＳＴを受け、リセット入力側(R) に第２の入力ノー
ド370 の電位ＩＡを受け、セット優先出力側(Q) からＰ
ＯＲ出力ノード380 にパワーオンリセット信号ＰＯＲを
出力するＲ−Ｓフリップフロップ回路351 により構成さ
れ、上記リセット電位がＬレベル電位ならば入力側に第
２の入力ノード370 の電位ＩＡを受けるインバータ352
およびセット入力側(S) に第１の入力ノード360 からの
リセット信号ＲＳＴを受け、リセット入力側(R) に上記
インバータ352 の出力を受け、セット優先出力側(Q) か
らＰＯＲ出力ノード380 にパワーオンリセット信号ＰＯ
Ｒを出力するＲ−Ｓフリップフロップ回路351 とで構成
されているものである。

【００２９】次に以上のように構成されたこの実施例２
の動作について図７から図９のタイミングチャートを用
いて説明する。図７は第１の信号発生手段330 から出力
される第１の信号Ｓ１の活性期間、この実施例ではＨレ
ベル電位になっている期間が長い場合の動作を示すタイ
ミングチャートで、まず図７の(a) に示すように電源電
位ノード310 の電位Ｖccが時刻ｔ₄₀にて接地電位から立
ち上がり始め、時刻ｔ₄₁で所定の閾値電圧を越えＨレベ
ル電位となり、時刻ｔ₄₂で第所定電位である５Ｖに達す
る。この電源電位ノード310 の電位Ｖccを受ける第１の
信号発生手段330 は、図７の(b) に示すように電源電位
ノード310 の電位Ｖccの立ち上がりとともに接地電位か
ら立ち上がり、時刻ｔ₄₁でＨレベル電位となり、時刻ｔ
₄₂で略５ＶのＨレベル電位となる第１の信号Ｓ１を出力
する。

【００３０】この時点では、第２の入力ノード370 に入
力される内部回路340 における処理回路342 の出力ノー
ド341 の電位ＩＡは図７の(c) および(d) に示すように
Ｈレベル電位または図７の(e) および(f) に示すように
Ｌレベル電位の不定状態にあるが、上記第１の信号発生
手段330 からの第１の信号Ｓ１を第１の入力ノード360
に受けた第２の信号発生手段350 は、第２の入力ノード
370 の電位ＩＡにかかわらず、ＰＯＲ出力ノード380 に
図７の(g) に示すように時刻ｔ₄₃でＨレベル電位となる
パワーオンリセット信号ＰＯＲを出力する。このＨレベ
ルになったパワーオンリセット信号ＰＯＲを受け、上記
処理回路342 の不定状態時の電位がリセット電位と異な
っている出力ノード341 の電位ＩＡが図７の(c) および
(e) に示すように時刻ｔ₄₄でリセット電位となる。その
後、第１の入力ノード360 に入力されている第１の信号
発生手段330 からの第１の信号Ｓ１が時刻ｔ₄₅でＨレベ
ル電位からＬレベル電位になると、第２の信号発生手段
350 によりＰＯＲ出力ノード380 に出力されるパワーオ
ンリセット信号ＰＯＲが時刻ｔ₄₆でほぼ接地電位に立ち
下がる。

【００３１】図８は電源電位ノード310 に印加される電
源電位Ｖccの瞬停などが原因で、第１の信号発生手段33
0 から出力される第１の信号Ｓ１の活性期間が短く、処
理回路342 の出力ノード341 の電位ＩＡが不定状態にあ
るときの電位がリセット電位と同じ場合のタイミングチ
ャートで、まず電源電位ノード310 の電位Ｖccが図８の
(a) に示すように時刻ｔ₅₀でＨレベル電位からＬレベル
電位となり、時刻ｔ₅₁で再びＨレベル電位に立ち上がる
と、このＨレベルに立ち上がった電源電位Ｖccを受け、
第１の信号発生手段330 により出力される第１の信号Ｓ
１が図８の(b)に示すように時刻ｔ₅₁でＨレベル電位に
立ち上がる。すると、この第１の信号Ｓ１を第１の入力
ノード360 に受けた第２の信号発生手段350 は第２の入
力ノード370 の電位ＩＡによらず、図８の(e) に示すよ
うに時刻ｔ₅₂でＨレベルに立ち上がるパワーオンリセッ
ト信号ＰＯＲをＰＯＲ出力ノード380 に出力する。

【００３２】そして第１の信号発生手段330 により出力
される第１の信号Ｓ１は図８の(b)に示すように時刻ｔ
₅₃でＬレベル電位に立ち下がる。こので時点では既に内
部回路340 における処理回路342 の出力ノード341 の電
位ＩＡは図８の(c) または(d) に示すようにリセット電
位になっているので、この第１の信号Ｓ１がＬレベルに
なったのを受け、第２の信号発生手段350 は図８の(e)
に示すように時刻ｔ₅₄でほぼ接地電位に立ち下がるパワ
ーオンリセット信号ＰＯＲをＰＯＲ出力ノード380 に出
力する。

【００３３】図９は電源電位ノード310 に印加される電
源電位Ｖccの瞬停などが原因で、第１の信号発生手段33
0 から出力される第１の信号Ｓ１の活性期間が短く、処
理回路342 の出力ノード341 の電位ＩＡが不定状態にあ
るときの電位がリセット電位と異なる場合のタイミング
チャートで、電源電位ノード310 の電位Ｖccが図９の
(a) に示すように時刻ｔ₅₀でＨレベル電位からＬレベル
電位となり、時刻ｔ₅₁で再びＨレベル電位に立ち上が
り、このＨレベルに立ち上がった電源電位Ｖccを受け、
第１の信号発生手段330 により出力される第１の信号Ｓ
１が図９の(b) に示すように時刻ｔ₅₁でＨレベル電位に
立ち上がり、このＨレベルに立ち上がった第１の信号Ｓ
１をうけ、第２の信号発生手段により図９の(e) に示す
ように時刻ｔ₅₂でＨレベルに立ち上がるパワーオンリセ
ット信号ＰＯＲがＰＯＲ出力ノード380 に出力され、第
１の信号発生手段330 により出力される第１の信号Ｓ１
が図９の(b) に示すように時刻ｔ₅₃でＬレベル電位に立
ち下がるまでは、図８に示された電源電位ノード310 に
印加される電源電位Ｖccの瞬停などが原因で、第１の信
号発生手段330 から出力される第１の信号Ｓ１の活性期
間が短く、処理回路342の出力ノード341 の電位ＩＡが
不定状態にあるときの電位がリセット電位と同じ場合の
動作と同じである。

【００３４】この第１の信号Ｓ１がＬレベル電位に立ち
下がった時点では、まだ内部回路340 における処理回路
342 の出力ノード341 の電位ＩＡは図９の(c) または
(d) に示すようにリセット電位になっていないので、第
２の信号発生手段350 からのパワーオンリセット信号Ｐ
ＯＲはＨレベル電位のままである。その後上記Ｈレベル
電位に立ち上がったパワーオンリセット信号ＰＯＲを受
け、上記処理回路342 の出力ノード341 の電位ＩＡが図
９の(c) または(d) に示すように時刻ｔ₅₅でリセット電
位になると、この電位ＩＡを第２の入力ノードに受ける
第２の信号発生手段によりＰＯＲ出力ノード380 に出力
されるパワーオンリセット信号ＰＯＲが図９の(e) に示
すように時刻ｔ₅₆でほぼ接地電位に立ち下がる。

【００３５】上記したこの発明の実施例２における半導
体集積回路300 では第２の信号発生手段350 により出力
されるパワーオンリセット信号ＰＯＲは内部回路340 に
おける処理回路342 の出力ノード341 の電位ＩＡがリセ
ット電位にリセットされて立ち下がるので、上記出力ノ
ード341 の電位ＩＡが実施例１と同様に確実にリセット
できる。

【００３６】実施例３．次に、この発明の実施例３であ
るパワーオンリセット信号を出力する信号発生手段を備
えた半導体集積回路について、図10のブロック図に基づ
いて説明する。図10において上記実施例１と異なるの
は、実施例１では内部回路230 における処理回路232 の
１つの出力ノード231 の電位ＩＡを第２の入力ノード26
0 を介してパワーオンリセット信号を出力する信号発生
手段240 に入力していたが、この実施例３では上記処理
回路232 の複数の出力ノード231a、231b、・・・、231c
の電位ＩＡ１、ＩＡ２、・・・、ＩＡｎ（ｎは自然数）
を上記信号発生手段240 に入力している点である。この
信号発生手段240 は例えば図10に示すような回路からな
り、この信号発生手段240 において241 はＲ−Ｓフリッ
プフロップ回路で、セット入力側(S) がＨレベル電位な
らば、セット優先出力側(Q) にセット優先なのでリセッ
ト入力側(R) の電位に関係なくＨレベル電位の信号を出
力し、セット入力側(S) がＬレベル電位でリセット入力
側(R) の電位がＨレベル電位ならば、セット優先出力側
(Q) にＬレベル電位の信号を出力し、セット入力側(S)
がＬレベル電位でリセット入力側(R) の電位がＬレベル
電位ならば、セット優先出力側(Q) にそれまで出力して
いたレベルの信号を引き続き出力する回路である。

【００３７】242 はインバータで、処理回路232 のリセ
ット電位がＬレベル電位の出力ノード231 の電位を受け
る第２の入力ノード260 はこのインバータ242 の入力側
と接続されている。この実施例では出力ノード231bがこ
れに該当する。243 はｎ入力ＡＮＤゲート（ｎは自然
数）からなる論理回路であり、このｎ入力ＡＮＤゲート
243 は入力側が処理回路232 のリセット電位がＨレベル
電位の出力ノード231 に接続され、上記処理回路232 の
リセット電位がＬレベル電位の出力ノード231 とインバ
ータ242 を介して接続され、出力側が上記Ｒ−Ｓフリッ
プフロップ回路241 のリセット入力側(R) に接続され、
出力ノード231a、231b、・・・、231cの電位ＩＡ１、Ｉ
Ａ２、・・・、ＩＡｎが全てリセット電位になると上記
Ｒ−Ｓフリップフロップ回路241 のリセット入力側(R)
にＨレベル電位を出力する回路である。

【００３８】次に以上のように構成されたこの実施例３
の動作について図11および図12のタイミングチャートを
用いて説明する。図11はリセット信号ＲＳＴの活性期
間、この実施例ではＨレベル電位になっている期間が長
い場合の動作を示すタイミングチャートで、図11の(a)
に示すように電源電位ノード210 の電位Ｖccが時刻ｔ₂₀
にて接地電位から立ち上がり始め、時刻ｔ₂₁で所定の閾
値電圧を越えＨレベル電位となり、時刻ｔ₂₂で所定電位
である５Ｖに達する。この時点では、第２の入力ノード
260 に入力される内部回路230 における処理回路232 の
出力ノード231a、231b、・・・、231cの電位ＩＡ１、Ｉ
Ａ２、・・・、ＩＡｎは図11の(b) から(d) に示すよう
にＨレベル電位またはＬレベル電位の不定状態にある。
しかし、第１の入力ノード250 から入力されるリセット
信号ＲＳＴが図11の(e) に示すように時刻ｔ₂₃でＬレベ
ル電位からＨレベル電位に立ち上がると、第２の入力ノ
ード260 の電位ＩＡ１、ＩＡ２、・・・、ＩＡｎにかか
わらず上記リセット信号ＲＳＴに基づき、信号発生手段
240 によりパワーオンリセット信号ＰＯＲが図11の(f)
に示すように時刻ｔ₆₀でＬレベル電位からＨレベル電位
に立ち上がる。

【００３９】このＨレベルになったパワーオンリセット
信号ＰＯＲを受け、処理回路232 の電位が不定状態の出
力ノード231 の電位ＩＡが図11の(b) から(d) に示すよ
うに時刻ｔ₆₁から時刻ｔ₆₂の間にリセット電位となる。
すると信号発生手段240 におけるｎ入力ＡＮＤゲート24
3 の入力が全てＨレベル電位となり、このｎ入力ＡＮＤ
ゲート243 により上記Ｒ−Ｓフリップフロップ回路241
のリセット入力側(R)にＨレベル電位が出力される。そ
の後、第１の入力ノード250 に入力されているリセット
信号ＲＳＴが時刻ｔ₆₃でＨレベル電位からＬレベル電位
になると、信号発生手段240 によりＰＯＲ出力ノード27
0 に出力されるパワーオンリセット信号ＰＯＲが図11の
(f) に示すように時刻ｔ₆₄でほぼ接地電位に立ち下が
る。

【００４０】図12はリセット信号ＲＳＴの活性期間が短
い場合の動作を示すタイミングチャートで、電源電位Ｖ
ccが図12の(a) に示すように時刻ｔ₂₀で接地電位から立
ち上がり始め、パワーオンリセット信号ＰＯＲが図12の
(f) に示すように時刻ｔ₆₀でＬレベル電位からＨレベル
電位に立ち上がるまでは図11に示されたリセット信号Ｒ
ＳＴの活性期間が長い場合の動作と同じである。その
後、第１の入力ノード250 に入力されているリセット信
号ＲＳＴが図12の(e) に示すように時刻ｔ₆₅でＨレベル
電位からＬレベル電位になるが、この時点では内部回路
230 における処理回路232 の出力ノード231a、231b、・
・・、231cの電位ＩＡ１、ＩＡ２、・・・、ＩＡｎは図
12の(b) から(d) に示すように不定状態にあり、信号発
生手段240によりＰＯＲ出力ノード270 に出力されるパ
ワーオンリセット信号ＰＯＲはまだＨレベル電位のまま
である。

【００４１】そしてこのパワーオンリセット信号ＰＯＲ
を受け、上記処理回路232 の出力ノード231a、231b、・
・・、231cの電位ＩＡ１、ＩＡ２、・・・、ＩＡｎが図
12の(b) から(d) に示すように時刻ｔ₆₆から時刻ｔ₆₇の
間でリセット電位となる。すると信号発生手段240 にお
けるｎ入力ＡＮＤゲート243 の入力が全てＨレベル電位
となり、このｎ入力ＡＮＤゲート243 により上記Ｒ−Ｓ
フリップフロップ回路241 のリセット入力側(R) にＨレ
ベル電位が出力され、図12の(f) に示すように時刻ｔ₆₈
でほぼ接地電位に立ち下がるパワーオンリセット信号Ｐ
ＯＲが上記Ｒ−Ｓフリップフロップ回路241 のセット優
先出力側(Q) からＰＯＲ出力ノード270に出力される。
上記したこの発明の実施例３における半導体集積回路20
0 では信号発生手段240 により出力されるパワーオンリ
セット信号ＰＯＲは内部回路230 における処理回路232
の出力ノード231a、231b、・・・、231cの電位ＩＡ１、
ＩＡ２、・・・、ＩＡｎがリセット電位にリセットされ
て立ち下がるので、上記出力ノード231a、231b、・・
・、231cの電位ＩＡ１、ＩＡ２、・・・、ＩＡｎが確実
にリセットできる。

【００４２】実施例４．次に、この発明の実施例４であ
るパワーオンリセット信号を出力する信号発生手段を備
えた半導体集積回路について、図13のブロック図に基づ
いて説明する。図13において、400 は半導体集積回路、
410 は電源電位Ｖccが印加される電源電位ノード、420
は電位が接地電位の接地電位ノード、430 は上記電源電
位ノード410 から電源電位Ｖccを受けて駆動し、この電
源電位Ｖccの接地電位から所定電位の５Ｖへの立ち上が
りに基づいてＬレベル電位からＨレベル電位へ立ち上が
り、所定時間経過後にＬレベル電位に立ち下がる第１の
信号Ｓ１を出力する、例えば図14に示した従来のパワー
オンリセット信号発生回路121 にて構成される第１の信
号発生手段である。

【００４３】440 は上記電源電位ノード410 から電源電
位Ｖccを受けて駆動し、入力された信号を処理して出力
する内部回路で、電源電位Ｖccの立ち上がり時に電位が
不定状態にある出力ノードをもつ処理回路441 、ｎ個
（ｎは自然数）の出力ノード442a〜442cをもつアドレス
バッファ回路443 を備えている。このアドレスバッファ
回路443 はアドレスラッチイネーブル信号ＡＲＥおよび
ｎ個の外部アドレス信号Ａ₀〜Ａ_n-1を受け、このアド
レスラッチイネーブル信号ＡＲＥがＨレベルのときは上
記外部アドレス信号Ａ₀〜Ａ_n-1をｎ個の内部アドレス
信号に変換して上記出力ノード442aから442cに出力し、
アドレスラッチイネーブル信号ＡＲＥがＬレベルのとき
は、上記処理回路441 の不定状態にある出力ノードがパ
ワーオンリセット信号ＰＯＲを受けリセット電位にされ
ると上記出力ノード442aから442cのすべてにＨレベルを
出力してスタンバイ状態となる。

【００４４】450 は電源電位ノード410 から電源電位Ｖ
ccを受けて駆動し、第１の入力ノード460 を介して上記
第１の信号発生手段430 から出力される第１の信号Ｓ１
を受け、第２の入力ノード470 を介して上記内部回路44
0 におけるアドレスバッファ回路443 の出力ノード442
a、442b、・・・、442cの電位ＲＡ₀、ＲＡ₁、・・
・、ＲＡ_n-1を受け、ＰＯＲ出力ノード480 に上記第１
の信号Ｓ１のＬレベル電位からＨレベル電位への立ち上
がりとともに立ち上がり、上記第２の入力ノード470 に
入力される出力ノード442a〜442cの電位ＲＡ₀〜ＲＡ
_n-1が全てＨレベルになった時点以降に立ち下がるパワ
ーオンリセット信号を出力する第２の信号発生手段であ
る。

【００４５】この第２の信号発生手段450 は例えば図14
に示すような具体的回路からなる。図14において451 は
電源電位ノード410 と第１のノード452 との間に接続さ
れた高抵抗値の抵抗、453 は上記第１のノード452 と接
地電位ノード420 との間にｎ個直列に接続され、各ゲー
ト電極がｎ個の第２の入力ノード470 に接続され、上記
アドレスバッファ回路443 からの出力ＲＡ₀〜ＲＡ_n-1
を受けるｎチャネルＭＯＳトランジスタ、454 は入力側
が上記第１のノード452 に接続され、上記第２の入力ノ
ード470 から受けるＲＡ₀〜ＲＡ_n-1が全てＨレベルな
らばＨレベル、それ以外はＬレベルの信号を出力するイ
ンバータ、455 はセット入力側(S) に第１の入力ノード
460 を介して第１の信号発生手段430 からの第１の信号
Ｓ１を受け、リセット入力側(R) に上記インバータ454
からの出力を受け、セット優先出力側(Q) からＰＯＲ出
力ノード480 にパワーオンリセット信号ＰＯＲを出力す
るＲ−Ｓフリップフロップ回路である。

【００４６】次に以上のように構成されたこの実施例４
の半導体集積回路400 の動作について、図15および図16
のタイミングチャートを用いて説明する。まず図15は第
１の信号発生手段430 から出力される第１の信号Ｓ１の
活性期間、この実施例ではＨレベル電位になっている期
間が長い場合の動作を示すタイミングチャートで、図15
の(a) に示すように電源電位ノード410 の電位Ｖccが時
刻ｔ₇₀にて接地電位から立ち上がり始め、時刻ｔ₇₁で所
定の閾値電圧を越えＨレベル電位となり、時刻ｔ₇₃で所
定電位である５Ｖに達すると、これに応じてＨレベルに
立ち上がる第１の信号Ｓ１が第１の信号発生手段430 に
より図15の(b) に示すように出力される。すると、この
第１の信号Ｓ１を第１の入力ノード460 から受ける第２
の信号発生手段450 は、図15の(f) に示すように時刻ｔ
₇₂でＨレベルに立ち上がるパワーオンリセット信号ＰＯ
Ｒを出力する。

【００４７】この時点では、第２の入力ノード470 に入
力される内部回路440 におけるアドレスバッファ回路44
3 の出力ノード442a、442b、・・・、442cの電位Ｒ
Ａ₀、ＲＡ₁、・・・、ＲＡ_n-1は図15(c) から(e) に
示すようにＬレベル電位にあるが、内部回路440 におけ
る処理回路441 の出力ノードが、上記Ｈレベルに立ち上
がったパワーオンリセット信号ＰＯＲを受けリセット電
位にリセットされていくと、図15の(c) から(e) に示す
ように時刻ｔ₇₄から時刻ｔ₇₅にかけてアドレスバッファ
回路443 の出力ノード442a、442b、・・・、442cの電位
ＲＡ₀、ＲＡ₁、・・・、ＲＡ_n-1はＨレベルとなりス
タンバイ状態となる。そして、第１の信号発生手段430
からの第１の信号Ｓ１が、立ち上がってから所定時間経
った後の時刻ｔ₇₆でＬレベルに立ち下がると、この第１
の信号Ｓ１を受けて第２の信号発生手段450 は図15の
(f) に示すように時刻ｔ₇₇でほぼ接地電位に立ち下がる
パワーオンリセット信号ＰＯＲを出力する。

【００４８】図16は第１の信号発生手段430 から出力さ
れる第１の信号Ｓ１の活性期間が電源電位ノード410 に
印加されている電源電位Ｖccの瞬停などで短くなった場
合の動作を示すタイミングチャートで、図16の(a) に示
すように電源電位Ｖccが時刻ｔ₈₀で瞬停から立ち上が
り、所定の閾値電圧を越えＨレベル電位となり、時刻ｔ
₈₂で所定電位である５Ｖに達すると、これに応じてＨレ
ベルに立ち上がる第１の信号Ｓ１が第１の信号発生手段
430 により図16の(b) に示すように出力される。する
と、この第１の信号Ｓ１を第１の入力ノード460 から受
ける第２の信号発生手段450 は、図16の(f) に示すよう
に時刻ｔ₈₁でＨレベルに立ち上がるパワーオンリセット
信号ＰＯＲを出力し、その後すぐ第１の信号Ｓ１が図16
の(b) にしめすように時刻ｔ₈₃で立ち下がる。

【００４９】この時点では、第２の入力ノード470 に入
力される内部回路440 におけるアドレスバッファ回路44
3 の出力ノード442a、442b、・・・、442cの電位Ｒ
Ａ₀、ＲＡ₁、・・・、ＲＡ_n-1は図16の(c) から(e)
に示すようにＬレベル電位にあるが、内部回路440 にお
ける処理回路441 の出力ノードが、上記Ｈレベルに立ち
上がったパワーオンリセット信号ＰＯＲを受けリセット
電位にリセットされていくと、図16の(c) から(e) に示
すように時刻ｔ₈₄から時刻ｔ₈₅にかけてアドレスバッフ
ァ回路443 の出力ノード442a、442b、・・・、442cの電
位ＲＡ₀、ＲＡ₁、・・・、ＲＡ_n-1はＨレベルとなり
スタンバイ状態となると、これらの電位ＲＡ₀、Ｒ
Ａ₁、・・・、ＲＡ_n-1を受ける第２の信号発生手段45
0 は図16の(f) に示すように時刻ｔ₈₆でほぼ接地電位に
立ち下がるパワーオンリセット信号ＰＯＲを出力する。

【００５０】上記したこの実施例４においては、他の実
施例と同様に処理回路の出力ノードを確実にリセットで
きる。

【００５１】

【発明の効果】この発明における半導体集積回路は、パ
ワーオンリセット信号が内部回路における処理回路の出
力ノードがリセット電位になって立ち下がるので、上記
出力ノードを確実にリセットできるという効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例１の信号発生手段の一例を示
す回路図である。

【図３】この発明の実施例１の動作を示すタイミングチ
ャートである。

【図４】この発明の実施例１の動作を示すタイミングチ
ャートである。

【図５】この発明の実施例１の動作を示すタイミングチ
ャートである。

【図６】この発明の実施例２を示すブロック図である。

【図７】この発明の実施例２の動作を示すタイミングチ
ャートである。

【図８】この発明の実施例２の動作を示すタイミングチ
ャートである。

【図９】この発明の実施例２の動作を示すタイミングチ
ャートである。

【図１０】この発明の実施例３を示すブロック図であ
る。

【図１１】この発明の実施例３の動作を示すタイミング
チャートである。

【図１２】この発明の実施例３の動作を示すタイミング
チャートである。

【図１３】この発明の実施例４を示すブロック図であ
る。

【図１４】この発明の実施例４の第２の信号発生手段の
一例を示す回路図である。

【図１５】この発明の実施例４の動作を示すタイミング
チャートである。

【図１６】この発明の実施例４の動作を示すタイミング
チャートである。

【図１７】従来のパワーオンリセット信号発生回路を含
む半導体集積回路のブロック図である。

【図１８】従来のパワーオンリセット信号発生回路を示
す回路図である。

【図１９】内部回路における処理回路の一例を示す回路
図である。

【図２０】従来のパワーオンリセット信号発生回路の動
作を示すタイミングチャートである。

【図２１】従来のパワーオンリセット信号発生回路の動
作を示すタイミングチャートである。

【符号の説明】

200 半導体集積回路 210 電源電位ノード 230 内部回路 231 出力ノード 232 処理回路 240 信号発生手段 250 第１の入力ノード 260 第２の入力ノード 300 半導体集積回路 310 電源電位ノード 330 第１の信号発生手段 340 内部回路 341 出力ノード 342 処理回路 350 第２の信号発生手段 360 第１の入力ノード 370 第２の入力ノード 400 半導体集積回路 410 電源電位ノード 440 内部回路 441 処理回路 443 アドレスバッファ回路 450 第２の信号発生手段 460 第１の入力ノード 470 第２の入力ノード

Claims

【特許請求の範囲】

【請求項１】電源電位が供給される電源電位ノード、
この電源電位ノードに供給される電源電位にて駆動さ
れ、パワーオンリセット信号によって出力ノードがリセ
ット電位にされるとともに、リセット後に入力された信
号を処理して上記出力ノードに出力する処理回路を有し
た内部回路、ＨレベルとＬレベルとの２値をもつリセッ
ト信号が入力される第１の入力ノードと上記処理回路の
出力ノードにおける電位を受ける第２の入力ノードとを
有し、第１の入力ノードに入力されるリセット信号がＨ
レベルとＬレベルとの第１の状態変化をすると上記第２
の入力ノードに入力された電位状態にかかわらず第１の
レベルから第２のレベルに変化し、第２の入力ノードに
入力される上記処理回路の出力ノードにおける電位がリ
セット電位になった時点以降に第２のレベルから第１の
レベルに変化する上記パワーオンリセット信号を出力す
る信号発生手段を備えた半導体集積回路。
【請求項２】電源電位が供給される電源電位ノード、
この電源電位ノードに供給される電源電位を受け、所定
期間Ｈレベルの電位となる第１の信号を出力する第１の
信号発生手段、上記電源電位ノードに供給される電源電
位にて駆動され、パワーオンリセット信号によって出力
ノードがリセット電位にされるとともに、リセット後に
入力された信号を処理して上記出力ノードに出力する処
理回路を有した内部回路、上記第１の信号発生手段から
の第１の信号が入力される第１の入力ノードと上記処理
回路の出力ノードにおける電位を受ける第２の入力ノー
ドとを有し、上記第１の信号がＬレベルからＨレベルに
変化すると上記第２の入力ノードに入力された電位状態
にかかわらず第１のレベルから第２のレベルに変化し、
第２の入力ノードに入力される上記処理回路の出力ノー
ドにおける電位がリセット電位になった時点以降に第２
のレベルから第１のレベルに変化する上記パワーオンリ
セット信号を出力する第２の信号発生手段を備えた半導
体集積回路。
【請求項３】電源電位が供給される電源電位ノード、
この電源電位ノードに供給される電源電位にて駆動さ
れ、パワーオンリセット信号によって出力ノードがリセ
ット電位にされるとともに、リセット後に入力された信
号を処理して上記出力ノードに出力する処理回路および
上記出力ノードがリセット電位になるとＨレベルの信号
を出力するダイナミックメモリにおけるアドレスバッフ
ァ回路を有した内部回路、ＨレベルとＬレベルとの２値
をもつリセット信号が入力される第１の入力ノードと上
記アドレスバッファ回路の出力を受ける第２の入力ノー
ドとを有し、第１の入力ノードに入力されるリセット信
号がＨレベルとＬレベルとの第１の状態変化をすると上
記第２の入力ノードに入力された電位状態にかかわらず
第１のレベルから第２のレベルに変化し、第２の入力ノ
ードに入力される上記アドレスバッファ回路の出力がＨ
レベルになった時点以降に第２のレベルから第１のレベ
ルに変化する上記パワーオンリセット信号を出力する信
号発生手段を備えた半導体集積回路。