JP4665740B2

JP4665740B2 - リセット検出装置

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Publication number: JP4665740B2
Application number: JP2005349603A
Authority: JP
Inventors: 真一野田; 剛志藤野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-12-02
Filing date: 2005-12-02
Publication date: 2011-04-06
Anticipated expiration: 2025-12-02
Also published as: JP2007155445A

Description

本発明は、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、あるチップがリセットされたことを他のチップが検出可能なリセット検出装置に関する。

従来、複数のチップを有するパッケージの検査を行う装置が公知である。例えば特許文献１の装置では、第１チップと第２チップが内部パッドによって接続され、２つのチップが通常の動作を行うための通常動作モードと、２つのチップにおけるリーク電流の有無を調べるためのテストモードとを有する。テストモード信号がＨｉにセットされると、従来装置は動作モードをテストモードへ移行し、第１チップおよび第２チップと、２つのチップを結ぶ内部パッドとを電気的に切り離す。そして、テスト用レジスタから出力される信号から、リーク電流を測定する。
特開２００２−１３１４００号公報

このように、従来装置では２つのチップを電気的に切り離し、テスト用レジスタから出力される信号によって発生するリーク電流を測定することによって検査を行うものである。しかしながら、従来装置では、各チップの動作状況の検出、特にリセット動作の検出についてまでは考慮されていない。これに対して、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けたりすることが考えられるが、装置の構成が複雑になり、設計面およびコスト面からも好ましくない。

本発明は、上記の問題に鑑みてなされたものであり、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意のチップがリセットしたことを他のチップが簡易な構成で検出可能なリセット検出装置の提供を目的とする。

上記目的を達成するために、請求項１に記載のリセット検出装置では、第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、一方のチップがリセットされたことをもう一方のチップが検出するリセット検出装置であって、第１のチップと第２のチップの非リセット時において、第１のチップおよび第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、第１のチップと第２のチップに接続され、第１のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第２チップリセット電位を超えた場合には、第２チップがリセットされたことを検出する第１検出手段と、第２のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第１チップリセット電位を超えた場合には、第１チップがリセットされたことを検出する第２検出手段とを備えることを特徴とする。

このように、本発明のリセット検出装置では、第１のチップと第２のチップの非リセット時において、第１のチップおよび第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、第１のチップと第２のチップに接続される。第１検出手段は、第１のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第２チップリセット電位を超えた場合には、第２チップがリセットされたことを検出する。また、第２検出手段は、第２のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第１チップリセット電位を超えた場合には、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましい。

請求項２に記載のように、第１チップおよび第２チップは、当該チップのリセット時においてオンされるスイッチング回路をそれぞれ有し、配線の電位は、第１チップまたは第２チップのリセット時において、当該チップのスイッチング回路がオンしてインピーダンスが変化することにより、第１チップリセット電位または第２チップリセット電位を超えることが望ましい。これにより、第１のチップおよび第２のチップがリセットされた場合には、前述した配線の電位が第１チップリセット電位または第２チップリセット電位を確実に超えるようにすることができ、任意のチップがリセットされたことを他のチップがより確実に検出できる。

請求項３に記載のように、第１検出手段は、配線の電位と第２チップリセット電位とを比較する第１比較回路を有し、当該比較回路の比較結果から、配線の電位が第２チップリセット電位を超えたか否かを判定することが望ましい。これにより、第１検出手段は、第１比較回路の比較結果から、第２のチップがリセットされたか否かを確実に検出できる。

請求項４に記載のように、第２検出手段は、配線の電位と第１チップリセット電位とを比較する第２比較回路を有し、当該比較回路の比較結果から、配線の電位が第１チップリセット電位を超えたか否かを判定することが望ましい。これにより、第２検出手段は、第２比較回路の比較結果から、第１のチップがリセットされたか否かを確実に検出できる。

請求項５に記載のように、配線は、マルチチップパッケージの内部において第１チップと第２チップとを接続する内部配線であることが望ましい。前述の配線を内部配線とすることにより、当該配線のための外部端子を新たに設ける必要がなく、マルチチップパッケージに設けられた限られた数の外部端子を効率よく利用できる。

図１は、本発明の一実施形態におけるリセット検出装置の全体構成を示すブロック図である。本リセット検出装置は、第１チップと第２チップとが同一のパッケージに搭載されたマルチチップパッケージに組み込まれて動作する。第１チップには端子ＡＴが、第２チップには端子ＢＴが設けられ、端子ＡＴと端子ＢＴとは内部配線Ｚによって接続される。

図１に示すように、第１チップは内部回路Ａ１、第１リセット検出回路Ａ２、端子ＡＴ、リセット検出線ＡＲから構成され、第２チップは内部回路Ｂ１、第２リセット検出回路Ｂ２、端子ＢＴ、リセット検出線ＢＲとから構成される。内部回路Ａ１および内部回路Ｂ１は、内部パッドを介してパッケージの各ピンに接続される。また、第１リセット検出回路Ａ２および第２リセット検出回路Ｂ２の各々は、リセット検出線ＡＲおよびリセット検出線ＢＲの各々に接続されるとともに、パッケージの電源電圧（以下、Ｖｃｃとする）ピンに接続される。第２リセット検出回路については、接地（以下、ＧＮＤとする）ピンにも接続される。なお、第１チップおよび第２チップの非リセット時においては、前述のリセット検出線ＡＲおよびＢＲには、所定の通常電位が出力されるよう構成される。また、リセット検出線ＡＲとリセット検出線ＢＲとは、内部配線Ｚによって接続される。これにより、外部端子を新たに設ける必要がなく、マルチチップパッケージに設けられた限られた数の外部端子を効率よく利用できる。

次に、第１チップおよび第２チップの各部について詳細に説明する。

はじめに、第１チップの内部構成について説明する。

図２に示すように、内部回路Ａ１は電子回路であり、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。また、内部回路Ａ１は、第１チップの非リセット時には、後述する比較回路Ａ２１へＧＮＤを出力し、第１チップのリセット時には比較回路Ａ２１へＶｃｃを出力する。

第１リセット検出回路Ａ２は、比較回路Ａ２１およびＡ２２、論理回路Ａ２３、スイッチング回路であるＦＥＴＡ２４〜ＦＥＴＡ２６と抵抗Ａ２７とから構成される。

比較回路Ａ２１は、オペアンプを備え、一方の入力端子はＶｃｃに接続され、もう一方の入力端子は内部回路Ａ１に接続される。内部回路Ａ１からＧＮＤが出力されている場合、すなわち、第１チップの非リセット時には、比較回路Ａ２１は出力端子からオフ信号を出力し、内部回路からＶｃｃが出力されている場合、すなわち、第１チップのリセット時には、比較回路Ａ２１は出力端子からオン信号を出力する。

比較回路Ａ２２は、比較回路Ａ２１と同様にオペアンプを備え、一方の入力端子はリセット検出線ＡＲに接続され、もう一方の入力端子には通常電位よりも高い電位である第２チップリセット電位が印加される。リセット検出線ＡＲに第２チップリセット電位よりも低い電位が出力されている場合、すなわち第２チップの非リセット時には、比較回路Ａ２２は出力端子からオフ信号を出力する。リセット検出線ＡＲに第２チップリセット電位を超える電位が出力されている場合、すなわち第２チップのリセット時には、比較回路Ａ２２は出力端子からオン信号を出力する。

論理回路Ａ２３は、公知のコンピュータから構成され、内部回路Ａ２１から出力される電位と、比較回路Ａ２２の出力端子から出力される信号とを検出し、第１チップおよび第２チップのリセット・非リセットを判別して、判別信号を内部回路Ａ２１へ出力する。

次に、スイッチング回路を構成するＦＥＴＡ２４〜ＦＥＴＡ２６と抵抗Ａ２７について説明する。

ＦＥＴＡ２４〜ＦＥＴＡ２６は、公知の電界効果トランジスタ（Ｐチャネル型）であり、ＦＥＴＡ２４のソースはＶｃｃに接続され、ＦＥＴＡ２４のドレインは抵抗Ａ２７を介してリセット検出線ＡＲに接続される。ＦＥＴＡ２４のゲートは、比較回路Ａ２１の出力端子に接続される。ＦＥＴＡ２５のソースはＶｃｃに接続され、ＦＥＴＡ２５のドレインは後述するＦＥＴ２６のソースに接続される。ＦＥＴＡ２５のゲートは、ＦＥＴＡ２５のドレインとＦＥＴＡ２６のソースとを結ぶ配線に接続される。ＦＥＴＡ２６のソースはＦＥＴＡ２５のドレインに接続され、ＦＥＴＡ２６のドレインは抵抗Ａ２７を介してリセット検出線ＡＲに接続される。ＦＥＴＡ２６のゲートは、ＦＥＴＡ２４のドレインと抵抗Ａ２７とを結ぶ配線に接続される。なお、ＦＥＴＡ２４〜ＦＥＴＡ２６に関しては、バイポーラ型のＰＮＰトランジスタを利用しても良い。このスイッチング回路が動作することにより、第１チップのリセットを第２チップから確実に検出することができるのである。

次に、第２チップの内部構成について説明する。

図２に示すように、内部回路Ｂ１は電子回路であり、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。また、内部回路Ｂ１は、第２チップの非リセット時には、後述する比較回路Ｂ２１へＧＮＤを出力し、第２チップのリセット時には、比較回路Ｂ２１へＶｃｃを出力する。

第２リセット検出回路Ｂ２は、比較回路Ｂ２１およびＢ２２、論理回路Ｂ２３、スイッチング回路であるＦＥＴＢ２４〜ＦＥＴＢ２６と抵抗Ｂ２７とから構成される。

比較回路Ｂ２１は、オペアンプを備え、一方の入力端子はＶｃｃに接続され、もう一方の入力端子は内部回路Ｂ１に接続される。内部回路Ｂ１からＧＮＤが出力されている場合、すなわち、第２チップの非リセット時には、比較回路Ｂ２１は出力端子からオン信号を出力し、内部回路からＶｃｃが出力されている場合、すなわち、第２チップのリセット時には、比較回路Ｂ２１は出力端子からオフ信号を出力する。

比較回路Ｂ２２は、比較回路Ｂ２１と同様にオペアンプを備え、一方の入力端子はリセット検出線ＢＲに接続され、もう一方の入力端子には通常電位よりも高い電位である第１チップリセット電位が印加される。この第１チップリセット電位は、前述した第２チップリセット電位よりも低く設定される。リセット検出線ＢＲに第１チップリセット電位よりも低い電位が出力されている場合、すなわち第１チップの非リセット時には、比較回路Ｂ２２は出力端子からオフ信号を出力する。リセット検出線ＢＲに第１チップリセット電位を超える電位が出力されている場合、すなわち第１チップのリセット時には、比較回路Ｂ２２は出力端子からオン信号を出力する。

論理回路Ｂ２３は、公知のコンピュータから構成され、内部回路Ｂ２１から出力される電位と、比較回路Ｂ２２の出力端子から出力される信号とを検出し、第１チップおよび第２チップのリセット・非リセットを判別して、判別信号を内部回路Ｂ２１へ出力する。

次に、スイッチング回路を構成するＦＥＴＢ２４〜ＦＥＴＢ２６と抵抗Ｂ２７について説明する。

ＦＥＴＢ２４〜ＦＥＴＢ２６は、公知の電界効果トランジスタ（Ｎチャネル型）であり、ＦＥＴＢ２４のドレインは、後述するＦＥＴＢ２５のドレインとＦＥＴＢ２６のソースとを結ぶ配線に接続され、ＦＥＴＢ２４のソースはＧＮＤに接続される。ＦＥＴＢ２４のゲートは、比較回路Ｂ２１の出力端子に接続される。ＦＥＴＢ２５のドレインはＦＥＴＢ２６のソースに接続され、ＦＥＴＢ２５のソースはＧＮＤに接続される。ＦＥＴＢ２５のゲートは、ＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線に接続される。ＦＥＴＢ２６のドレインは、抵抗Ｂ２７を介してリセット検出線ＢＲに接続され、ＦＥＴＢ２６のソースはＦＥＴＢ２５のドレインと接続される。ＦＥＴＢ２６のゲートは、ＦＥＴＢ２６のドレインと抵抗Ｂ２７とを結ぶ配線に接続される。なお、ＦＥＴＢ２４〜ＦＥＴＢ２６に関しては、バイポーラ型のＮＰＮトランジスタを利用しても良い。このスイッチング回路が動作することにより、第２チップのリセットを第１チップから確実に検出することができるのである。

なお、本実施形態のマルチチップパッケージにおける第１チップと第２チップは、両方同時にリセットされないものとする。

次に、本装置の動作について具体的に説明する。

（１）第１チップおよび第２チップの非リセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＧＮＤを出力する。比較回路Ａ２１は内部回路Ａ１からＧＮＤが入力されるため、ＦＥＴＡ２４のゲートへオフ信号を出力する。ＦＥＴＡ２４はゲートにオフ信号が入力されるため、オフされる。ＦＥＴＡ２５はソースがＶｃｃに接続されているためオンし、これによりＦＥＴＡ２６のソースにもＶｃｃ付近の電位が印加されることとなるため、ＦＥＴＡ２６もオンする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２５のソース−ドレイン間電圧と、ＦＥＴＡ２６のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。

一方、第２チップのリセット検出線ＢＲは、内部配線Ｚを介してリセット検出線ＡＲと接続されるため、ＦＥＴＢ２６のドレインには抵抗Ｂ２７を介してリセット検出線ＢＲに出力される電位が印加され、ＦＥＴＢ２６はオンする。また、内部回路Ｂ１は比較回路Ｂ２１へＧＮＤを出力する。比較回路Ｂ２１は内部回路Ｂ１からＧＮＤが入力されるため、ＦＥＴＢ２４のゲートへオン信号を出力する。ＦＥＴＢ２４はゲートにオン信号が入力されるためオンし、これによりＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線の電位はＧＮＤ付近となるため、ＦＥＴＢ２５はオフする。

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２５→ＦＥＴＡ２６→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２４の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は通常電位となって安定する。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は通常電位となっており、第２チップリセット電位を超えないため、オフ信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＧＮＤが出力され、比較回路Ａ２２からオフ信号が出力されているため、第１チップおよび第２チップは非リセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位とを比較するが、リセット検出線ＢＲの電位は通常電位となっており、第１チップリセット電位を超えないため、オフ信号を出力する。論理回路Ｂ２３は、内部回路Ｂ１からＧＮＤが出力され、比較回路Ｂ２２からオフ信号が出力されているため、第１チップおよび第２チップは非リセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。

（２）第１チップのリセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＶｃｃを出力する。比較回路Ａ２１は内部回路Ａ１からＶｃｃが入力されるため、ＦＥＴＡ２４のゲートへオン信号を出力する。ＦＥＴＡ２４はゲートにオン信号が入力されるためオンする。これによりＦＥＴＡ２４のドレインと抵抗Ａ２７とを結ぶ配線の電位はＶｃｃ付近となり、ＦＥＴＡ２６のゲートにもＶｃｃ付近の電位が印加されることとなり、ＦＥＴＡ２６はオフし、これに連動してＦＥＴＡ２５もオフする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２４のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２４→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２４の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は第１チップリセット電位を超えて安定する（そのように第１チップリセット電位は予め設定される）。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えないため（そのように第２チップリセット電位は予め設定される）、オフ信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＶｃｃが出力され、比較回路Ａ２２からオフ信号が出力されているため、第１チップはリセット状態であり、第２チップは非リセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第１チップリセット電位を超えているため、オン信号を出力する。論理回路Ｂ２３は、内部回路Ｂ１からＧＮＤが出力され、比較回路Ｂ２２からオン信号が出力されているため、第１チップはリセット状態であり、第２チップは非リセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。

（３）第２チップのリセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＧＮＤを出力する。比較回路Ａ２１は内部回路Ａ１からＧＮＤが入力されるため、ＦＥＴＡ２４のゲートへオフ信号を出力する。ＦＥＴＡ２４はゲートにオフ信号が入力されるため、オフされる。ＦＥＴＡ２５はソースがＶｃｃに接続されているためオンし、これによりＦＥＴＡ２６のソースにもＶｃｃ付近の電位が印加されることとなるため、ＦＥＴＡ２６もオンする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２５のソース−ドレイン間電圧と、ＦＥＴＡ２６のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。

一方、第２チップのリセット検出線ＢＲは、内部配線Ｚを介してリセット検出線ＡＲと接続されるため、ＦＥＴＢ２６のドレインには抵抗Ｂ２７を介してリセット検出線ＢＲに出力される電位が印加され、ＦＥＴＢ２６はオンする。また、内部回路Ｂ１は比較回路Ｂ２１へＶｃｃを出力する。比較回路Ｂ２１は内部回路Ｂ１からＶｃｃが入力されるため、ＦＥＴＢ２４のゲートへオフ信号を出力する。ＦＥＴＢ２４はゲートにオフ信号が入力されるためオフし、これによりＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線の電位は、リセット検出線ＢＲの電位から抵抗Ｂ２７にかかる電圧とＦＥＴＢ２６のドレイン−ソース間電圧とだけ低下した電位となるため、ＦＥＴＢ２５はオンする。

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２５→ＦＥＴＡ２６→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２５の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は第２チップリセット電位を超えて安定する（そのように第２チップリセット電位は設定される）。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えているため、オン信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＧＮＤが出力され、比較回路Ａ２２からオン信号が出力されているため、第１チップは非リセット状態であり、第２チップはリセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位と比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えているため、オン信号を出力する（第１チップリセット電位よりも第２チップリセット電位の方が高いため）。論理回路Ｂ２３は、内部回路Ｂ１からＶｃｃが出力され、比較回路Ｂ２２からもオン信号が出力されているが、第１チップと第２チップとは同時にリセットされないことから、第１チップは非リセット状態であり、第２チップはリセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。こうして、一方のチップからもう一方のチップがリセットされたことを確実に検出できるのである。

このように、本実施形態のリセット検出装置では、第１リセット検出回路Ａ２は、リセット検出線ＡＲの電位が第２チップリセット電位を超えた場合に、第２チップがリセットされたことを検出する。また、第２リセット検出回路Ｂ２は、リセット検出線ＢＲの電位が第１チップリセット電位を超えた場合に、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましい。

前述した実施形態では、例えばパワーオンリセット時など、各チップが同時にリセットされないことを想定していた。しかしながら、これに限定されるものではなく、各チップが同時にリセットされることとしても良い。この場合、第１チップ検出回路Ａ２および第２チップ検出回路Ｂ２における、リセット検出線ＡＲおよびリセット検出線ＢＲに接続される比較回路を複数用意し、各比較回路から出力されるオン・オフ信号に基づいて、それぞれのチップまたは両方のチップがリセットされたか否かを判断することとなる。

前述した実施形態および変形例では、本装置は２つのチップが同一のパッケージに搭載されて動作するマルチチップパッケージに組み込まれて動作した。しかしながら、これに限定されるものではなく、複数のチップが同一のパッケージに搭載されて動作するマルチチップパッケージにおいても好適に利用できる。

本発明の一実施形態におけるリセット検出装置の全体構成を示すブロック図である。本実施形態のリセット検出装置における詳細構成を示す図である。

符号の説明

Ａ１…内部回路
Ａ２…第１リセット検出回路
Ａ２１〜Ａ２２…比較回路
Ａ２３…論理回路
Ａ２４〜Ａ２６…ＦＥＴ
Ａ２７…抵抗
ＡＴ…端子
Ｂ１…内部回路
Ｂ２…第２リセット検出回路
Ｂ２１〜Ｂ２２…比較回路
Ｂ２３…論理回路
Ｂ２４〜Ｂ２６…ＦＥＴ
Ｂ２７…抵抗
ＢＴ…端子
Ｚ…内部配線

Claims

第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、一方のチップがリセットされたことをもう一方のチップが検出するリセット検出装置であって、
前記第１のチップと前記第２のチップの非リセット時において、前記第１のチップおよび前記第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、前記第１のチップと前記第２のチップに接続され、
前記第１のチップに設けられ、前記配線の電位を監視するとともに、前記配線の電位が所定の第２チップリセット電位を超えた場合には、前記第２チップがリセットされたことを検出する第１検出手段と、
前記第２のチップに設けられ、前記配線の電位を監視するとともに、前記配線の電位が所定の第１チップリセット電位を超えた場合には、前記第１チップがリセットされたことを検出する第２検出手段とを備えることを特徴とするリセット検出装置。
前記第１チップおよび前記第２チップは、当該チップのリセット時においてオンされるスイッチング回路をそれぞれ有し、
前記配線の電位は、前記第１チップまたは前記第２チップのリセット時において、当該チップのスイッチング回路がオンしてインピーダンスが変化することにより、前記第１チップリセット電位または前記第２チップリセット電位を超えることを特徴とする請求項１記載のリセット検出装置。
前記第１検出手段は、前記配線の電位と前記第２チップリセット電位とを比較する第１比較回路を有し、当該比較回路の比較結果から、前記配線の電位が前記第２チップリセット電位を超えたか否かを判定することを特徴とする請求項１から請求項２のいずれかに記載のリセット検出装置。
前記第２検出手段は、前記配線の電位と前記第１チップリセット電位とを比較する第２比較回路を有し、当該比較回路の比較結果から、前記配線の電位が前記第１チップリセット電位を超えたか否かを判定することを特徴とする請求項１から請求項３のいずれかに記載のリセット検出装置。
前記配線は、前記マルチチップパッケージの内部において前記第１チップと前記第２チップとを接続する内部配線であることを特徴とする請求項１から請求項４のいずれかに記載のリセット検出装置。