KR101019991B1 - 반도체 장치 및 그 제어 방법 - Google Patents

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Abstract

마스터 칩과 슬레이브 칩으로 구성되는 반도체 장치로서, 상기 마스터 칩에서 발생된 파워 업 신호 또는 상기 슬레이브 칩에서 발생된 파워 업 신호 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성된다.
Figure R1020090093599
마스터, 슬레이브, 멀티 칩 패키지

Description

반도체 장치 및 그 제어 방법{SEMICONDUCTOR APPARATUS AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 멀티 칩 패키지 구조의 반도체 장치 및 그 제어 방법에 관한 것이다.
반도체 장치는 집적효율 향상을 목적으로 두 개 또는 그 이상의 칩(Chip)을 포함하는 멀티 칩 패키지(Multi Chip Package) 형태가 주로 사용되고 있다.
멀티 칩 패키지는 복수개의 칩을 금속 배선, 와이어 본딩(Wire Bonding) 또는 쓰루 실리콘 비아(Through Silicon Via) 등과 같은 신호 전달 소자를 이용하여 연결함으로써, 칩 들 간에 신호 전달이 가능하도록 구성된다.
반도체 장치는 파워 업(Power up) 제어 즉, 전원 전압이 반도체 장치를 정상적으로 동작시킬 수 있는 레벨 이상이 되었는지 판단하여 해당 고유 기능을 수행할 수 있도록 제어하는 것이 중요하다.
멀티 칩 패키지 구조의 반도체 장치는 다양한 종류의 칩들이 신호 전달 소자를 이용하여 전기적으로 연결되므로 각 칩을 구성하는 소자의 동작 특성이 다를 경우 비정상적인 전류 패스를 형성하여 소비 전류를 증가시키거나, 복수개의 칩 중 특정 칩의 동작 오류로 인하여 멀티 칩 패키지 전체의 신뢰성을 저하시킬 수 있는 등 다양한 문제를 유발할 수 있다.
따라서 복수개의 서로 다른 칩으로 구성된 멀티 칩 패키지 구조의 반도체 장치에서 안정적이고 효율적인 파워 업(Power up) 제어를 위한 기술개발이 요구되고 있다.
본 발명의 실시예는 비정상적인 전류 패스를 방지하고, 비정상 전원 상태에서의 칩 동작을 방지할 수 있도록 한 반도체 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 파워 업 신호를 생성하도록 구성된 파워 업 신호 발생부; 상기 파워 업 신호를 드라이빙하여 출력하도록 구성된 드라이버; 및 상기 드라이버의 출력에 따라 고유 기능을 수행하도록 구성된 메인 회로 블록을 구비하며, 상기 파워 업 신호 발생부와 상기 드라이버의 입력단 또는 상기 드라이버의 출력단과 상기 메인 회로 블록이 퓨즈(Fuse) 또는 메탈 옵션(Metal Option을 통해 연결됨을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 파워 업 신호에 따라 고유 기능을 수행하도록 구성된 복수개의 칩들을 구비하며, 상기 복수개의 칩들이 신호 전달 소자에 의해 연결되는 반도체 장치로서, 상기 복수개의 칩들 중 하나에서 상기 파워 업 신호를 생성하고, 생성된 상기 파워 업 신호를 상기 신호 전달 소자를 통해 나머지 칩들에 제공하도록 구성됨을 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 마스터 칩과 슬레이브 칩으로 구성되는 반도체 장치로서, 상기 마스터 칩에서 발생된 파워 업 신호 또는 상기 슬레이브 칩에서 발생된 파워 업 신호 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 파워 업 신호를 발생하고, 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩; 및 제 2 파워 업 신호를 발생하고, 상기 제 2 파워 업 신호의 비활성화를 검출하여 상기 검출 신호를 발생하도록 구성된 슬레이브 칩을 구비함을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 마스터 칩과 복수개의 슬레이브 칩으로 구성되는 반도체 장치로서, 상기 마스터 칩에서 발생된 파워 업 신호가 비활성화되거나, 상기 복수개의 슬레이브 칩에서 발생된 파워 업 신호들 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 파워 업 신호를 발생하고, 복수개의 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩; 및 제 2 파워 업 신호를 각각 발생하고, 상기 제 2 파워 업 신호의 비활성화를 각각 검출하여 상기 복수개의 검출 신호를 발생하도록 구성된 복수개의 슬레이브 칩을 구비함을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 파워 업 신호에 따라 고유 기능을 수행하도록 구성된 복수개의 칩들을 구비하며, 상기 복수개의 칩들이 쓰루 실리콘 비아(Through Silicon Via)에 의해 연결되는 반도체 장치로서, 상기 복수개의 칩들 중 하나에서 상기 파워 업 신호를 생성하고, 생성된 상기 파워 업 신호를 상기 신호 전달 소자를 통해 나머지 칩들에 제공하도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 쓰루 실리콘 비아(Through Silicon Via)를 통해 연결된 마스터 칩과 슬레이브 칩으로 구성되는 반도체 장치로서, 상기 마스터 칩에서 발생된 파워 업 신호 또는 상기 슬레이브 칩에서 발생된 파워 업 신호 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 파워 업 신호를 발생하고, 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩; 제 2 파워 업 신호를 발생하고, 상기 제 2 파워 업 신호의 비활성화를 검출하여 상기 검출 신호를 발생하도록 구성된 슬레이브 칩; 상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 제 1 파워 업 신호를 상기 슬레이브 칩에 제공하도록 구성된 제 1 쓰루 실리콘 비아; 및 상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 검출 신호를 상기 마스터 칩에 제공하도록 구성된 제 2 쓰루 실리콘 비아를 구비함을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 쓰루 실리콘 비아를 통해 공통 연결된 마스터 칩과 복수개의 슬레이브 칩으로 구성되는 반도체 장치로서, 상기 마스터 칩에서 발생된 파워 업 신호가 비활성화되거나, 상기 복수개의 슬레이브 칩에서 발생된 파워 업 신호들 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치의 제어 방법은 마스터 칩과 슬레이브 칩으로 이루어지는 반도체 장치의 제어 방법으로서, 상기 슬레이브 칩의 파워 업 이상 발생 여부를 판단하는 단계; 및 상기 슬레이브 칩의 파워 업 이상이 발생한 것으로 판단되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키는 단계를 포함함을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제어 방법은 마스터 칩과 복수개의 슬레이브 칩으로 이루어지는 반도체 장치의 제어 방법으로서, 상기 복수개의 슬레이브 칩에서 출력되는 파워 업 신호들 중에서 어느 하나라도 비활성화되는지 여부를 판단하는 단계; 및 상기 파워 업 신호들 중에서 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키는 단계를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 제조 후 사용되지 않는 회로 구성을 비활성화시키거나, 파워 업 이상을 감지하여 모든 칩 들의 동작을 중지시키므로 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(1)는 3개의 칩으로 멀티 칩 패키지를 구성한 예를 든 것으로서, 3개의 칩 중에서 하나가 마스터 칩(MAS), 나머지 두 개의 칩이 슬레이브 칩(SLA1, SLA2)으로 구성된다.
마스터 칩(MAS)은 파워 업 신호 발생부(11), 드라이버(12, 13) 및 메인 회로 블록(14)을 구비한다.
파워 업 신호 발생부(11)는 외부에서 제공되는 전원 전압(VDD)의 레벨이 목표 레벨 즉, 칩의 동작에 적정한 전압 레벨이 되었는지 여부를 나타내는 파워 업 신호(Power up signal)을 출력하기 위한 회로 구성이다.
메인 회로 블록(14)은 마스터 칩(MAS)의 기능들을 수행하기 위한 구성으로서, 파워 업 신호가 하이 레벨인 경우 정상동작을 수행할 수 있도록 구성된다.
드라이버(12, 13)는 파워 업 신호를 메인 회로 블록(14)에 전달하기 위한 구성이다.
슬레이브 칩들(SLA1, SLA2) 또한 파워 업 신호 발생부(21, 31), 드라이버(22, 23, 32, 33) 및 메인 회로 블록(24, 34)을 구비한다.
마스터 칩(MAS) 및 슬레이브 칩(SLA1, SLA2)은 쓰루 실리콘 비아(10)를 연결하여 멀티 칩 패키지를 구성하기 전, 독립적인 칩 상태에서 테스트가 이루어진다. 따라서 파워 업 신호 발생부(11 ~ 31)를 필요로 한다.
이때 반도체 장치의 구조에 따라 실리콘 비아(10)를 대신하여, 와이어(Wire) 또는 금속 배선이 사용될 수도 있다.
멀티 칩 패키지의 구성이 완료된 이후에는 마스터 칩(MAS)이 파워 업 제어를 총괄할 수 있도록 한다.
따라서 독립적인 칩 테스트가 완료된 이후에는, 마스터 칩(MAS)에서 발생된 파워 업 신호(PWRUP_MAS)를 슬레이브 칩들(SLA1, SLA2)에 공통적으로 제공할 수 있도록 쓰루 실리콘 비아(10)를 통해 드라이버(12, 22, 32)의 출력단을 공통적으로 연결한다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(100)는 제조 후 사용되지 않는 회로 구성을 비활성화시키는 방식을 이용하여 멀티 칩 패키지를 구성한 예를 든 것으로서, 3개의 칩 중에서 하나를 마스터 칩(MAS), 나머지 두 개의 칩을 슬레이브 칩(SLA1, SLA2)으로 구성할 수 있다.
멀티 칩 패키지 제조완료 후에는 마스터 칩(MAS)이 파워 업 관련 제어를 주관해야 하므로 마스터 칩(MAS)에서 발생된 파워 업 신호(PWRUP_MAS)를 슬레이브 칩(SLA1, SLA2)으로 전달해야 한다. 따라서 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2)은 신호 전달 소자로서, 쓰루 실리콘 비아(400)를 통해 연결된다. 쓰루 실리콘 비아(400)는 신호 전달 소자의 예를 든 것으로서, 금속 배선 또는 와이어 본딩을 사용하는 것도 가능하다.
이때 쓰루 실리콘 비아(400)는 마스터 칩(MAS)에서 발생된 파워 업 신호(PWRUP_MAS)를 슬레이브 칩들(SLA1, SLA2)에 공통적으로 제공할 수 있도록 구성한 것이다.
마스터 칩(MAS)은 파워 업 신호 발생부(110), 드라이버(120, 130) 및 메인 회로 블록(140)을 구비한다.
파워 업 신호 발생부(110)는 외부에서 제공되는 전원 전압(VDD)의 레벨이 목표 레벨 즉, 칩의 동작에 적정한 전압 레벨이 되었는지 여부를 나타내는 파워 업 신호(PWRUP_MAS)를 출력하기 위한 회로 구성이다. 이때 파워 업 신호 발생부(110) 가 전원 전압(VDD)이 목표 레벨 이상이 되면 파워 업 신호(PWRUP_MAS)를 하이 레벨로 출력하는 것으로 가정한다.
메인 회로 블록(140)은 마스터 칩(MAS)의 기능들을 수행하기 위한 구성으로서, 파워 업 신호(PWRUP_MAS)가 하이 레벨인 경우 정상동작을 수행할 수 있도록 구성된다.
드라이버(120, 130)는 파워 업 신호(PWRUP_MAS)를 메인 회로 블록(140)에 전달하기 위한 구성이다.
슬레이브 칩(SLA1, SLA2) 또한 파워 업 신호 발생부(210, 310), 드라이버(220, 230, 320, 330) 및 메인 회로 블록(240, 340)을 구비한다.
또한 슬레이브 칩(SLA1)은 파워 업 신호 발생부(210)와 드라이버(220) 사이, 그리고 드라이버(220)와 메인 회로 블록(240) 사이에 퓨즈(Fuse)(250, 260)를 구비한다.
슬레이브 칩(SLA2)은 파워 업 신호 발생부(310)와 드라이버(320) 사이, 그리고 드라이버(320)와 메인 회로 블록(340) 사이에 퓨즈(Fuse)(350, 360)를 구비한다.
퓨즈(250, 260, 350, 360)는 메탈 옵션(Metal Option)으로 대체 가능하다.
본 발명의 실시예에 따른 반도체 장치는 상기 퓨즈(250, 260, 350, 360)를 연결한 상태로 슬레이브 칩(SLA1, SLA2)에 대한 독립적인 테스트를 수행한다.
이때 쓰루 실리콘 비아(400)는 형성되지 않은 상태이다.
그리고 테스트 완료 후, 상기 퓨즈(250, 260, 350, 360)를 절단하고 쓰루 실 리콘 비아(400)를 형성하여 멀티 칩 패키지를 구성한다.
상기 퓨즈(250, 260, 350, 360)를 절단함으로써, 드라이버(220, 320)에 파워 업 신호(PWRUP_SLA1, PWRUP_SLA2)가 입력되지 못하게 된다.
따라서 본 발명의 실시예에 따른 반도체 장치는 멀티 칩 패키지 구성 후 정상 동작시 파워 업 신호(PWRUP_MAS, PWRUP_SLA1, PWRUP_SLA2) 중에서 어느 하나가 다른 레벨이 되더라도, 비정상적인 전류 패스 형성을 방지할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치(101)는 파워 업 이상을 감지하여 모든 칩 들의 동작을 중지시키는 방식을 이용하여 멀티 칩 패키지를 구성한 예를 든 것으로서, 3개의 칩 중에서 하나를 마스터 칩(MAS), 나머지 두 개의 칩을 슬레이브 칩(SLA1, SLA2)으로 구성할 수 있다. 이때 도 2의 실시 예와 같이, 제조 후 사용되지 않는 회로 구성을 비활성화시키는 방식을 함께 적용할 수도 있다.
멀티 칩 패키지 제조완료 후에는 마스터 칩(MAS)이 파워 업 관련 제어를 주관해야 하므로 마스터 칩(MAS)에서 발생된 파워 업 신호(PWRUP_MAS)를 슬레이브 칩(SLA1, SLA2)으로 전달해야 한다. 따라서 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2)은 신호 전달 소자로서, 쓰루 실리콘 비아(400)를 통해 연결된다. 쓰루 실리콘 비아(400)는 신호 전달 소자의 예를 든 것으로서, 금속 배선 또는 와이어 본딩을 사용하는 것도 가능하다.
이때 쓰루 실리콘 비아(400)는 마스터 칩(MAS)에서 발생된 파워 업 신 호(PWRUP_MAS)를 슬레이브 칩들(SLA1, SLA2)에 공통적으로 제공할 수 있도록 구성한 것이다.
마스터 칩(MAS)은 파워 업 신호 발생부(110), 드라이버(120, 130), 메인 회로 블록(140) 및 제어부(150)를 구비한다.
파워 업 신호 발생부(110)는 외부에서 제공되는 전원 전압(VDD)의 레벨이 목표 레벨 즉, 칩의 동작에 적정한 전압 레벨이 되었는지 여부를 나타내는 파워 업 신호(PWRUP_MAS)를 출력하기 위한 회로 구성이다. 이때 파워 업 신호 발생부(110)가 전원 전압(VDD)이 목표 레벨 이상이 되면 파워 업 신호(PWRUP_MAS)를 하이 레벨로 출력하는 것으로 가정한다.
메인 회로 블록(140)은 마스터 칩(MAS)의 기능들을 수행하기 위한 구성으로서, 파워 업 신호(PWRUP_MAS)가 하이 레벨인 경우 정상동작을 수행할 수 있도록 구성된다.
드라이버(120, 130)는 파워 업 신호(PWRUP_MAS)를 메인 회로 블록(140)에 전달하기 위한 구성이다.
제어부(150)는 검출 신호(PWRERR_DET)가 활성화되면 파워 업 신호(PWRUP_MAS)를 비활성화 레벨로 천이시키도록 구성된다. 제어부(150)는 소오스가 접지되고, 게이트에 검출 신호(PWRERR_DET)를 입력 받으며, 드레인이 파워 업 신호 발생부(110)와 드라이버(120)이 연결된 노드(A)와 연결된 트랜지스터(M1)로 구성된다.
슬레이브 칩(SLA1)은 파워 업 신호 발생부(210), 드라이버(220, 230), 메인 회로 블록(240), 퓨즈(Fuse)(250, 260) 및 검출부(270)를 구비한다.
이때 파워 업 신호 발생부(210), 드라이버(220, 230), 메인 회로 블록(240) 및 퓨즈(Fuse)(250, 260)는 도 2에 도시된 본 발명의 실시예와 동일하게 구성할 수 있다.
검출부(270)는 파워 업 신호(PWRUP_SLA1)의 비활성화를 검출하여 검출 신호(PWRERR_DET)를 활성화시키도록 구성된다. 검출부(270)는 소오스에 전원 전압(VDD)을 인가 받고 게이트에 파워 업 신호(PWRUP_SLA1)를 입력 받으며, 드레인이 쓰루 실리콘 비아(500)와 연결된 트랜지스터(M2)로 구성할 수 있다.
슬레이브 칩(SLA2)은 파워 업 신호 발생부(310), 드라이버(320, 330), 메인 회로 블록(340), 퓨즈(Fuse)(350, 360) 및 검출부(370)를 구비한다.
이때 파워 업 신호 발생부(310), 드라이버(320, 330), 메인 회로 블록(340) 및 퓨즈(Fuse)(350, 360)는 도 2에 도시된 본 발명의 실시예와 동일하게 구성할 수 있다.
검출부(370)는 파워 업 신호(PWRUP_SLA2)의 비활성화를 검출하여 검출 신호(PWRERR_DET)를 활성화시키도록 구성된다. 검출부(370)는 소오스에 전원 전압(VDD)을 인가 받고 게이트에 파워 업 신호(PWRUP_SLA2)를 입력 받으며, 드레인이 쓰루 실리콘 비아(500)와 연결된 트랜지스터(M3)로 구성할 수 있다.
퓨즈(250, 260, 350, 360)는 메탈 옵션(Metal Option)으로 대체 가능하다.
또한 슬레이브 칩(SLA1, SLA2)에서 발생된 검출 신호(PWRERR_DET)를 마스터 칩(MAS)으로 전달해야 한다. 따라서 슬레이브 칩(SLA1, SLA2)의 검출부(270, 370) 를 쓰루 실리콘 비아(500)를 통해 마스터 칩(MAS)의 제어부(150)와 연결한다. 쓰루 실리콘 비아(500)는 한 예를 든 것으로서, 와이어 본딩을 이용하여 연결하는 것도 가능하다.
본 발명의 실시예에 따른 반도체 장치는 상기 퓨즈(250, 260, 350, 360)를 연결한 상태로 슬레이브 칩(SLA1, SLA2)에 대한 독립적인 테스트를 수행한다.
이때 쓰루 실리콘 비아(400, 500)는 형성되지 않은 상태이다.
그리고 테스트 완료 후, 상기 퓨즈(250, 260, 350, 360)를 절단하고 쓰루 실리콘 비아(400, 500)를 형성하여 멀티 칩 패키지를 구성한다.
상기 퓨즈(250, 260, 350, 360)를 절단함으로써, 드라이버(220, 320)에 파워 업 신호(PWRUP_SLA1, PWRUP_SLA2)가 입력되지 못하게 된다.
따라서 멀티 칩 패키지 구성 후 정상 동작시 파워 업 신호(PWRUP_MAS, PWRUP_SLA1, PWRUP_SLA2) 중에서 어느 하나가 다른 레벨이 되더라도, 비정상적인 전류 패스 형성을 방지할 수 있다.
멀티 칩 패키지 구성 후 마스터 칩(MAS)의 파워 업 신호 발생부(110)에서 생성된 파워 업 신호(PWRUP_MAS)가 쓰루 실리콘 비아(400)를 통해 슬레이브 칩(SLA1, SLA2)의 드라이버(230, 330)에 제공된다.
결국, 멀티 칩 패키지 구성 후에는 파워 업 신호(PWRUP_MAS)에 의해 모든 칩 즉, 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2)의 동작이 제어된다.
이때 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2) 들을 구성하는 소자들의 동작 특성 차이가 존재할 수 있다. 퓨즈(250, 260, 350, 360) 절단을 통해 비정상적 인 전류 패스의 형성은 방지할 수 있지만, 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2) 들을 구성하는 소자들의 동작 특성 차이를 보상할 수 있는 방법은 없다.
전원 전압(VDD)의 레벨이 파워 업 신호(PWRUP_MAS)를 활성화시킬 수 있는 레벨 즉, 마스터 칩(MAS)의 안정적인 동작을 보장할 수 있는 레벨이지만, 슬레이브 칩(SLA1, SLA2)의 안정적인 동작을 보장할 수 있는 레벨이 아닐 수도 있다.
따라서 본 발명의 다른 실시예는 슬레이브 칩(SLA1, SLA2)의 파워 업 이상을 검출하여 멀티 칩 패키지를 구성하는 모든 칩의 동작을 제어할 수 있도록 한 것이다.
즉, 슬레이브 칩(SLA1, SLA2)에서 출력된 파워 업 신호(PWRUP_SLA1, PWRUP_SLA2) 중에서 어느 하나라도 비활성화되면 즉, 로우 레벨이면, 예를 들어, 파워 업 신호(PWRUP_SLA1)는 하이 레벨이고, 파워 업 신호(PWRUP_SLA2)는 로우 레벨이라고 가정한다.
파워 업 신호(PWRUP_SLA2)가 로우 레벨이므로 검출부(370)에서 출력된 하이 레벨 신호가 쓰루 실리콘 비아(500)를 통해 검출 신호(PWRERR_DET)로서 마스터 칩(MAS)의 제어부(150)에 제공된다.
검출 신호(PWRERR_DET)가 하이 레벨이므로 제어부(150)의 트랜지스터(M1)가 턴 온 되고, 그에 따라 파워 업 신호(PWRUP_MAS)를 비활성화 레벨 즉, 로우 레벨로 천이시킨다.
비활성화된 파워 업 신호(PWRUP_MAS)가 모든 메인 회로 블록(140, 240, 340)에 제공된다.
따라서 모든 메인 회로 블록(140, 240, 340)은 비활성화된 파워 업 신호(PWRUP_MAS)에 따라 멀티 칩 패키지를 구성하는 모든 칩 즉, 마스터 칩(MAS)과 슬레이브 칩(SLA1, SLA2)의 동작을 중지시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도,
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
11, 21, 31, 110, 210, 310: 파워 업 신호 발생부
150: 제어부
12, 13, 22, 23, 32, 33, 120, 130, 220, 230, 320, 330, 드라이버
14, 24, 34, 140, 240, 340: 메인 회로 블록
270, 370: 검출부 25, 260, 350, 360: 퓨즈
10, 400, 500: 쓰루 실리콘 비아

Claims (49)

  1. 파워 업 신호를 생성하도록 구성된 파워 업 신호 발생부;
    상기 파워 업 신호를 드라이빙하여 출력하도록 구성된 드라이버;
    상기 드라이버의 출력에 따라 고유 기능을 수행하도록 구성된 메인 회로 블록; 및
    상기 파워 업 신호 발생부와 상기 드라이버의 입력단 또는 상기 드라이버의 출력단과 상기 메인 회로 블록이 퓨즈(Fuse) 또는 메탈 옵션(Metal Option을 통해 연결되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 멀티 칩 패키지(Multi Chip Package) 구성 시 슬레이브 칩(Slave Chip)으로 사용되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는 멀티 칩 패키지 구성 시 마스터 칩(Master Chip)과 연결되는 신호 전달 소자를 통해 상기 마스터 칩으로부터 파워 업 신호를 제공받도록 구성되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via) 또는 와이어(Wire)를 사용하는 반도체 장치.
  5. 파워 업 신호에 따라 고유 기능을 수행하도록 구성된 복수개의 칩들을 구비하며, 상기 복수개의 칩들이 신호 전달 소자에 의해 연결되는 반도체 장치로서,
    상기 복수개의 칩들 중 하나에서 상기 파워 업 신호를 생성하고, 생성된 상기 파워 업 신호를 상기 신호 전달 소자를 통해 나머지 칩들에 제공하도록 구성된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 복수개의 칩들 중 하나는 마스터 칩이고, 상기 나머지 칩들은 슬레이브 칩인 반도체 장치.
  7. 제 5 항에 있어서,
    상기 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  8. 마스터 칩과 슬레이브 칩으로 구성되는 반도체 장치로서,
    상기 마스터 칩에서 발생된 파워 업 신호 또는 상기 슬레이브 칩에서 발생된 파워 업 신호 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 마스터 칩과 상기 슬레이브 칩이 신호 전달 소자를 통해 공통 연결되며, 상기 마스터 칩에서 발생된 파워 업 신호가 상기 신호 전달 소자를 통해 상기 슬레이브 칩에 공통 제공되도록 구성된 반도체 장치.
  10. 제 9 항에 있어서,
    상기 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 반도체 장치는
    상기 마스터 칩에서 비활성화된 파워 업 신호가 발생되면, 상기 비활성화된 파워 업 신호를 상기 신호 전달 소자를 통해 상기 슬레이브 측에 제공하고,
    상기 슬레이브 칩에서 발생된 파워 업 신호의 비활성화를 검출하면 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키고 상기 신호 전달 소자를 통해 상기 슬레이브 측에 제공함으로써 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 슬레이브 칩은
    상기 슬레이브 칩에서 발생된 파워 업 신호의 비활성화를 검출하여 검출 신호를 발생하도록 구성된 검출부를 구비하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 마스터 칩은
    상기 검출 신호에 응답하여 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키도록 구성된 제어부를 구비하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 검출부와 상기 제어부는
    제 2 신호 전달 소자를 통해 연결되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 2 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  16. 제 1 파워 업 신호를 발생하고, 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩; 및
    제 2 파워 업 신호를 발생하고, 상기 제 2 파워 업 신호의 비활성화를 검출하여 상기 검출 신호를 발생하도록 구성된 슬레이브 칩;
    을 구비하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 반도체 장치는
    상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 제 1 파워 업 신호를 상기 슬레이브 칩에 제공하도록 구성된 제 1 신호 전달 소자, 및
    상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 검출 신호를 상기 마스터 칩에 제공하도록 구성된 제 2 신호 전달 소자를 더 구비하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 전달 소자 또는 상기 제 2 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  19. 마스터 칩과 슬레이브 칩으로 이루어지는 반도체 장치의 제어 방법으로서,
    상기 슬레이브 칩의 파워 업 이상 발생 여부를 판단하는 단계; 및
    상기 슬레이브 칩의 파워 업 이상이 발생한 것으로 판단되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키는 단계를 포함하는 반도체 장치의 제어 방법.
  20. 제 19 항에 있어서,
    상기 파워 업 이상 여부를 판단하는 단계는
    상기 슬레이브 칩에서 발생된 파워 업 신호의 비활성화 여부를 판단하는 단계인 반도체 장치의 제어 방법.
  21. 제 19 항에 있어서,
    상기 마스터 칩에서 발생되는 파워 업 신호에 따라 상기 마스터 칩과 상기 슬레이브 칩의 동작 여부가 공통적으로 결정되는 반도체 장치의 제어 방법.
  22. 제 21 항에 있어서,
    상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키는 단계는
    상기 마스터 칩에서 발생되는 파워 업 신호를 비활성화시키는 단계인 반도체 장치의 제어 방법.
  23. 마스터 칩과 복수개의 슬레이브 칩으로 이루어지는 반도체 장치의 제어 방법으로서,
    상기 복수개의 슬레이브 칩에서 출력되는 파워 업 신호들 중에서 어느 하나라도 비활성화되는지 여부를 판단하는 단계; 및
    상기 파워 업 신호들 중에서 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키는 단계를 포함하는 반도체 장치의 제어 방법.
  24. 제 23 항에 있어서,
    상기 마스터 칩에서 발생되는 파워 업 신호에 따라 상기 마스터 칩과 상기 복수개의 슬레이브 칩의 동작 여부가 공통적으로 결정되는 반도체 장치의 제어 방법.
  25. 제 23 항에 있어서,
    상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키는 단계는
    상기 마스터 칩에서 발생되는 파워 업 신호를 비활성화시키는 단계인 반도체 장치의 제어 방법.
  26. 마스터 칩과 복수개의 슬레이브 칩으로 구성되는 반도체 장치로서,
    상기 마스터 칩에서 발생된 파워 업 신호가 비활성화되거나, 상기 복수개의 슬레이브 칩에서 발생된 파워 업 신호들 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 마스터 칩과 상기 복수개의 슬레이브 칩이 신호 전달 소자를 통해 공통 연결되며, 상기 마스터 칩에서 발생된 파워 업 신호가 상기 신호 전달 소자를 통해 상기 복수개의 슬레이브 칩에 공통 제공되도록 구성된 반도체 장치.
  28. 제 27 항에 있어서,
    상기 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  29. 제 27 항에 있어서,
    상기 복수개의 슬레이브 칩은
    각각 자체적으로 생성한 파워 업 신호의 비활성화를 검출하여 검출 신호를 활성화시키도록 구성된 검출부를 구비하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 마스터 칩은
    상기 복수개의 슬레이브 칩 각각에서 발생된 검출 신호 중에서 어느 하나라도 활성화되면 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키도록 구성된 제어부를 구비하는 반도체 장치.
  31. 제 30 항에 있어서,
    상기 복수개의 슬레이브 칩 각각의 검출부와 상기 제어부는
    제 2 신호 전달 소자를 통해 연결되는 반도체 장치.
  32. 제 31 항에 있어서,
    상기 제 2 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  33. 제 1 파워 업 신호를 발생하고, 복수개의 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩; 및
    제 2 파워 업 신호를 각각 발생하고, 상기 제 2 파워 업 신호의 비활성화를 각각 검출하여 상기 복수개의 검출 신호를 발생하도록 구성된 복수개의 슬레이브 칩;
    을 구비하는 반도체 장치.
  34. 제 33 항에 있어서,
    상기 반도체 장치는
    상기 마스터 칩과 상기 복수개의 슬레이브 칩 사이에 공통 연결되어 상기 제 1 파워 업 신호를 상기 복수개의 슬레이브 칩에 전달하도록 구성된 제 1 신호 전달 소자, 및
    상기 마스터 칩과 상기 복수개의 슬레이브 칩 사이에 공통 연결되어 상기 복 수개의 검출 신호를 단일 신호로서 상기 마스터 칩에 전달하도록 구성된 제 2 신호 전달 소자를 더 구비하는 반도체 장치.
  35. 제 34 항에 있어서,
    상기 제 1 전달 소자 또는 상기 제 2 신호 전달 소자로서 쓰루 실리콘 비아(Through Silicon Via), 와이어(Wire) 또는 금속 배선을 사용하는 반도체 장치.
  36. 파워 업 신호에 따라 고유 기능을 수행하도록 구성된 복수개의 칩들을 구비하며, 상기 복수개의 칩들이 쓰루 실리콘 비아(Through Silicon Via)에 의해 연결되는 반도체 장치로서,
    상기 복수개의 칩들 중 하나에서 상기 파워 업 신호를 생성하고, 생성된 상기 파워 업 신호를 상기 신호 전달 소자를 통해 나머지 칩들에 제공하도록 구성된 반도체 장치.
  37. 제 36 항에 있어서,
    상기 복수개의 칩들 중 하나는 마스터 칩이고, 상기 나머지 칩들은 슬레이브 칩인 반도체 장치.
  38. 쓰루 실리콘 비아(Through Silicon Via)를 통해 연결된 마스터 칩과 슬레이브 칩으로 구성되는 반도체 장치로서,
    상기 마스터 칩에서 발생된 파워 업 신호 또는 상기 슬레이브 칩에서 발생된 파워 업 신호 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  39. 제 38 항에 있어서,
    상기 마스터 칩에서 발생된 파워 업 신호가 상기 쓰루 실리콘 비아를 통해 상기 슬레이브 칩에 제공되도록 구성된 반도체 장치.
  40. 제 38 항에 있어서,
    상기 반도체 장치는
    상기 마스터 칩에서 비활성화된 파워 업 신호가 발생되면, 상기 비활성화된 파워 업 신호를 상기 쓰루 실리콘 비아를 통해 상기 슬레이브 측에 제공하고,
    상기 슬레이브 칩에서 발생된 파워 업 신호의 비활성화를 검출하면 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키고 상기 쓰루 실리콘 비아를 통해 상기 슬레이브 측에 제공함으로써 상기 마스터 칩 및 상기 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  41. 제 38 항에 있어서,
    상기 슬레이브 칩은
    상기 슬레이브 칩에서 발생된 파워 업 신호의 비활성화를 검출하여 검출 신 호를 발생하도록 구성된 검출부를 구비하는 반도체 장치.
  42. 제 41 항에 있어서,
    상기 마스터 칩은
    상기 검출 신호에 응답하여 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키도록 구성된 제어부를 구비하는 반도체 장치.
  43. 제 42 항에 있어서,
    상기 검출부와 상기 제어부는
    제 2 쓰루 실리콘 비아를 통해 연결되는 반도체 장치.
  44. 제 1 파워 업 신호를 발생하고, 검출 신호에 응답하여 상기 제 1 파워 업 신호를 비활성화시키도록 구성된 마스터 칩;
    제 2 파워 업 신호를 발생하고, 상기 제 2 파워 업 신호의 비활성화를 검출하여 상기 검출 신호를 발생하도록 구성된 슬레이브 칩;
    상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 제 1 파워 업 신호를 상기 슬레이브 칩에 제공하도록 구성된 제 1 쓰루 실리콘 비아; 및
    상기 마스터 칩과 상기 슬레이브 칩 사이에 연결되어 상기 검출 신호를 상기 마스터 칩에 제공하도록 구성된 제 2 쓰루 실리콘 비아를 구비하는 반도체 장치.
  45. 쓰루 실리콘 비아를 통해 공통 연결된 마스터 칩과 복수개의 슬레이브 칩으로 구성되는 반도체 장치로서,
    상기 마스터 칩에서 발생된 파워 업 신호가 비활성화되거나, 상기 복수개의 슬레이브 칩에서 발생된 파워 업 신호들 중 어느 하나라도 비활성화되면, 상기 마스터 칩 및 상기 복수개의 슬레이브 칩의 동작을 중지시키도록 구성되는 반도체 장치.
  46. 제 45 항에 있어서,
    상기 마스터 칩에서 발생된 파워 업 신호가 상기 쓰루 실리콘 비아를 통해 상기 복수개의 슬레이브 칩에 공통 제공되도록 구성된 반도체 장치.
  47. 제 46 항에 있어서,
    상기 복수개의 슬레이브 칩은
    각각 자체적으로 생성한 파워 업 신호의 비활성화를 검출하여 검출 신호를 활성화시키도록 구성된 검출부를 구비하는 반도체 장치.
  48. 제 47 항에 있어서,
    상기 마스터 칩은
    상기 복수개의 슬레이브 칩 각각에서 발생된 검출 신호 중에서 어느 하나라도 활성화되면 상기 마스터 칩에서 발생된 파워 업 신호를 비활성화시키도록 구성 된 제어부를 구비하는 반도체 장치.
  49. 제 48 항에 있어서,
    상기 복수개의 슬레이브 칩 각각의 검출부와 상기 제어부는
    제 2 쓰루 실리콘 비아를 통해 연결되는 반도체 장치.
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