KR100702135B1 - 초기화신호 생성회로 - Google Patents

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KR100702135B1
KR100702135B1 KR1020060025854A KR20060025854A KR100702135B1 KR 100702135 B1 KR100702135 B1 KR 100702135B1 KR 1020060025854 A KR1020060025854 A KR 1020060025854A KR 20060025854 A KR20060025854 A KR 20060025854A KR 100702135 B1 KR100702135 B1 KR 100702135B1
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주식회사 하이닉스반도체
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    • A61B17/50—Instruments, other than pincettes or toothpicks, for removing foreign bodies from the human body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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Abstract

본 발명은 외부전압을 전압 분배하여 제 1 인에이블신호를 생성하여 제 1 노드로 출력하는 전압 분배부와; 적어도 하나의 퓨즈를 포함하고 상기 퓨즈의 커팅여부에 따라 상기 제 1 인에이블신호의 전압레벨을 조정하는 적어도 하나의 제어부와; 상기 제 1 노드로부터의 상기 제 1 인에이블신호에 응답하여 반도체 장치의 초기화 신호를 생성하는 신호생성부를 포함하여 구성되는 초기화신호 생성회로에 관한 것이다.
초기화신호 생성회로

Description

초기화신호 생성회로{Initializing Signal Generating Circuit}
도 1은 종래 기술에 의한 초기화신호 생성회로의 구성을 도시한 것이다.
도 2는 종래 초기화신호 생성회로에 의해 생성되는 초기화신호의 파형도이다.
도 3a 내지 도 3c는 종래 초기화신호 생성회로에 있어 정상적인 초기화신호와 비정상적인 초기화신호를 비교하기 위한 파형도이다.
도 4a는 본 발명에 의한 제 1 실시예에 따른 초기화신호 생성회로의 구성을 나타낸 블럭도이다.
도 4b는 상기 제 1 실시예에 따른 초기화신호 생성회로의 구성을 보다 구체적으로 나타낸 회로도이다.
도 4c는 제 1 실시예에 따른 초기화신호 생성회로의 바람직한 실시예를 도시한 것이다.
도 5a 및 도 5b는 제 1 실시예에 따른 초기화신호 생성회로에 있어 초기화신호를 보정하는 것을 나타낸 것이다.
도 6a는 본 발명에 의한 제 2 실시예에 따른 초기화신호 생성회로의 구성을 나타낸 블럭도이다.
도 6b는 상기 제 2 실시예에 따른 초기화신호 생성회로의 구성을 보다 구체적으로 나타낸 회로도이다.
도 7a 및 도 7b는 제 2 실시예에 따른 초기화신호 생성회로에 있어 초기화신호를 보정하는 것을 나타낸 것이다.
본 발명은 초기화신호 생성회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 초기화신호를 생성하는 초기화신호 생성회로에 있어 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생하는 경우 이를 보정하여 적정시점에 적정 전압레벨의 초기화신호를 생성하는 초기화신호 생성회로에 관한 것이다.
일반적으로, 반도체 장치에서의 초기화 신호 생성회로는 반도체 칩의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 칩을 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다. 이 때, 반도체 칩의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 반도체 장치는 초기화 신호 생성회로를 구비하여 초기화 신호를 인에이블시킴으로써, 외부전압(VDD)이 안정적인 전압레벨이 된 이후에 각 회로에 공급되도록 하고 있다.
그런데, 종래의 초기화 신호 생성회로에서는, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 회로 내에 포함된 NMOS소자나 PMOS소자 등의 문턱전압이나 동작조건이 변경됨으로 인해, 초기화신호의 인에이블시점에 변화가 생겨 적정 전압레벨보다 낮거나 높은 초기화신호가 생성되는 문제점이 있었다. 이를 도 1 내지 도 3c를 참조하여 구체적으로 설명한다.
도 1은 종래 초기화신호 생성회로의 구성을 도시한 것이다. 반도체 장치에 인가되는 외부전압(VDD)은 반도체 장치의 동작 초기시점부터 일정한 기울기로 소정 전압레벨까지 서서히 상승한다. 외부전압(VDD)이 0[V]로부터 증가하여 NMOS(N11)와 PMOS(P11)의 문턱전압보다 낮은 구간(a)에서는 NMOS(N11), NMOS(N12) 및 PMOS(P11)는 턴오프되어 있다. 이에 따라, 인버터(IV11)로부터 출력되는 초기화신호(PWRUP, power up)는 도 2에 도시된 바와 같이 외부전압(VDD)을 따라 서서히 상승한다(구간 (a)).
이어서, 외부전압(VDD)이 상승하여 NMOS(N11)와 PMOS(P11)의 문턱전압 이상으로 증가하게 되면, NMOS(N11)와 PMOS(P11)가 턴온된다. 전압분배부(110)는 외부전압(VDD)을 전압분배하여 NMOS(N12)의 게이트에 인가한다. 즉, 저항(R11)과 NMOS(N11)의 턴온저항에 의하여 전압분배된 노드(A)의 전압(VR)이 NMOS(N12)의 게이트에 인가된다. 여기서, 전압(VR)은 [VDD×R12/(R11+R12)]의 크기를 갖는다(단, R12는 NMOS(N11)의 턴온저항임).
이 때, 전압(VR)이 NMOS(N12)의 문턱전압(Vt)보다 낮은 구간(b)에서는 NMOS(N12)는 턴오프된다. 한편, 이 때 PMOS(P11)는 외부전압(VDD)이 접지전압(VSS)에 비하여 문턱전압 이상으로 커지면서 먼저 턴온되므로, 노드(B)는 구간(b)에서는 하이레벨의 상태가 된다. 그리고, 인버터(IV11)는 이러한 하이레벨의 신호를 입력받아 버퍼링하여 접지레벨(VSS)의 초기화신호(PWRUP)를 출력한다. 따라서, NMOS(N12)가 턴온되기 이전인 구간(b)에서는 초기화신호(PWRUP)는 접지레벨(VSS)이 된다.
이어서, 외부전압(VDD)이 계속 더 상승하여 전압(VR)이 NMOS(N12)의 문턱전압(Vt)보다 더 커지면, NMOS(N12)는 이에 응답하여 턴온된다. 이에 따라, NMOS(N12)에 의해 노드(B)에 충전되어 있던 전하가 방전되기 시작한다. 그리고, 이후 외부전압(VDD)이 더 많이 상승하게 되면 전압(VR)도 더 증가하여 NMOS(N12)를 통하여 방전되는 전류도 증가한다. 그리고, 마침내 NMOS(N12)에 의한 방전전류가 PMOS(P11)로부터 충전되는 전류를 충분히 감당하고도 남을 만큼 증가하게 되면, 노드(B)는 풀다운구동되어 접지레벨(VSS)로 되며, 인버터(IV11)는 이러한 접지레벨(VSS)의 신호를 입력받아 이를 버퍼링하여 외부전압레벨(VDD)의 초기화신호(PWRUP)를 출력한다. 따라서, 구간(c)로부터 초기화신호(PWRUP)는 외부전압레벨(VDD)로 인에이블되고 이 시점이 반도체 장치의 초기화(파워업)시점이 된다.
그런데, 이러한 초기화 신호 생성회로에 포함된 NMOS소자(N11, N12)나 PMOS소자(P11) 등의 소자는 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 그 동작특성이 민감하게 변화하는 특징이 있다. 이에 따라, 상기 소자들의 동작 문턱전 압이나 동작조건이 쉽게 변경됨으로 인하여 노드(A)와 노드(B)의 전위가 레벨천이하는 시점에 있어 변화가 발생하고, 결국 종래에는 도 3b나 도 3c에 도시된 바와 같이 초기화신호(PWRUP)가 인에이블되는 시점도 변하여 적정 전압레벨보다 낮거나 높은 초기화신호(PWRUP)가 생성되었다. 일반적으로, 디램(DRAM) 등의 반도체 장치에서는 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 경우에는 내부전원의 생성이 영향을 받아 내부 바이어스(bias) 전압 생성이 지연되고 동작 오류가 발생하게 된다. 그리고, 초기화신호(PWRUP)의 생성시점이 적정시점보다 빨라져 그 전압레벨이 낮아지는 경우에는 내부 회로의 플로팅(floating) 노드 등의 미초기화에 의하여 동작 오류가 발생하게 된다.
이와 같이, 종래의 초기화신호 생성회로에서는 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생함으로 인하여, 반도체 장치에서 그에 따른 동작 오류가 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 초기화신호 생성회로에 있어 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생하는 경우 이를 보정하여 적정시점에 적정 전압레벨의 초기화신호가 인에이블되어 생성되도록 함으로써, 반도체 장치로 하여금 정상적인 초기 동작을 수행할 수 있도록 하는 초기화신호 생성회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부전압을 전압 분배하여 제 1 인에이블신호를 생성하여 제 1 노드로 출력하는 전압 분배부와; 적어도 하나의 퓨즈를 포함하고 상기 퓨즈의 커팅여부에 따라 상기 제 1 인에이블신호의 전압레벨을 조정하는 적어도 하나의 제어부와; 상기 제 1 노드로부터의 상기 제 1 인에이블신호에 응답하여 반도체 장치의 초기화 신호를 생성하는 신호생성부를 포함하여 구성되는 초기화신호 생성회로를 제공한다.
본 발명에서, 상기 제어부는 적어도 하나의 저항과 적어도 하나의 퓨즈를 포함하고, 외부전압을 전압 분배하여 제 2 인에이블신호를 생성하여 제 2 노드로 출력하는 전압 분배기와; 상기 제 2 노드로부터의 제 2 인에이블신호에 응답하여 상기 제 1 노드를 풀다운 구동하는 제 1 풀다운소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 인에이블신호는 상기 적어도 하나의 퓨즈의 커팅여부에 따라 그 전압레벨이 조정되는 것을 특징으로 한다.
본 발명에서, 상기 전압 분배기는 외부전압 공급단과 상기 제 2 노드 간에 설치된 제 1 저항 및 제 1 퓨즈와, 상기 제 2 노드와 접지단 간에 설치된 제 2 저항 및 제 2 퓨즈를 포함하는 것이 바람직하다.
본 발명에서, 상기 전압분배부는 외부전압 공급단과 상기 제 1 노드 간에 설치된 제 3 저항과, 제 1 전압에 응답하여 상기 제 1 노드를 풀다운 구동하는 제 2 풀다운 소자를 포함하고; 상기 신호생성부는 상기 제 1 인에이블신호에 응답하여 제 3 노드를 풀다운 구동하는 제 3 풀다운 소자와, 제 2 전압에 응답하여 상기 제 3 노드를 풀업구동하는 풀업소자와, 상기 제 3 노드로부터의 신호를 버퍼링하는 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 적어도 하나의 제어부는 상기 제 2 풀다운소자와 병렬로 접속된 것을 특징으로 한다.
본 발명에서, 상기 제 1 전압은 외부전압이고 제 2 전압은 접지전압인 것이 바람직하다.
또한, 본 발명은 외부전압을 전압 분배하여 제 1 인에이블신호를 생성하여 제 1 노드로 출력하는 전압 분배부와; 상기 제 1 노드로부터의 상기 제 1 인에이블신호에 응답하여 반도체 장치의 초기화 신호를 생성하는 신호생성부와; 상기 제 1 인에이블신호에 응답하여 동작하고, 적어도 하나의 퓨즈를 포함하며 상기 퓨즈의 커팅여부에 따라 상기 초기화신호의 전압레벨을 조정하는 제어부를 포함하여 구성되는 초기화신호 생성회로를 제공한다.
본 발명에서, 상기 신호생성부는 상기 제 1 인에이블신호에 응답하여 제 2 노드를 풀다운 구동하는 제 1 풀다운 소자와, 소정 전압신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 1 풀업소자와, 상기 제 2 노드로부터의 신호를 버퍼링하는 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 제어부는 상기 적어도 하나의 퓨즈의 커팅여부에 따라 상기 제 2 노드의 전압레벨을 조정하는 것을 특징으로 한다.
본 발명에서, 상기 제어부는 상기 제 1 인에이블신호에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 2 풀다운소자와, 상기 제 2 노드와 접지단 간에 상기 제 2 풀다운 소자와 직렬로 접속된 제 1 퓨즈와, 상기 전압신호에 응답하여 상기 제 2 노드를 풀업 구동하는 제 2 풀업소자와, 상기 제 2 노드와 외부전압 공급단 간에 상기 제 2 풀업 소자와 직렬로 접속된 제 2 퓨즈를 포함하는 적어도 하나의 제어수단을 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4a는 본 발명에 의한 제 1 실시예에 따른 초기화신호 생성회로의 구성을 나타낸 블럭도이고, 도 4b는 상기 제 1 실시예에 따른 초기화신호 생성회로의 구성을 보다 구체적으로 나타낸 회로도로서, 도 4a 및 도 4b를 참조하여 제 1 실시예에 의한 초기화신호 생성회로를 설명하면 다음과 같다.
도 4a 및 도 4b에 도시된 바와 같이, 제 1 실시예에 따른 초기화신호 생성회로는 외부전압(VDD)을 전압 분배하여 인에이블신호(VR1)를 생성하여 노드(C)로 출력하는 전압 분배부(220)와; 적어도 하나의 퓨즈(F21, F22)를 포함하고 상기 퓨즈(F21, F22)의 커팅여부에 따라 인에이블신호(VR1)의 전압레벨을 조정하는 적어도 하나의 제어부(210)와; 노드(C)로부터의 인에이블신호(VR1)에 응답하여 반도체 장치의 초기화 신호(PWRUP)를 생성하는 신호생성부(230)를 포함하여 구성된다.
제어부(210)는 적어도 하나의 저항(R21, R22)과 적어도 하나의 퓨즈(F21, F22)를 포함하고, 외부전압(VDD)을 전압 분배하여 인에이블신호(VR2)를 생성하여 노드(D)로 출력하는 전압 분배기(211)와; 노드(D)로부터의 인에이블신호(VR2)에 응답하여 노드(C)를 풀다운 구동하는 NMOS(N21)를 포함한다.
이와 같이 구성된 제 1 실시예에 따른 초기화신호 생성회로의 동작을 도 4a 내지 도 5b를 참조하여 구체적으로 설명한다.
반도체 장치에 인가되는 외부전압(VDD)은 반도체 장치의 동작 초기시점부터 일정한 기울기로 소정 전압레벨까지 서서히 상승한다. 도 5a 및 도 5b에서, 외부전압(VDD)이 0[V]로부터 증가하여 NMOS(N21), NMOS(N22) 및 PMOS(P21)의 문턱전압 보다 낮은 구간(a)에서는 NMOS(N21), NMOS(N22), NMOS(N23) 및 PMOS(P21)는 턴오프되어 있다. 이에 따라, 인버터(IV21)로부터 출력되는 초기화신호(PWRUP, power up)는 도 5a와 도 5b에 도시된 바와 같이 외부전압(VDD)을 따라 서서히 상승한다.
이어서, 외부전압(VDD)이 상승하여 NMOS(N22)와 PMOS(P21)의 문턱전압 이상으로 증가하게 되면, NMOS(N22)와 PMOS(P21)가 턴온된다. 그리고, 외부전압(VDD)이 계속 상승하여 어느 시점이 되면 노드(D)의 전압(VR2)을 게이트로 인가받는 NMOS(N21)도 턴온된다. 전압분배부(220)와 NMOS(N21)는 외부전압(VDD)을 전압분배하여 NMOS(N23)의 게이트에 인가한다. 즉, 저항(R23)과 NMOS(N22)의 턴온저항 및 NMOS(N21)의 턴온저항에 의하여 전압분배된 노드(C)의 전압(VR1)이 NMOS(N23)의 게이트에 인가된다. 여기서, 전압(VR1)은 [VDD×R100/(R23+R100)]의 크기를 갖는다(단, R100은 NMOS(N21)의 턴온저항과 NMOS(N22)의 턴온저항의 합성저항임.).
이 때, 전압(VR1)이 NMOS(N23)의 문턱전압(Vt)보다 낮은 구간(b)에서는 NMOS(N23)는 턴오프된다. 한편, 이 때 PMOS(P21)는 외부전압(VDD)이 접지전압(VSS)이 비하여 문턱전압 이상으로 커지면서 먼저 턴온되므로, 노드(E)는 구간(b)에서는 하이레벨의 상태가 된다. 그리고, 인버터(IV21)는 이러한 하이레벨의 신호를 입력받아 버퍼링하여 접지레벨(VSS)의 초기화신호(PWRUP)를 출력한다. 따라서, NMOS(N23)가 턴온되기 이전인 구간(b)에서는 초기화신호(PWRUP)는 접지레벨(VSS)이 된다.
이어서, 외부전압(VDD)이 계속 더 상승하여 전압(VR1)이 NMOS(N23)의 문턱전압(Vt)보다 더 커지면, NMOS(N23)는 이에 응답하여 턴온된다. 이에 따라, NMOS(N23)에 의해 노드(E)에 충전되어 있던 전하가 방전되기 시작한다. 그리고, 이후 외부전압(VDD)이 더 많이 상승하게 되면 전압(VR1)도 더 증가하여 NMOS(N23)를 통하여 방전되는 전류도 증가한다. 그리고, 마침내 NMOS(N23)에 의한 방전전류가 PMOS(P21)로부터 충전되는 전류를 충분히 감당하고도 남을 만큼 증가하게 되면, 노드(E)는 풀다운구동되어 접지레벨(VSS)로 되며, 인버터(IV21)는 이러한 접지레벨(VSS)의 신호를 입력받아 버퍼링하여 외부전압레벨(VDD)의 초기화신호(PWRUP)를 출력한다. 따라서, 도 5a와 도 5b에서 구간(c)로부터 초기화신호(PWRUP)는 외부전압레벨(VDD)로 인에이블되고 이 시점이 반도체 장치의 초기화(파워업)시점이 된다.
그런데, 이러한 초기화 신호 생성회로에 포함된 NMOS소자(N22, N23)나 PMOS소자(P21) 등의 소자가 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 문턱전압이나 동작조건에 변화가 발생함으로 말미암아, 도 5a의 상측 도면에 도시된 바와 같이 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아 지는 현상이 발생할 수 있다.
그러나, 이 경우 본 실시예에 따른 초기화신호 생성회로에서는 제어부(210)에 포함된 퓨즈(F21, F22)의 커팅여부를 조정함으로써, 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 보정할 수 있다. 즉, 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 경우, 퓨즈(F21)를 커팅한다. 그러면, NMOS(N21)는 턴오프되어 그 턴온저항이 증가하여 합성저항(R100)도 증가하므로, [VDD×R100/(R23+R100)]의 크기를 갖는 전압(VR1)도 증가한다. 이에 따라, NMOS(N23)의 턴온강도가 커져 NMOS(N23)를 통한 방전전류가 증가하여 노드(E)는 빨리 접지레벨(VSS)로 풀다운된다. 결과적으로, 초기화신호(PWRUP)는 퓨즈(F21)를 커팅하지 않은 경우보다 더 빠른 시점에 외부전압(VDD)레벨로 인에이블되게 된다. 이와 같이, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 경우에는, 제어부(210)에 포함된 퓨즈(F21)를 커팅하여 초기화신호(PWRUP)의 인에이블시점을 앞당김으로써, 도 5a의 하측도면에 도시된 바와 같이 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 할 수 있다.
또한, 초기화신호 생성회로에서 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 도 5b의 상측도면에 도시된 바와 같이 초기화신호(PWRUP)의 생성시점이 적정시점보다 빨라져 그 전압레벨이 낮아지는 경우에도, 본 실시예에 따른 초기화신호 생성회로에서는 제어부(210)에 포함된 퓨즈(F21, F22)의 커팅여부를 조정함으로써, 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 보정할 수 있 다. 즉, 초기화신호(PWRUP)의 생성시점이 적정시점보다 빠른 경우, 퓨즈(F22)를 커팅한다. 그러면, NMOS(N21)는 턴온저항이 감소하여 합성저항(R100)도 감소하므로, [VDD×R100/(R23+R100)]의 크기를 갖는 전압(VR1)도 감소한다. 이에 따라, NMOS(N23)의 턴온강도가 낮아져 NMOS(N23)를 통한 방전전류가 감소하고 노드(E)는 좀 더 늦은 시점에 접지레벨(VSS)로 풀다운된다. 결과적으로, 초기화신호(PWRUP)는 퓨즈(F22)를 커팅하지 않은 경우보다 더 늦은 시점에 외부전압(VDD)레벨로 인에이블되게 된다.
이와 같이, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호(PWRUP)의 생성시점이 적정시점보다 빨라져 그 전압레벨이 낮아지는 경우에는, 제어부(210)에 포함된 퓨즈(F22)를 커팅하여 초기화신호(PWRUP)의 인에이블시점을 늦춤으로써, 도 5b의 하측도면에 도시된 바와 같이 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 할 수 있다.
결과적으로, 본 실시예에 따른 초기화신호 생성회로는 제어부(210)에 포함된 퓨즈(F21, F22)의 커팅여부를 조절함으로써, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생하는 경우 이를 보정하여 적정시점에 적정 전압레벨의 초기화신호(PWRUP)가 생성되도록 할 수 있고 초기화와 관련된 동작오류를 억제할 수 있다.
아울러, 실시예에 따라서는 도 4c에 도시된 바와 같이 상기 제어부(210)를 노드(C)에 병렬로 복수개만큼 설치함으로써, 노드(C)의 전압(VR1)을 보다 미세하게 조정하여 초기화신호(PWRUP)의 인에이블시점을 보다 정밀하게 제어할 수 있다.
도 6a는 본 발명에 의한 제 2 실시예에 따른 초기화신호 생성회로의 구성을 나타낸 블럭도이고, 도 6b는 상기 제 2 실시예에 따른 초기화신호 생성회로의 구성을 보다 구체적으로 나타낸 회로도로서, 도 6a 및 도 6b를 참조하여 제 2 실시예에 의한 초기화신호 생성회로를 설명하면 다음과 같다.
도 6a 및 도 6b에 도시된 바와 같이, 제 2 실시예에 따른 초기화신호 생성회로는 외부전압(VDD)을 전압 분배하여 인에이블신호(VR11)를 생성하여 노드(F)로 출력하는 전압 분배부(310)와; 노드(F)로부터의 인에이블신호(VR11)에 응답하여 반도체 장치의 초기화 신호(PWRUP)를 생성하는 신호생성부(330)와; 인에이블신호(VR11)에 응답하여 동작하고, 적어도 하나의 퓨즈(F31, F32, F33, F34)를 포함하며 상기 퓨즈의 커팅여부에 따라 초기화신호(PWRUP)의 전압레벨을 조정하는 제어부(320)를 포함하여 구성된다.
제어부(320)는 인에이블신호(VR11)에 응답하여 노드(G)를 풀다운 구동하는 NMOS(N31)와; 노드(G)와 접지단(VSS) 간에 NMOS(N31)와 직렬로 접속된 퓨즈(F32)와; 접지전압(VSS)에 응답하여 노드(G)를 풀업 구동하는 PMOS(P31)와; 노드(G)와 외부전압(VDD) 공급단 간에 PMOS(P31)와 직렬로 접속된 퓨즈(F31)를 포함한다.
이와 같이 구성된 제 2 실시예에 따른 초기화신호 생성회로의 동작을 도 6a 내지 도 7b를 참조하여 구체적으로 설명한다.
반도체 장치에 인가되는 외부전압(VDD)은 반도체 장치의 동작 초기시점부터 일정한 기울기로 소정 전압레벨까지 서서히 상승한다. 제 1 실시예에서 본 바와 마 찬가지로 도 7a 및 도 7b에서, 구간(a)에서는 NMOS(N31, N32, N33) 및 PMOS(P31, P32, P33)는 턴오프되어 있다. 이에 따라, 인버터(IV31)로부터 출력되는 초기화신호(PWRUP)는 도 7a와 도 7b에 도시된 바와 같이 외부전압(VDD)을 따라 서서히 상승한다.
이어서, 외부전압(VDD)이 상승하여 PMOS(P31), PMOS(P32) 및 PMOS(P33)의 문턱전압 이상으로 증가하게 되면, PMOS(P31), PMOS(P32) 및 PMOS(P33)는 턴온된다. 이에 따라, 노드(G)는 구간(b)에서 하이레벨의 상태가 된다. 그리고, 인버터(IV31)는 이러한 하이레벨의 신호를 입력받아 버퍼링하여 접지레벨(VSS)의 초기화신호(PWRUP)를 출력한다. 따라서, NMOS(N31), NMOS(N32) 및 NMOS(N33)가 턴온되기 이전인 구간(b)에서는 초기화신호(PWRUP)는 접지레벨(VSS)이 된다.
이어서, 외부전압(VDD)이 계속 더 상승하여 전압(VR11)이 NMOS(N31), NMOS(N32) 및 NMOS(N33)의 문턱전압(Vt)보다 더 커지면, NMOS(N31), NMOS(N32) 및 NMOS(N33)는 이에 응답하여 턴온된다. 이에 따라, NMOS(N31), NMOS(N32) 및 NMOS(N33)에 의해 노드(G)에 충전되어 있던 전하가 방전되기 시작한다. 그리고, 이후 외부전압(VDD)이 더 많이 상승하게 되면 전압(VR11)이 더 증가하여 NMOS(N31), NMOS(N32) 및 NMOS(N33)를 통하여 방전되는 전류도 증가한다. 그리고, 마침내 NMOS(N31), NMOS(N32) 및 NMOS(N33)에 의한 방전전류가 PMOS(P31), PMOS(P32) 및 PMOS(P33)로부터 충전되는 전류를 충분히 감당하고도 남을 만큼 증가하게 되면, 노드(G)는 풀다운구동되어 접지레벨(VSS)로 되며, 인버터(IV31)는 이러한 접지레벨(VSS)의 신호를 입력받아 버퍼링하여 외부전압레벨(VDD)의 초기화신호(PWRUP)를 출 력한다. 따라서, 도 7a와 도 7b에서 구간(c)로부터 초기화신호(PWRUP)는 외부전압레벨(VDD)로 인에이블되고 이 시점이 반도체 장치의 초기화(파워업)시점이 된다.
그런데, 이러한 초기화 신호 생성회로에 포함된 NMOS소자(N31, N32, N33)나 PMOS소자(P31, P32, P33) 등의 소자에서 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 문턱전압이나 동작조건에 변화가 발생함으로 말미암아, 도 7a의 상측 도면에 도시된 바와 같이 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 현상이 발생할 수 있다.
그러나, 이 경우 본 실시예에 따른 초기화신호 생성회로에서는 제어부(320)에 포함된 퓨즈(F31, F33)의 커팅여부를 조정함으로써, 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 보정할 수 있다. 즉, 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 경우, 퓨즈(F31, F33)를 커팅한다. 그러면, 노드(G)를 충전시키는 풀업소자는 PMOS(P33) 하나만 있는 반면 노드(G)를 방전시키는 풀다운소자는 NMOS(N31, N32, N33)는 세개가 있게 되어 노드(G)는 보다 빠른 시점에 로우레벨로 풀다운된다. 이에 따라, 초기화신호(PWRUP)는 퓨즈(F31, F33)를 커팅하지 않은 경우보다 더 빠른 시점에 외부전압(VDD)레벨로 인에이블되게 된다. 이와 같이, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호(PWRUP)의 생성시점이 적정시점보다 늦어져 그 전압레벨이 높아지는 경우에는, 제어부(320)에 포함된 퓨즈(F31, F33)를 커팅하여 초기화신호(PWRUP)의 인에이블시점을 앞당김으로써, 도 7a의 하측도면에 도시된 바와 같이 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 할 수 있다.
또한, 경우에 따라 초기화신호(PWRUP)의 인에이블시점을 좀더 미세하게 앞당길 필요가 있을 경우에는 퓨즈(F31, F33) 중 어느 하나만 커팅하여 조절할 수도 있다.
한편, 초기화신호 생성회로에서 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 도 7b의 상측도면에 도시된 바와 같이 초기화신호(PWRUP)의 생성시점이 적정시점보다 빨라져 그 전압레벨이 낮아지는 경우에도, 본 실시예에 따른 초기화신호 생성회로에서는 제어부(320)에 포함된 퓨즈(F32, F34)의 커팅여부를 조정함으로써, 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 보정할 수 있다. 즉, 초기화신호(PWRUP)의 생성시점이 적정시점보다 빠른 경우, 퓨즈(F32, F34)를 커팅한다. 그러면, 노드(G)를 방전시키는 풀다운소자는 NMOS(N33) 하나만 있게 되는 반면 노드(G)를 충전시키는 풀업소자는 PMOS(P31, P32, P33)의 세개가 있게 되어 노드(G)는 보다 늦은 시점에 로우레벨로 풀다운된다. 이에 따라, 초기화신호(PWRUP)는 퓨즈(F32, F34)를 커팅하지 않은 경우보다 더 늦은 시점에 외부전압(VDD)레벨로 인에이블되게 된다.
이와 같이, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호(PWRUP)의 생성시점이 적정시점보다 빨라져 그 전압레벨이 낮아지는 경우에는, 제어부(320)에 포함된 퓨즈(F32, F34)를 커팅하여 초기화신호(PWRUP)의 인에이블시점을 늦춤으로써, 도 7b의 하측도면에 도시된 바와 같이 초기화신호(PWRUP)가 적정시점에 적정 전압레벨로 생성되도록 할 수 있다.
또한, 경우에 따라 초기화신호(PWRUP)의 인에이블시점을 좀더 미세하게 늦출 필요가 있을 경우에는 퓨즈(F32, F34) 중 어느 하나만 커팅하여 조절할 수도 있다.
이상의 내용을 정리하면, 제 2 실시예에 따른 초기화신호 생성회로는 제어부(320)에 포함된 퓨즈(F31, F32, F33, F34)의 커팅여부를 조절함으로써, 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생하는 경우 이를 보정하여 적정시점에 적정 전압레벨의 초기화신호(PWRUP)가 생성되도록 할 수 있고 초기화와 관련된 동작오류를 억제할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 초기화신호 생성회로는 공정조건의 변화 및 온도의 변화 등의 요인에 의하여 초기화신호의 인에이블시점에 변화가 발생하는 경우 이를 보정하여 적정시점에 적정 전압레벨의 초기화신호가 인에이블되어 생성되도록 함으로써, 반도체 장치로 하여금 정상적인 초기 동작을 수행할 수 있도록 하는 효과가 있다.

Claims (11)

  1. 외부전압을 전압 분배하여 제 1 인에이블신호를 생성하여 제 1 노드로 출력하는 전압 분배부와;
    적어도 하나의 퓨즈를 포함하고 상기 퓨즈의 커팅여부에 따라 상기 제 1 인에이블신호의 전압레벨을 조정하는 적어도 하나의 제어부와;
    상기 제 1 노드로부터의 상기 제 1 인에이블신호에 응답하여 반도체 장치의 초기화 신호를 생성하는 신호생성부를 포함하여 구성되는 초기화신호 생성회로.
  2. 제 1 항에 있어서,
    상기 제어부는
    적어도 하나의 저항과 적어도 하나의 퓨즈를 포함하고, 외부전압을 전압 분배하여 제 2 인에이블신호를 생성하여 제 2 노드로 출력하는 전압 분배기와;
    상기 제 2 노드로부터의 제 2 인에이블신호에 응답하여 상기 제 1 노드를 풀다운 구동하는 제 1 풀다운소자를 포함하는 초기화신호 생성회로.
  3. 제 2 항에 있어서,
    상기 제 2 인에이블신호는 상기 적어도 하나의 퓨즈의 커팅여부에 따라 그 전압레벨이 조정되는 것을 특징으로 하는 초기화신호 생성회로.
  4. 제 3 항에 있어서,
    상기 전압 분배기는 외부전압 공급단과 상기 제 2 노드 간에 설치된 제 1 저항 및 제 1 퓨즈와, 상기 제 2 노드와 접지단 간에 설치된 제 2 저항 및 제 2 퓨즈를 포함하는 초기화신호 생성회로.
  5. 제 1 항 내지 제 4항 중 어느 한 항에 있어서,
    상기 전압분배부는 외부전압 공급단과 상기 제 1 노드 간에 설치된 제 3 저항과, 제 1 전압에 응답하여 상기 제 1 노드를 풀다운 구동하는 제 2 풀다운 소자를 포함하고;
    상기 신호생성부는 상기 제 1 인에이블신호에 응답하여 제 3 노드를 풀다운 구동하는 제 3 풀다운 소자와, 제 2 전압에 응답하여 상기 제 3 노드를 풀업구동하는 풀업소자와, 상기 제 3 노드로부터의 신호를 버퍼링하는 버퍼를 포함하는 초기화신호 생성회로.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 제어부는 상기 제 2 풀다운소자와 병렬로 접속된 것을 특징으로 하는 초기화신호 생성회로.
  7. 제 5 항에 있어서,
    상기 제 1 전압은 외부전압이고 제 2 전압은 접지전압인 초기화신호 생성회로.
  8. 외부전압을 전압 분배하여 제 1 인에이블신호를 생성하여 제 1 노드로 출력하는 전압 분배부와;
    상기 제 1 노드로부터의 상기 제 1 인에이블신호에 응답하여 반도체 장치의 초기화 신호를 생성하는 신호생성부와;
    상기 제 1 인에이블신호에 응답하여 동작하고, 적어도 하나의 퓨즈를 포함하며 상기 퓨즈의 커팅여부에 따라 상기 초기화신호의 전압레벨을 조정하는 제어부를 포함하여 구성되는 초기화신호 생성회로.
  9. 제 8 항에 있어서,
    상기 신호생성부는 상기 제 1 인에이블신호에 응답하여 제 2 노드를 풀다운 구동하는 제 1 풀다운 소자와, 소정 전압신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 1 풀업소자와, 상기 제 2 노드로부터의 신호를 버퍼링하는 버퍼를 포함하는 초기화신호 생성회로.
  10. 제 9 항에 있어서,
    상기 제어부는 상기 적어도 하나의 퓨즈의 커팅여부에 따라 상기 제 2 노드의 전압레벨을 조정하는 것을 특징으로 하는 초기화신호 생성회로.
  11. 제 10 항에 있어서,
    상기 제어부는,
    상기 제 1 인에이블신호에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 2 풀다운소자와, 상기 제 2 노드와 접지단 간에 상기 제 2 풀다운 소자와 직렬로 접속된 제 1 퓨즈와, 상기 전압신호에 응답하여 상기 제 2 노드를 풀업 구동하는 제 2 풀업소자와, 상기 제 2 노드와 외부전압 공급단 간에 상기 제 2 풀업 소자와 직렬로 접속된 제 2 퓨즈를 포함하는 적어도 하나의 제어수단을 포함하는 초기화신호 생성회로.
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