JP2018074379A - 半導体装置及びパワーオンリセット信号の生成方法 - Google Patents

Abstract

【目的】電源投入時における電源電圧の立ち上がり時間の長さに拘わらず、確実にパワーオンリセットさせることが可能な半導体装置、及びパワーオンリセット信号の生成方法 を提供することを目的とする。【構成】電源電圧に基づきこの電源電圧よりも低い一定の電圧値を有する安定化電源電圧を生成して内部電源ラインに出力するレギュレータと、電源電圧の電源投入直後はリセットを促す第１レベルを有し、内部電源ラインの電圧値が立ち上がったときに第１レベルからリセット解除を促す第２レベルに遷移する信号をパワーオンリセット信号として生成するパワーオンリセット回路と、を有する。【選択図】図１

Description

本発明は、半導体装置、特にパワーオンリセット回路が形成されている半導体装置及びパワーオンリセット信号の生成方法に関する。

ディジタル回路が形成されている半導体装置には、電源投入に応じて当該ディジタル回路の状態を初期化するパワーオンリセット回路が設けられている。このようなパワーオンリセット回路として、外部供給された電源電圧を抵抗及びキャパシタからなるＲＣ回路で遅延させ、これをインバータなどにより２値化した信号をリセット信号として生成するようにした構成が提案されている（例えば特許文献１参照）。当該パワーオンリセット回路は、電源投入時点から上記したＲＣ回路による遅延時間を経過するまでの間だけリセットを促す論理レベル１（又は０）となり、その後はリセット解除を促す論理レベル０（又は１）の状態に維持される信号をリセット信号として生成する。

特開２００８−１８７４７５号公報

ところで、上記したパワーオンリセット回路では、ＲＣ回路による遅延時間は固定であるものの、電源投入時点から電源電圧の電圧値が所望の電圧値に到達するまでの時間、いわゆる電源電圧の立ち上がり時間は大幅に変動する場合がある。よって、例えばかかるＲＣ回路による遅延時間に比べて電源電圧の立ち上がり時間が長くなると、パワーオンリセットの対象回路に供給される電源電圧が所望の電圧値に到る前に、リセット信号がリセット解除を促す状態に遷移してしまい、パワーオンリセットが為されなくなるという問題が生じた。

本願発明は、電源投入時における電源電圧の立ち上がり時間の長さに拘わらず、確実にパワーオンリセットを実施させることが可能な半導体装置、及びパワーオンリセット信号の生成方法を提供することを目的とする。

本発明に係る半導体装置は、電源電圧に基づき前記電源電圧よりも低い一定の電圧値を有する安定化電源電圧を生成して内部電源ラインに出力するレギュレータと、前記電源電圧の電源投入直後はリセットを促す第１レベルを有し、前記内部電源ラインの電圧値が立ち上がったときに前記第１レベルからリセット解除を促す第２レベルに遷移する信号をパワーオンリセット信号として生成するパワーオンリセット回路と、を有する。

本発明に係るパワーオンリセット信号の生成方法は、電源電圧に基づき前記電源電圧よりも低い一定の電圧値を有する安定化電源電圧を内部電源ラインに出力するレギュレータが形成されている半導体装置におけるパワーオンリセット信号の生成方法であって、前記電源投入の直後はリセットを促す第１レベルを有し、前記内部電源ラインの電圧値が立ち上がったときにリセット解除を促す第２レベルに遷移する信号を前記パワーオンリセット信号として生成する。

本発明では、電源電圧の投入直後はリセットを促す第１レベルを有し、その後、当該電源電圧で動作するレギュレータによって生成された安定化電源電圧の電圧値が立ち上がったら、リセット解除を促す第２レベルに遷移する信号を、パワーオンリセット信号として生成する。これにより、電源投入後、電源電圧の供給を受けて動作する回路が動作可能な状態になってから、パワーオンリセット信号がリセットを促す第１レベルからリセット解除を促す第２レベルに遷移することになる。よって、電源投入時における電源電圧の立ち上がり時間の長さに拘わらず、確実に、電源電圧で動作する回路を電源投入に応じてリセットすることが可能となる。

半導体ＩＣ（integrated circuit)チップ１０の概略構成を示すブロック図である。 パワーオンリセット回路２００の回路構成の一例を示す回路図である。 パワーオンリセット回路２００の動作の一例を示すタイムチャートである。 パワーオンリセット回路２００の他の航路構成を示す回路図である。

図１は、半導体装置としての半導体ＩＣチップ１０の構成を概略的に示すブロック図である。図１において、内部レギュレータ１００は、電源供給ラインＬｄを介して受けた直流の電源電圧ＶＤＤに基づき、当該電源電圧ＶＤＤよりも電圧値が低く且つ電圧値一定の安定化電源電圧Ｖｒｇを生成する。内部レギュレータ１００は、生成した安定化電源電圧Ｖｒｇを、内部電源ラインＬｇを介してパワーオンリセット回路２００、及び当該安定化電源電圧Ｖｒｇによって動作する低電源駆動の回路１１０（以下、ＬＶ回路１１０と称する）に供給する。内部電源ラインＬｇには、電源変動を抑える為のバイパスコンデンサＣｒｇが接続されている。尚、半導体ＩＣチップ１０には、半導体ＩＣチップ１０としての機能を担う回路として、上記したＬＶ回路１１０の他に、電源電圧ＶＤＤによって動作する高電源駆動の回路２１０（以下、ＨＶ回路２１０と称する）が設けられている。

パワーオンリセット回路２００は、電源電圧ＶＤＤ及び安定化電源電圧Ｖｒｇに基づき、電源投入時にＨＶ回路２１０の動作をリセットするパワーオンリセット信号ＰＯＲを生成し、これをＨＶ回路２１０に供給する。

図２は、パワーオンリセット回路２００の回路構成の一例を示す回路図である。図２に示すように、パワーオンリセット回路２００は、遅延回路２１、インバータ２２、２３及びリセット解除タイミング制御回路２４を含む。

遅延回路２１は、ｐチャネルＭＯＳ型のトランジスタＭＰ１〜ＭＰ３、抵抗Ｒ１、及びコンデンサＣｒｓを含む。トランジスタＭＰ１のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のゲート端及びドレイン端が共にノードｎ１に接続されている。つまり、トランジスタＭＰ１は、電源電圧ＶＤＤを受ける電源供給ラインＬｄ、及びノードｎ１間においてダイオード接続されている。トランジスタＭＰ２のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のドレイン端が上記したノードｎ１に接続されている。尚、トランジスタＭＰ２のゲート端には反転パワーオンリセット信号ＰＲｖが供給されている。トランジスタＭＰ３のソース端は上記したノードｎ１に接続されており、自身のゲート端は接地ラインＬＧＤに接続されている。なお、接地ラインＬＧＤには例えばゼロボルトの接地電位ＧＮＤが印加されている。また、トランジスタＭＰ３のバックゲートには電源電圧ＶＤＤが供給されており、自身のドレイン端には電流制限用の抵抗Ｒ１の一端が接続されている。抵抗Ｒ１の他端は、リセット信号ラインＬｒを介してコンデンサＣｒｓの一端に接続されている。コンデンサＣｒｓの他端は接地ラインＬＧＤに接続されている。なお、コンデンサＣｒｓとしては、ＭＯＳトランジスタのゲート容量又はドレイン容量を利用したものを採用しても良い。

上記した構成により、遅延回路２１は、電源供給ラインＬｄを介して受けた電源電圧ＶＤＤの電圧値を、コンデンサＣｒｓ及びトランジスタＭＰ１〜ＭＰ３のオン抵抗に基づく時定数に従って遅延させた信号を、パワーオンリセット信号ＰＲとして生成する。遅延回路２１は、当該パワーオンリセット信号ＰＲを、リセットラインＬｒを介してインバータ２２及びリセット解除タイミング制御回路２４に供給する。

インバータ２２は、ｐチャネルＭＯＳ型のトランジスタＭＰ４、及びｎチャネルＭＯＳ型のトランジスタＭＮ１を含む。トランジスタＭＰ４のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のドレイン端がノードｎ２に接続されている。トランジスタＭＮ１のドレイン端はノードｎ２に接続されており、自身のソース端及びバックゲートは接地ラインＬＧＤに接続されている。トランジスタＭＰ４及びＭＮ１各々のゲート端には、パワーオンリセット信号ＰＲが供給されている。

かかる構成により、インバータ２２は、上記したパワーオンリセット信号ＰＲの電圧が所定値以上となる場合には論理レベル０に対応した接地電位ＧＮＤを有する信号を、上記した反転パワーオンリセット信号ＰＲｖとして生成する。一方、パワーオンリセット信号ＰＲの電位が当該所定値より低い場合には、インバータ２２は、論理レベル１に対応した電源電圧ＶＤＤを有する信号を上記した反転パワーオンリセット信号ＰＲｖとして生成する。インバータ２２は、上記した反転パワーオンリセット信号ＰＲｖをノードｎ２を介して次段のインバータ２３、及び遅延回路２１のトランジスタＭＰ２のゲート端に供給する。

インバータ２３は、ｐチャネルＭＯＳ型のトランジスタＭＰ５、及びｎチャネルＭＯＳ型のトランジスタＭＮ２を含む。トランジスタＭＰ５のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のドレイン端がリセット信号出力ラインＬｐｒに接続されている。トランジスタＭＮ２のドレイン端はリセット信号出力ラインＬｐｒに接続されており、自身のソース端及びバックゲートは接地ラインＬＧＤに接続されている。トランジスタＭＰ５及びＭＮ２各々のゲート端には、反転パワーオンリセット信号ＰＲｖが供給されている。

かかる構成により、インバータ２３は、反転パワーオンリセット信号ＰＲｖの論理レベルを反転させた信号を、パワーオンリセット信号ＰＯＲとして生成する。インバータ２３は、当該パワーオンリセット信号ＰＯＲをリセット信号出力ラインＬｐｒを介してＨＶ回路２１０に供給する。

リセット解除タイミング制御回路２４は、ｐチャネルＭＯＳ型のトランジスタＭＰ６、ｎチャネルＭＯＳ型のトランジスタＭＮ３及びＭＮ４、抵抗Ｒ２を含む。トランジスタＭＰ６のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のゲート端にはリセットラインＬｒを介してパワーオンリセット信号ＰＲが供給されている。また、トランジスタＭＰ６のドレイン端には電流制限用の抵抗Ｒ２の一端が接続されている。抵抗Ｒ２の他端にはノードｎ３を介して、トランジスタＭＮ３のドレイン端及びトランジスタＭＮ４のゲート端が夫々接続されている。トランジスタＭＮ３のソース端及びバックゲートは接地ラインＬＧＤに接続されており、自身のゲート端には、リセットラインＬｒを介して安定化電源電圧Ｖｒｇが供給されている。トランジスタＭＮ４のソース端及びバックゲートは接地ラインＬＧＤに接続されており、自身のドレイン端はリセットラインＬｒに接続されている。尚、電流制限用に設けた抵抗Ｒ１及びＲ２については、これらを省くことも可能である。

かかる構成により、トランジスタＭＰ６は、リセットラインＬｒの電圧値が所定値より低いときに電源電圧ＶＤＤをノード３に供給する。トランジスタＭＮ３は、安定化電源電圧Ｖｒｇの供給を受ける内部電源ラインＬｇの電圧値が所定値以上であるときにオン状態となってノードｎ３を接地ラインＬＧＤに接続する。トランジスタＭＮ４は、ノードｎ３の電圧値が所定値以上であるときにオン状態となってリセットラインＬｒを接地ラインＬＧＤに接続する。

尚、電源電圧ＶＤＤが高電圧（例えば２０ボルト）となる場合には、トランジスタＭＰ１〜ＭＰ６及びＭＮ１〜ＭＮ４として、高耐圧型のＭＯＳトランジスタを採用する。

以下に、図２に示すリセット解除タイミング制御回路２４を含むパワーオンリセット回路２００の動作について、図３に示すタイムチャートに沿って説明する。尚、図３では、パワーオンリセット回路２００が、電源投入に応じてその電源投入の時点ｔ０から電圧値が徐々に増加し、電源立上時間ＴＰの経過後に所望の電圧値ｖｄに到達する電源電圧ＶＤＤを受けた場合に為される動作を示す。

図３に示すように、電源投入後、電源電圧ＶＤＤの電圧値が、内部レギュレータ１００が動作可能となる最低の電圧値ｖ０に到ると、その電圧値ｖ０に到達した時点ｔ１にて内部レギュレータ１００が動作を開始し、安定化電源電圧Ｖｒｇの電圧値が立ち上がる。つまり、図３に示すように電源投入の時点ｔ０から時点ｔ１までの間に亘り０ボルトの状態を維持していた安定化電源電圧Ｖｒｇが当該時点ｔ１にて立ち上がり、所望の電圧値ｖｇに到るのである。

ここで、遅延回路２１にて生成されたパワーオンリセット信号ＰＲは、図３に示す電源電圧ＶＤＤの立ち上がり波形を遅延させた電圧推移を有する。よって、図３に示す電源投入の時点ｔ０から時点ｔ１の間は、パワーオンリセット信号ＰＲの電圧値は電源電圧ＶＤＤの電圧値よりも低くなり、この間、リセット解除タイミング制御回路２４のトランジスタＭＰ６はオン状態となる。更に、時点ｔ０から時点ｔ１の間は、電源電圧ＶＤＤの電圧値が低いが故に内部レギュレータ１００が動作不可の状態にある為、図３に示すように安定化電源電圧Ｖｒｇの電圧値は０ボルトを維持している。よって、この間（ｔ０〜ｔ１）、リセット解除タイミング制御回路２４のトランジスタＭＮ３はオフ状態にある。これにより、リセット解除タイミング制御回路２４のノードｎ３は、トランジスタＭＰ６及び抵抗Ｒ２を介して印加された電源電圧ＶＤＤによって充電され、図３に示すように、ノードｎ３の電圧が増加して行く。この際、ノードｎ３の電圧値がリセット解除タイミング制御回路２４のトランジスタＭＮ４の閾値電圧Ｖｔｈよりも高くなると当該トランジスタＭＮ４がオン状態となり、リセットラインＬｒの電位を接地電位ＧＮＤにする。これにより、トランジスタＭＰ６のオン状態が維持されるのでノードｎ３に対する充電が継続し、当該ノードｎ３の電圧値が増加して行く。そして、時点ｔ１にて内部レギュレータ１００が安定化電源電圧Ｖｒｇの生成を開始し、その結果、内部電源ラインＬｇの電圧値が所定値以上に到ると、トランジスタＭＮ３がオン状態に遷移する。

これにより、ノードｎ３に接地電位ＧＮＤが印加されるので当該ノードｎ３の電圧が低下する。その後、図３に示す時点ｔ２にてノードｎ３の電圧値が０ボルトに到ると、トランジスタＭＮ４がオン状態からオフ状態に遷移し、リセットラインＬｒが接地ラインＬＧＤから解放される。よって、時点ｔ２以降は、遅延回路２１から送出されたパワーオンリセット信号ＰＲに対応した波形を有するパワーオンリセット信号ＰＯＲがリセットラインＬｒに表れる。

ここで、パワーオンリセット信号ＰＯＲの電圧値がゼロボルトの状態にある区間（ｔ０〜ｔ２）が上記したＨＶ回路２１０に対してリセットを促すリセット区間となり、時点ｔ２以降がリセット解除を促すリセット解除区間となる。

以上のように、リセット解除タイミング制御回路２４は、電源投入後の安定化電源電圧Ｖｒｇの電圧値の立ち上がり時点を起点として、パワーオンリセット信号ＰＯＲを、リセット解除を促す状態に遷移させる。尚、内部レギュレータ１００は、電源電圧ＶＤＤによって動作するＨＶ回路に属するものであるから、当該内部レギュレータ１００が生成した安定化電源電圧Ｖｒｇが時点ｔ１にて立ち上がったということは、ＨＶ回路２１０も時点ｔ１にて動作可能な状態にあるといえる。

よって、パワーオンリセット信号ＰＯＲによれば、電源投入後、ＨＶ回路２１０が動作可能な状態になった後、つまり時点ｔ１以降に、ＨＶ回路２１０がリセットされる。そして、ＨＶ回路２１０のリセット後、時点ｔ２にてパワーオンリセット信号ＰＯＲがリセット解除を促す高レベル（ＶＤＤ）の状態に遷移することになる。従って、電源電圧ＶＤＤの電源立上時間ＴＰの長さに拘わらず、電源電圧ＶＤＤで動作するＨＶ回路２１０を確実にパワーオンリセットさせることが可能となる。

尚、パワーオンリセット回路２００としては、図２に示す回路構成に代えて図４に示す回路構成を採用しても良い。

図４に示すパワーオンリセット回路２００は、ｐチャネルＭＯＳ型のトランジスタＭＰ１０及びＭＰ１１と、リセット解除タイミング制御部としてのｎチャネルＭＯＳ型のトランジスタＭＮ１０と、コンデンサＣｒｓとを含む。尚、電源電圧ＶＤＤが高電圧（例えば２０ボルト）の場合には、トランジスタＭＰ１０、ＭＰ１１及びＭＮ１０として、高耐圧型のＭＯＳトランジスタを採用する。なお、コンデンサＣｒｓとしては、ＭＯＳトランジスタのゲート容量又はドレイン容量を利用したものを採用しても良い。

トランジスタＭＰ１０のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、自身のドレイン端が制御ラインＬｃを介してトランジスタＭＮ１０のドレイン端及びトランジスタＭＰ１１のゲート端に接続されている。トランジスタＭＰ１０のゲート端は、トランジスタＭＰ１１のドレイン端、リセット信号出力ラインＬｐｒ及びコンデンサＣｒｓの一端に接続されている。コンデンサＣｒｓの他端は接地ラインＬＧＤに接続されている。かかる構成によりトランジスタＭＰ１０は、リセット信号出力ラインＬｐｒの電圧値が所定値より低いときにオン状態となって、電源電圧ＶＤＤを制御ラインＬｃに供給する。これにより、制御ラインＬｃが充電され、当該制御ラインＬｃの電位が増加する。

トランジスタＭＰ１１のソース端及びバックゲートには電源電圧ＶＤＤが供給されており、ゲート端が制御ラインＬｃに接続されている。かかる構成により、トランジスタＭＰ１１は、制御ラインＬｃの電圧値が所定値よりも低いときにオン状態となって、電源電圧ＶＤＤをリセット信号出力ラインＬｐｒに供給する。これにより、リセット信号出力ラインＬｐｒが充電され、当該リセット信号出力ラインＬｐｒの電位が増加する。

トランジスタＭＮ１０のゲート端には、内部レギュレータ１００で生成された安定化電源電圧Ｖｒｇが供給されており、ソース端及びバックゲートは接地ラインＬＧＤに接続されている。かかる構成により、トランジスタＭＮ１０は、内部電源ラインＬｇの電圧値、つまり安定化電源電圧Ｖｒｇの電圧値が閾値電圧以上となるときにオン状態となり、制御ラインＬｃを接地ラインＬＧＤに接続する。

ここで、図４に示すパワーオンリセット回路２００では、自身の寄生容量をも含めたリセット信号出力ラインＬｐｒの静電容量が制御ラインＬｃに寄生する静電容量よりも大きくなるように、これら制御ラインＬｃ及びリセット信号出力ラインＬｐｒが半導体ＩＣチップ１０に形成されている。

よって、電源投入に応じて電源電圧ＶＤＤの電圧値がゼロボルトの状態から増加、つまり電源電圧ＶＤＤの電圧値が立ち上がると、先ず、制御ラインＬｃの電圧値が電源電圧ＶＤＤの増加につれて増加する。これにより、電源投入直後、トランジスタＭＰ１１はオフ状態となり、リセット信号出力ラインＬｐｒの電圧値、つまりパワーオンリセット信号ＰＯＲの電圧値が、図３に示すようにリセットを促すゼロボルトの状態に維持される。その後、電源電圧ＶＤＤの増加に伴い、その電圧値が、図３に示す時点ｔ１にて、内部レギュレータ１００が動作可能となる電圧値ｖ０に到ると、当該内部レギュレータ１００が動作を開始する。この際、内部レギュレータ１００は安定化電源電圧Ｖｒｇを内部電源ラインＬｇに出力する。ここで、内部電源ラインＬｇの電圧値が所定値以上となると図４に示すトランジスタＭＮ１０がオン状態となり、制御ラインＬｃの電位が接地電位ＧＮＤになる。これにより、トランジスタＭＰ１１がオン状態となり、電源電圧ＶＤＤがリセット信号出力ラインＬｐｒを介してコンデンサＣｒｓに供給される。この際、コンデンサＣｒｓが充電され、それに伴い、リセット信号出力ラインＬｐｒの電圧値、つまりパワーオンリセット信号ＰＯＲの電圧値が増加する。すなわち、パワーオンリセット信号ＰＯＲの電圧値がリセット解除を促す状態に遷移するのである。

このように、図４に示す構成でも、図２に示すパワーオンリセット回路２００と同様に、電源電圧ＶＤＤの電源立上時間ＴＰの長さに拘わらず、電源投入後、ＨＶ回路２１０が動作可能な状態になった後にパワーオンリセット信号ＰＯＲがリセット解除を促す状態に遷移する。よって、電源電圧ＶＤＤで動作するＨＶ回路２１０を確実にパワーオンリセットさせることが可能となる。

要するに、本発明に係る半導体装置（１０）としては、電源電圧（ＶＤＤ）に基づきこの電源電圧よりも低い一定の電圧値（ｖｇ）を有する安定化電源電圧（Ｖｒｇ）を生成して内部電源ライン（Ｌｇ）に出力するレギュレータ（１００）と共に、以下のパワーオンリセット回路を設けたものであれば良いのである。すなわち、パワーオンリセット回路（２００）は、電源電圧（ＶＤＤ）の電源投入直後はリセットを促す第１レベルを有し、内部電源ライン（Ｌｇ）の電圧値が立ち上がったとき（ｔ１）に第１レベルからリセット解除を促す第２レベルに遷移する信号をパワーオンリセット信号（ＰＯＲ）として生成する。

２１ 遅延回路
２２、２３ インバータ
２４ リセット解除タイミング制御回路
１００ 内部レギュレータ
２００ パワーオンリセット回路

Claims (5)

1. 電源電圧に基づき前記電源電圧よりも低い一定の電圧値を有する安定化電源電圧を生成して内部電源ラインに出力するレギュレータと、
   前記電源電圧の電源投入直後はリセットを促す第１レベルを有し、前記内部電源ラインの電圧値が立ち上がったときに前記第１レベルからリセット解除を促す第２レベルに遷移する信号をパワーオンリセット信号として生成するパワーオンリセット回路と、を有することを特徴とする半導体装置。
2. 前記パワーオンリセット回路は、
   前記電源電圧を受ける電源供給ラインと、
   前記電源供給ラインの電圧値を所定期間だけ遅延させてリセットラインに供給する遅延回路と、
   前記リセットラインの電圧値が所定値よりも低い場合には前記第１レベルを有し、前記リセットラインの電圧値が前記所定値以上である場合には前記第２レベルを有する信号を前記パワーオンリセット信号として出力する回路と、
   前記リセットラインの電圧値が前記所定値より低いときにオン状態となって前記電源電圧を第１のノードに供給する第１のスイッチ素子と、
   前記内部電源ラインの電圧値が前記所定値以上であるときにオン状態となって前記第１のノードを接地ラインに接続する第２のスイッチ素子と、
   前記第１のノードの電圧値が前記所定値以上であるときにオン状態となって前記リセットラインを接地ラインに接続する第３のスイッチ素子と、を含むことを特徴とする請求項１記載の半導体装置。
3. 前記パワーオンリセット回路は、
   制御ラインと、
   前記制御ラインよりも静電容量が大きいリセット信号出力ラインと、
   前記リセット信号出力ラインの電圧値が所定値より低いときにオン状態となって前記電源電圧を前記制御ラインに供給する第１のスイッチ素子と、
   前記制御ラインの電圧値が前記所定値よりも低いときにオン状態となって前記電源電圧を前記リセット信号出力ラインに供給する第２のスイッチ素子と、
   前記内部電源ラインの電圧値が前記所定値以上となるときにオン状態となって前記制御ラインを接地ラインに接続する第３のスイッチ素子と、を含むことを特徴とする請求項１記載の半導体装置。
4. 前記安定化電源電圧を受けて動作する第１の回路と、
   前記電源電圧を受けて動作する第２の回路と、を含み。
   前記パワーオンリセット回路は、前記パワーオンリセット信号を前記第２の回路に供給
   して前記第２の回路を電源投入時にリセットさせることを特徴とする請求項１〜３のいずれか１に記載の半導体装置。
5. 電源電圧に基づき前記電源電圧よりも低い一定の電圧値を有する安定化電源電圧を内部電源ラインに出力するレギュレータが形成されている半導体装置におけるパワーオンリセット信号の生成方法であって、
   前記電源投入の直後はリセットを促す第１レベルを有し、前記内部電源ラインの電圧値が立ち上がったときにリセット解除を促す第２レベルに遷移する信号を前記パワーオンリセット信号として生成することを特徴とするパワーオンリセット信号の生成方法。

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