CN102483952A - 存储系统 - Google Patents

存储系统 Download PDF

Info

Publication number
CN102483952A
CN102483952A CN201080040585XA CN201080040585A CN102483952A CN 102483952 A CN102483952 A CN 102483952A CN 201080040585X A CN201080040585X A CN 201080040585XA CN 201080040585 A CN201080040585 A CN 201080040585A CN 102483952 A CN102483952 A CN 102483952A
Authority
CN
China
Prior art keywords
read
level
reading
mentioned
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201080040585XA
Other languages
English (en)
Inventor
永岛宏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102483952A publication Critical patent/CN102483952A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明提供存储系统，其具备：非易失性半导体存储装置，其具备：存储单元阵列，其具有包含多个存储单元的多个块；和电压生成部，其可变更上述存储单元的读出电平；以及控制部，其控制上述非易失性半导体存储装置的写入、读出、删除；其中，上述控制部在上述非易失性半导体存储装置的使用开始时和时间经过后改变读出电平。

Description

存储系统
技术领域
本发明的实施方式涉及采用例如NAND型闪速存储器的存储系统。
背景技术
作为硬盘装置的替代，例如开发了采用NAND型闪速存储器的SSD(Solid State Drive，固态硬盘)。近年，伴随NAND型闪速存储器的微细化的进行，相邻单元间的干涉噪音的影响相对地扩大，可能产生写入错误。另外，通过反复进行NAND型闪速存储器的写入、读出，可能在存储单元存储的数据产生错误。因而，采用NAND型闪速存储器的存储系统为了修复读出数据，进行采用ECC(Error Correction Code，错误校正码)的纠错。
发明内容
本发明提供可降低编写干扰、读取干扰的影响和/或数据保留的劣化的影响，提高可靠性的存储系统。
本发明的存储系统的方式具备：非易失性半导体存储装置，其具有包含多个存储单元的多个块的存储单元阵列和可变更上述存储单元的读出电平的电压生成部；和控制上述非易失性半导体存储装置的写入、读出和/或删除的控制部。上述控制部在上述非易失性半导体存储装置的使用开始时和时间经过后改变读出电平。
附图说明
图1是第1实施方式的存储系统的构成图。
图2A是表示NAND存储芯片所包含的物理块的一例的电路图。
图2B是存储单元晶体管的阈值分布的例的示意图。
图3是图1所示驱动控制电路的一例的构成图。
图4是图1所示1个芯片所包含的NAND型闪速存储器一例的构成图。
图5是存储单元阵列的1页面的构成的一例示图。
图6是图1所示DRAM的存储内容的一例示图。
图7A是存储多值电平的存储单元的阈值变化的一例示图。
图7B是存储单元的阈值变化的其他例的示图。
图8A是存储2值电平的存储单元的阈值变化的一例示图。
图8B是存储单元的阈值变化的其他例示图。
图9是管理表的字段构成的一例示图。
图10是第1实施方式的偏移(shift)读出的动作一例的流程图。
图11是管理表的字段构成的其他例的示图。
图12是第1实施方式的变形例的流程图。
图13是第2实施方式的重试(retry)读出动作的一例的流程图。
图14是第2实施方式的重试读出动作的一例的流程图。
图15是第3实施方式的读出动作的流程图。
图16是第4实施方式的读出动作的流程图。
具体实施方式
NAND型闪速存储器的存储单元的尺寸微细化，使存储单元内存储的电子数减少。因而，相邻单元间的干涉噪音的影响相对地增大，通过在一方的存储单元进行数据的写入(编写)和/或读出可以改变相邻的另一方的存储单元的数据。
例如数据的写入对由字线和位线选择的存储单元进行。但是，产生与选择字线连接的非写入存储单元被施加强的应力(stress)，阈值电压变高的第1编写干扰以及与非选择字线连接的存储单元成为弱写入状态，阈值电压变高的第2编写干扰的2种编写干扰(以下也称为PD)的现象。
另外，数据读出中，与非选择字线连接的存储单元被施加电压。因而，产生与非选择字线连接的存储单元成为弱写入状态，阈值电压变高的读取干扰(以下，也称为RD)的现象。
而且，向存储单元写入的数据在长时间未访问的场合，从存储单元的浮置栅极放出电子，产生阈值电压变低的现象。从而数据保留(以下，也称为DR)劣化。
如SSD的大容量的存储系统在个人电脑和服务器安装，被长期间使用。因而伴随PD、RD的产生、DR劣化的影响被系统地修复，可以实现稳定动作的高可靠性。
以下，参照附图说明本发明的实施方式。
(第1实施方式)
图1是作为存储系统的SSD100构成例的方框图。SSD100经由ATA接口(ATA I/F)2等的存储器连接接口与个人电脑或CPU核心等的主机装置(以下，简称主机)1连接，起到主机1的外部存储器的功能。另外，SSD100经由RS232C接口(RS232C I/F)等的通信接口3，可以在调试用/制造检查用设备200之间收发数据。
SSD100具备：作为非易失性半导体存储器的NAND型闪速存储器(以下，简称为NAND存储器)10；作为控制器的驱动控制电路4；作为易失性半导体存储器的DRAM20；电源电路5；状态显示用的LED6；检测驱动器内部的温度的温度传感器7；和熔断器8。
电源电路5，根据从主机1侧的电源电路供给的外部直流电源生成多个不同的内部直流电源电压，将这些内部直流电源电压向SSD100内的各电路供给。另外，电源电路5检测外部电源的提升，生成电源导通复位信号，供给驱动控制电路4。
熔断器8设置在主机1侧的电源电路和SSD100内部的电源电路5之间。从外部电源电路供给过电流的场合，熔断器8切断，防止内部电路的误动作。
NAND存储器10具有例如进行4并行动作的4个并行动作要素10a～10d，4个并行动作要素10a～10d通过4个沟道(ch0～ch3)与驱动控制电路4连接。各并行动作要素10a～10d包括可以组交错(bank interleave)的多个组(bank)。即，各并行动作要素包括例如4组(Bank0～Bank3)，各组包括多个NAND存储芯片、例如2个存储芯片(Chip0、Chip1)。
各存储芯片例如分割为包含多个物理块的平面(plane)0、平面1的2个区域(District)。平面0及平面1具备相互独立的周边电路(例如，行解码器、列解码器、页面缓冲器、数据缓存(cache，高速缓冲存储器)等)。因而，通过使用倍速模式，可以在平面0及平面1同时进行删除/写入/读出。
这样，NAND存储器10的各NAND存储芯片可以进行多个沟道的并行动作、多个组的组交错动作、同一组内的多个芯片的交错动作、采用多个平面的倍速模式的并行动作。另外，各存储芯片也可以采用分割为2个以上的多个平面的构成，或，也可以完全不分割。
DRAM20在主机1和NAND存储器10之间起到数据转送用缓存及操作区域用存储器等的功能。在DRAM20的操作区域用存储器存储的内容，例如在NAND存储器10存储的各种管理表，是启动时等展开的主表(快照)，或管理表的变更差分即日志信息等。
另外，也可以取代DRAM20使用FeRAM(Ferroelectric Random AccessMemory，铁电随机存取存储器)、MRAM(Magnetoresistive Random AccessMemory，磁阻随机存取存储器)、PRAM(Phase change Random AccessMemory，相变随机存取存储器)等的非易失性随机存取存储器。利用非易失性随机存取存储器的场合，在电源切断时，可以省略将各种管理表等向NAND存储器10转移的动作的一部分或全部。
驱动控制电路4在主机1和NAND存储器10之间经由DRAM20进行数据转送控制，并控制SSD100内的各构成要素。另外，驱动控制电路4还具有向状态显示用LED6供给状态显示用信号，并接受来自电源电路5的电源导通复位信号，将复位信号及时钟信号供给驱动控制电路4内及SSD100内的各部的功能。
各NAND存储芯片由数据删除的单位即物理块多个排列而构成。
图2A是NAND存储芯片所包含的1个物理块的构成例的电路图。各物理块具备沿X方向顺序排列的(p+1)个NAND串(p是0以上的整数)。各NAND串所包含的选择晶体管ST1的漏极与位线BL0～BLp连接，栅极与选择栅极线SGD共同连接。另外，选择晶体管ST2的源极与源极线SL共同连接，栅极与选择栅极线SGS共同连接。
各存储单元晶体管(也称为存储单元)MCT，包括具备在半导体基板上形成的层叠栅极构造的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)。层叠栅极构造包含在半导体基板上隔着栅极绝缘膜形成的电荷蓄积层(浮置栅极电极)及在电荷蓄积层上隔着栅极间绝缘膜形成的控制栅极电极。存储单元晶体管MCT根据在浮置栅极电极积蓄的电子的数改变阈值电压，根据该阈值电压的差异存储数据。存储单元晶体管MCT可以构成为存储1比特，也可以构成为存储多值(2比特以上的数据)。
另外，存储单元晶体管MCT不限于具有浮置栅极电极的构造，也可以是MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型等通过在作为电荷蓄积层的氮化膜界面捕获电子可调节阈值电压的构造。MONOS构造的存储单元晶体管MCT也同样，可以构成为存储1比特，也可以构成为存储多值(2比特以上的数据)。
各NAND串中，(q+1)个存储单元晶体管MCT在选择晶体管ST1的源极和选择晶体管ST2的漏极之间，使各个电流通路配置为串联连接。即，多个存储单元晶体管MCT在彼此相邻处以共有扩散区域(源极区域或漏极区域)的形态在Y方向串联连接。
各NAND串中，从最靠漏极侧的存储单元晶体管MCT开始按顺序，控制栅极电极与字线WL0～WLq分别连接。从而，与字线WL0连接的存储单元晶体管MCT的漏极与选择晶体管ST1的源极连接，与字线WLq连接的存储单元晶体管MCT的源极与选择晶体管ST2的漏极连接。
字线WL0～WLq在物理块内的NAND串间共同连接到存储单元晶体管MCT的控制栅极电极。即，块内同一行的存储单元晶体管MCT的控制栅极电极与同一字线WL连接。与该同一字线WL连接的(p+1)个存储单元晶体管MCT作为1个页面(物理页面)处理，按该物理页面进行数据的写入及数据的读出。
另外，位线BL0～BLp在块间共同连接到选择晶体管ST1的漏极。即，多个块内同一列的NAND串与同一位线BL连接。
图2B是在例如1个存储单元晶体管MCT进行2比特的存储的4值数据存储方式的阈值分布的示意图。4值数据存储方式可以在存储单元晶体管MCT保持由上位页面数据“x”和下位页面数据“y”定义的4值数据“xy”的任一个。
4值数据“xy”按照存储单元晶体管MCT的阈值电压的顺序例如分配数据“11”、“01”、“00”、“10”。数据“11”是存储单元晶体管MCT的阈值电压设为例如负的删除状态。另外，数据的分配规则不限于此。另外，也可以是在1个存储单元晶体管MCT进行3比特以上的存储的构成。
下位页面的写入动作中，通过向数据“11”(删除状态)的存储单元晶体管MCT选择地写入下位比特数据“y”，写入数据“10”。上位页面的写入前的数据“10”的阈值分布也可以位于上位页面写入后的数据“01”和数据“00”的阈值分布的中间程度，比上位页面的写入后的阈值分布宽广。上位页面的写入动作中，通过向数据“11”的存储单元和数据“10”的存储单元分别选择写入上位比特数据“x”，写入数据“01”及数据“00”。虚拟SLC模式仅仅使用下位页面进行写入。下位页面的写入比上位页面的写入高速。
图3是驱动控制电路4的硬件的内部构成例的方框图。驱动控制电路4具备数据访问用总线101、第1电路控制用总线102及第2电路控制用总线103。第1电路控制用总线102与控制驱动控制电路4全体的处理器104连接。引导ROM105经由ROM控制器106与第1电路控制用总线102连接。在引导ROM105，存储了引导在NAND存储器10存储的各管理程序(FW：固件)的引导(boot)用程序。
另外，第1电路控制用总线102与时钟控制器107连接。此时钟控制器107接收来自图1所示的电源电路5的电源导通复位信号，向各部供给复位信号及时钟信号。
第2电路控制用总线103与第1电路控制用总线102连接。第2电路控制用总线103与用于接收来自图1所示的温度传感器7的数据的I2C电路108、向状态显示用LED6供给状态显示用信号的并行IO(PIO)电路109、控制RS232CI/F3的串行IO(SIO)电路110连接。
ATA接口控制器(ATA控制器)111、第1ECC(Error Checking andCorrection，错误检测和校正)电路112、NAND控制器113及DRAM控制器114将数据访问用总线101和第1电路控制用总线102的两方连接。ATA控制器111经由ATA接口2在与主机1之间收发数据。作为数据操作区域及固件展开区域使用的SRAM115经由SRAM控制器116与数据访问用总线101连接。在NAND存储器10存储的固件启动时，通过引导在ROM105存储的引导用程序向SRAM115转送。
NAND控制器113具备NAND I/F117、第2ECC电路118及DMA转送控制用DMA控制器119。NAND I/F117进行与NAND存储器10的接口处理。DMA转送控制用DMA控制器119进行NAND存储器10和DRAM20间的访问控制。第2ECC电路118进行第2纠错码的编码，另外，进行第1纠错码的编码及解码。
第1ECC电路112进行第2纠错码的解码。第1纠错码、第2纠错码是例如汉明码、BCH(Bose Chaudhuri Hocqenghem，博斯-查德胡里-霍昆格姆)码、RS(Reed Solomon，里德-索罗蒙)码或者LDPC(Low Density ParityCheck，低密度奇偶校验)码等，第2纠错码的纠错能力设为比第1纠错码的纠错能力高。第1纠错码根据例如从主机1到SSD100的访问单位即扇区单位的数据生成。另一方面，第2纠错码根据例如将多个扇区汇总的页面单位的数据生成。另外，为了检测错误，也可以向扇区单位的数据赋予CRC(CyclicRedundancy Check，循环冗余校验)码。
如图1所示，NAND存储器10中，4个并行动作要素10a～10d经由各多个比特的4个沟道，与驱动控制电路4内部的NAND控制器112并列连接，可使4个并行动作要素10a～10d并行动作。另外，各沟道的NAND存储器10分割为可组交错的4个组，也可以对各存储芯片的平面0及平面1同时进行访问。从而，对每1沟道可大致同时控制最大8个物理块(4组×2平面)。即，可对最大8个物理块同时执行写入等的处理。
图4是图1所示一个NAND存储芯片所包含的NAND型闪速存储器的一例的功能方框图。
存储单元阵列201包含多个位线、多个字线和共同源极线，矩阵状配置包括例如EEPROM单元的可电气改写数据的存储单元。该存储单元阵列201与用于控制位线的位线控制电路202和字线控制电路206连接。
位线控制电路202经由位线读出存储单元阵列201中的存储单元的数据，并且，经由位线检测存储单元阵列201中的存储单元的状态。而且，位线控制电路202经由位线向存储单元阵列201中的存储单元施加写入控制电压，对存储单元进行写入。位线控制电路202与列解码器203、数据输入输出缓冲器204连接。
位线控制电路202内的数据存储电路通过列解码器203选择。从数据存储电路读出的存储单元的数据经由上述数据输入输出缓冲器204从数据输入输出端子205向外部输出。数据输入输出端子205与存储芯片外部的驱动控制电路4连接。
该驱动控制电路4接受从数据输入输出端子205输出的数据。而且，驱动控制电路4输出控制NAND型闪速存储器的动作的各种指令CMD、地址ADD及数据DT。从驱动控制电路4向数据输入输出端子205输入的写入数据，经由数据输入输出缓冲器204向由列解码器203选择的数据存储电路供给。另外，从驱动控制电路4向数据输入输出端子205输入的指令及地址向控制信号及控制电压产生电路207供给。
字线控制电路206与存储单元阵列201连接。该字线控制电路206选择存储单元阵列201中的字线，向选择的字线施加读出、写入或删除所必要的电压。
存储单元阵列201、位线控制电路202、列解码器203、数据输入输出缓冲器204及字线控制电路206与控制信号及控制电压产生电路207连接，由该控制信号及控制电压产生电路207控制。
控制信号及控制电压产生电路207与控制信号输入端子208连接，由从驱动控制电路4经由控制信号输入端子208输入的/ALE(地址、锁存、使能)、/CLE(指令、锁存、使能)、/WE(写入、使能)等的各种控制信号及从驱动控制电路4经由数据输入输出端子205及数据输入输出缓冲器204输入的指令CMD控制。
该控制信号及控制电压产生电路207在数据写入时产生字线、位线的电压并产生供给阱区的电压。控制信号及控制电压产生电路207包含例如充电泵电路那样的升压电路，可生成编写电压、读出电压、删除电压。
而且，控制信号及控制电压产生电路207如后述，可变更读出电压的电平。即，控制信号及控制电压产生电路207具有接受经由控制信号输入端子208输入的各种控制信号、经由数据输入输出端子205及数据输入输出缓冲器204输入的指令CMD，在读出动作时使向字线施加的电压向+方向或-方向偏移(shift)的功能。
上述位线控制电路202、列解码器203、字线控制电路206、控制信号及控制电压产生电路207构成写入电路及读出电路。
存储单元阵列201除了用于存储本体数据的存储区域，还有存储ECC(Error Correction Code)的存储区域201-1。
图5表示存储单元阵列201的1页面的构成。各页面包括存储用户数据的数据区域和存储ECC的ECC区域。另外，各页面也可以包含控制信号及控制电压产生电路207所利用的内部标志数据等。
图6表示图1的DRAM20的存储内容。DRAM20包括固件区域20-1、表区域20-2、数据区域20-3。在固件区域20-1存储驱动控制电路4的动作所必要的固件。在表区域20-2存储例如后述读出动作所必要的管理表。数据区域20-3用作例如写入缓存或读取缓存。
固件区域20-1可以用作驱动控制电路4的动作所必要的固件中，图3所示的SRAM115存储不下的部分的展开区域。表区域20-2包含用于管理DRAM20的数据区域20-3中的写入缓存、读取缓存机构的缓存管理表及用于管理从主机装置1输入的逻辑地址和NAND存储器10的物理地址的对应关系的逻辑-物理地址变换表等。
DRAM20的存储内容中，特别是表区域20-2所包含的逻辑-物理地址变换表等的主表在存储系统的电源截止时，在NAND存储器10的保存区域保存。另外，该主表在存储系统的电源导通时，从NAND存储器10的保存区域读出，在DRAM20的表区域20-2加载。另外，数据区域20-3所包含的最新的数据在存储系统的电源截止时，在由逻辑-物理地址变换表指示的NAND存储器10的预定的位置存储而非易失化。
(偏移读出动作)
第1实施方式为了提高存储系统的可靠性，在存储系统的使用的初期和预定的时间经过后，改变NAND型闪速存储器的读出电平。使用的初期是指例如存储系统出厂后，用户实际开始使用存储系统时。预定的时间经过后可以通过计测实际时间确定，也可以根据在存储系统内部对NAND型闪速存储器反复预定的动作(写入、读出或删除动作)的次数确定。
与存储单元存储的数据对应的阈值电压如前述，通过编写干扰(PD)、读取干扰(RD)、数据保留(DR)变化。
如图7A所示，在存储单元接受PD及RD的影响的场合，存储单元的阈值电压的分布如虚线所示变高。因而，用于读出缺省设定的各阈值电压的读出电压(电平)VA、VB、VC及向非选择单元供给的读出电压Vread变得比变化的各阈值电压低。从而，这样的场合，无法读出正确的数据。
存储单元受到的编写干扰的影响例如在日本特开2008-117471号公报(作为美国专利编号7613048登记的美国申请11/934330作为优先权基础主张)中公开。关于存储单元受到的读取干扰的影响，例如，在日本特开2004-326867号公报(作为美国专利编号7099190登记的美国申请10/822177作为优先权基础主张)中公开。这些全内容通过参照结合。
另一方面，如图7B所示，存储单元受到DR的影响的场合，存储单元的阈值电压的分布如虚线所示变低，因而，用于读出缺省设定的各阈值电压的读出电平VA、VB、VC变得比变化的各阈值电压高，因此无法读出正确数据。
存储单元的数据保留特性例如在日本特开2008-269473号公报(美国申请12/107984作为优先权基础主张)公开，这些全内容通过参照结合。
与PD、RD、DR关联的现象如图7A、7B所示，不限于存储3值以上的数据的存储单元(MLC：Multi Level Cell)的场合，在如图8A、8B所示，存储2值数据的存储单元(SLC：Single Level Cell)的场合也同样。但是，MLC的场合与SLC的场合比较，阈值分布间的余裕的制约更严，因此PD、RD、DR的影响更显著。
第1实施方式中，根据非易失性半导体存储装置的使用状况可改变读出电平。即，从受到PD、RD的影响的存储单元读出数据的场合，如图7A、图8A的虚线所示，读出电平VA、VB、VC设定得比缺省的读出电平高。结果，各读出电平VA、VB、VC位于各阈值电压分布间，因此可以读出正确数据。另外，读出电压Vread也设定得比缺省的读出电平高。结果，读出电压Vread设定得比最高阈值电压分布高，因此可以读出正确数据。
另一方面，在从受到DR的影响的存储单元读出数据的场合，如图7B、图8B的虚线所示，读出电平VA、VB、VC设定得比缺省的读出电平低。结果，各读出电平VA、VB、VC位于各阈值电压分布间，可以读出正确数据。
存储单元是否受到PD、RD的影响可以根据例如存储单元的写入次数、删除次数、读出次数、1次写入中编写电压施加的次数(编写循环次数)，1次删除中删除电压施加的次数(删除循环次数)等判别。
另外，存储单元是否受到DR的影响可以根据存储单元是否长时间未被访问来判断。存储单元是否长时间放置可以根据例如存储系统搭载的个人电脑的日志等判断。而且，存储单元的数据保留特性也根据存储系统所处环境温度变化，因此，也可以将环境温度作为是否受到DR的影响的判断基准。例如，在高温放置存储系统的场合，阈值电压分布降低的时间一般认为比在低温放置存储系统的场合阈值电压分布降低的时间短。环境温度例如可以采用温度传感器7取得。
上述写入次数、删除次数、读出次数、循环次数、放置时间、环境温度通过存储系统内的管理表管理。
图9表示在图6所示DRAM20的表区域20-2存储的管理表MT的字段构成的一例。在管理表记录的数据可以根据存储系统的用途任意设定。图9所示管理表的场合，例如与物理块编号对应，设定删除次数、写入次数、循环次数、读出次数、放置时间、环境温度。
这里，随着按块的删除次数或写入次数规定的改写次数(W(Write)/E(Erase)次数)增加，栅极绝缘膜劣化，写入速度加快。从而，改写次数多的(预定的时间经过后)存储单元与改写次数少的(初期)存储单元比较，容易受到PD及RD的影响。即，改写次数多的存储单元与改写次数少的存储单元比较，即使受到相同应力的场合，阈值电压变高的量也大。
因而，本实施方式的存储系统在规定改写次数的删除次数或写入次数达到预定值的场合，通过使读出电平VA、VB、VC、读出电压Vread稍微向高偏移(+偏移，即向高侧偏移)，可以进行正确读出。预定值例如由NAND型闪速存储器制造时的存储单元特性的评价阶段确定，也可以设定成比改写保证次数小的值。
为了规定改写次数，可任意采用删除次数和写入次数，可以采用任一方，也可以采用两方。写入以页面单位进行，删除以块单位进行。但是，NAND型闪速存储器一般在删除之前仅仅对1页面进行1次写入。因而，在监视改写次数的用途中，往往管理删除次数即可。
另一方面，也估计到各块中的写入次数本身对PD也有某程度的影响。对构成块的各页面以怎样的顺序编写由规格确定，对各页面逐一进行写入。因而，若对写入是否进行到块内的某页面进行管理，则可以判断在该块内的存储单元存储的数据是否以某程度向+方向偏移。
因而，各块中的写入次数达到预定值(例如，写入进行到构成块的全页面的一半时的写入次数)的场合，也可以使读出电平VA、VB、VC、读出电压Vread稍微向高偏移(+偏移)。预定值例如根据NAND型闪速存储器制造时的存储单元特性的评价阶段和/或对各页面的写入顺序等确定。
另外，循环次数表示1次写入中施加编写电压(编写脉冲)的次数及1次删除中施加删除电压(删除脉冲)的次数的至少一方。
如上所述，存储单元随着写入次数增加而栅极绝缘膜劣化，写入速度加快。因而，为了设定与预定数据对应的阈值电压，例如需要10次编写电压的施加时，通过8次编写电压的施加而结束写入意味着存储单元劣化。在存储单元劣化的状态下受到PD的影响的场合，认为阈值电压的变化量变得更大。
因而，本实施方式的存储系统在写入循环次数达到预定值的场合，通过使读出电平VA、VB、VC和/或读出电压Vread稍微向高偏移(+偏移)可以正确读出。预定值例如在NAND型闪速存储器制造时的存储单元特性的评价阶段确定。
另外，存储单元随着写入次数增加而栅极绝缘膜劣化，删除速度变慢。因而，为了设定与删除状态对应的阈值电压例如需要1次删除电压的施加时，通过3次删除电压的施加结束删除意味着存储单元劣化。在存储单元劣化的状态下受到PD的影响的场合，认为阈值电压的变化量变得更大。
因而，本实施方式的存储系统在删除循环次数达到预定值的场合，通过使读出电平VA、VB、VC和/或读出电压Vread稍微向高偏移(+偏移)，可以正确读出。预定值在例如NAND型闪速存储器制造时的存储单元特性的评价阶段确定。
另一方面，随着读出次数增加，RD的影响累积，向非选择存储单元注入的电子量增加。NAND型闪速存储器存储的数据中，存在例如一次写入驱动控制电路4的固件等后不再更新而仅仅进行读出动作的数据。从而，即使改写次数少的场合，由于反复受到RD的影响，阈值电压分布可能向+方向偏移。
因而，本实施方式的存储系统在读出次数达到预定值的场合，通过使读出电平VA、VB、VC和/或读出电压Vread稍微向高偏移(+偏移)，可以正确读出。预定值在例如NAND型闪速存储器制造时的存储单元特性的评价阶段确定。
另外，随着读出次数的增加，栅极绝缘膜也可能劣化，写入速度加快。从而，读出次数多的存储单元与读出次数少的存储单元比较，可能容易受到PD及RD的影响。因而，读出次数达到任意的预定值的场合，也可以使读出电平VA、VB、VC和/或读出电压Vread稍微向高偏移。即，读出次数也可以与改写次数同样，用作指示绝缘膜的劣化的因子。
对各块的删除次数、写入次数、读出次数、循环次数由例如驱动控制电路4计数，计数值写入管理表MT。另外，在估计RD造成的阈值电压的偏移量中采用读出次数的场合，在块内的数据被删除或无效化时使值复位。这是因为，新写入该块的数据在最初读出前，不受RD的影响。另一方面，将读出次数与改写次数同样用作指示绝缘膜的劣化的因子的场合，即使在块内的数据被删除或无效化时也继续保持值。这是因为绝缘膜的劣化是该块固有的物理问题。
放置时间如前述，由系统日志等设定。例如，写入各块的数据的放置时间可以预先存储最初向存储单元写入数据时的时刻，根据该写入的时刻和从例如主机装置1通知的当前时刻的差值求出。或，也可以根据在存储系统内进行特定事件的次数求出放置时间。例如，若在NAND型闪速存储器具备每次删除块内的数据时加一的计数器并在数据写入时存储计数值，也可以根据与当前的计数值的差值估计某程度的放置时间。或，也可以由存储系统内部的定时器测定放置时间。
环境温度根据例如温度传感器7的输出信号，通过驱动控制电路4在管理表MT记录。例如，向块写入数据时的温度在管理表MT记录。或，上述放置时间内的平均温度也可以在预定的定时存储。取得环境温度的场合，温度传感器7优选与NAND存储器10接近设置。
图10表示偏移读出动作的一例。偏移读出动作可以是各种方法，可根据存储系统的使用环境选择使用最佳读出。换言之，图10中的各步骤不必全部执行，可以根据存储系统的使用环境仅仅执行特定的步骤。另外，各步骤的执行顺序为一例，可以根据存储系统的使用环境变更顺序。
图10中，驱动控制电路4在偏移读出动作时，首先参照管理表MT(S11)。然后，判别管理表MT记录的删除次数、写入次数、循环次数、读出次数是否在预定值内(S12-S15)。即，判别存储单元是否受到PD、RD的影响。其结果，全部次数在预定值以内的场合，驱动控制电路4判断不受PD、RD的影响，用缺省的读出电平执行读出动作(S16)。
另一方面，在删除次数、写入次数、循环次数、读出次数中任一个超过预定值的场合，驱动控制电路4判别放置时间是否长(S17)。放置时间的判断基准是例如1日以上的任意确定的时间。在放置时间短的场合，认为PD、RD的影响比DR的影响大，因此，读出电平VA、VB、VC及读出电压Vread向高偏移，执行+偏移读出动作(S18)。另外，步骤S17中，在判断放置时间长的场合，认为DR的影响比PD、RD的影响大，因此，读出电平VA、VB、VC向低偏移(即向低侧偏移)，执行-偏移读出动作(S19)。
驱动控制电路4在+偏移读出动作、-偏移读出动作时，可以根据向NAND存储器10输入的指令CMD、地址ADD及数据DT设定读出电平VA、VB、VC及Vread。驱动控制电路4通过例如指令指定+偏移或-偏移，根据地址指定读出电平VA、VB、VC或读出电压Vread。而且，根据数据指定偏移量。图4所示控制信号及控制电压产生电路207根据这些指令和地址信号及数据，产生+偏移读出动作及-偏移读出动作所必要的电压。
另外，+偏移读出动作(S18)及-偏移读出动作(S19)不限于1次，也可以多次执行。多次执行的场合，也可以在各偏移读出动作中使+方向的偏移量或-方向的偏移量变化。
上述各读出动作后，驱动控制电路4进行ECC判定(S20)。错误比特数比预定值多时，即即使可进行+偏移或-偏移读出动作，进行读出数据的ECC纠错的场合，错误比特数也比预定值多时，今后即使进行偏移读出也不可能进行数据的读出，因此，对该块执行刷新动作(S21，S22)。即，将读出对象的块的数据拷贝到新的删除块。
通过刷新动作拷贝数据的目的地的删除块优选是删除次数、编写次数少的块，绝缘膜的劣化小。通过刷新动作可以消除至少DR的影响导致的阈值电压的降低，但是本实施方式中，也可以不一定执行S21、S22的步骤。
另外，例如S12中，删除次数即使在预定值内，若放置时间长，则存储单元的阈值电压也可能向-方向偏移。从而，即使S12-S15的判断中判断在预定值以内的场合，也可以采用与S17相同或不同的基准，判断放置时间是否长，根据判断结果进行缺省读出、+偏移读出、-偏移读出。
另外，也可以在S17中的放置时间设置多个阶段，若未超过使PD、RD的影响和DR的影响平衡的时间即第1放置时间则执行+偏移读出，若超过第1放置时间而未超过低于缺省的阈值的时间即第2放置时间则执行缺省读出，若超过第2放置时间，则执行-偏移读出。
根据上述第1实施方式，考虑编写干扰PD、读取干扰RD、数据保留DR的影响，使读出电平VA、VB、VC及读出电压VREAD向+方向或-方向偏移。因而，可以与PD、RD、DR的影响无关地正确读出数据。从而，可构筑可靠性高的存储系统。
图11表示第1实施方式的变形例，是采用状态数据的管理表的例。驱动控制电路4在例如电源启动时或预定定时，对每页面或块进行监视读取，在管理表记录此时的状态。监视读取改变读出电平，例如进行3次。
具体地说，例如进行采用缺省的读出电平的读出、使读出电平向高偏移(+偏移)后的读出及使读出电平向低偏移(-偏移)后的读出。在这些读出的每一个都检测(检测)ECC错误比特数，将错误比特数最少的读出电平作为状态数据在管理表记录。状态数据是缺省读取、+偏移读出、-偏移读出中的一个。实际读出时，根据管理表存储的状态数据，设定读出电平。另外，此时的偏移值可以在上述的改写次数的每一次设定任意的电压。
图12表示第1实施方式的变形例，是采用状态数据的读出动作的例。该例的场合，读出动作开始后，参照管理表MT(S11)，判别状态数据的内容(S23)。这里，管理表例如将各页面、块、平面或芯片以怎样的条件读出的情况作为状态数据持有。以怎样的条件读取是缺省读取、+偏移读出、-偏移读出等的条件。其结果，状态数据为缺省读取的场合，读出电平及读出电压Vread以缺省的电平执行读出动作(S16)。另外，为+偏移读出的场合，以读出电平VA、VB、VC及读出电压Vread向高偏移的状态执行读出动作(S18)。而且，状态数据为-偏移读出的场合，以读出电平VA、VB、VC向低偏移的状态执行读出动作(S19)。
这些读出动作后，与图10所示例同样，进行ECC判定(S20)。其结果，错误比特数比预定值多的场合，对该块执行刷新动作(S21，S22)。即，将块的数据拷贝到新删除块。
即使图11及图12所示变形例，考虑编写干扰PD、读取干扰RD、数据保留DR的影响，使读出电平VA、VB、VC及读出电压Vread向+方向或-方向偏移，因此，与PD、RD、DR的影响无关，可以正确读出数据。
偏移读出动作不限于图10至图12所示场合，例如也可以采用管理表记录的温度数据改变读出电平、读出电压。例如温度高时，在进行降低PD、RD的影响的读出的场合，执行使读出电平VA、VB、VC，及读出电压Vread向+方向偏移的+偏移读出动作即可。另外，在进行降低DR的影响的读出的场合，执行使读出电平VA、VB、VC向-方向偏移的-偏移读出动作即可。即使该读出动作，也与PD、RD、DR的影响无关，可以正确读出数据。
另外，在可忽视DR的系统，例如不断高速覆写数据的系统和具有更新DR劣化的块的刷新功能的系统(例如，日本特开2009-205578号公报(美国申请12/529282作为优先权基础主张))适用本实施方式的场合，考虑DR的劣化的必要性小。因而，也可以采用省略-方向的偏移读出，使读出电平向+方向(阈值电压变高的方向)偏移，仅仅读取1次的构成。
另外，在控制服务器等的读出动作的常时运行系统适用本实施方式的场合，省略+方向的偏移读出，参照放置时间，在放置时间为预定值以上的场合，也可以采用仅仅执行一次使读出电平VA、VB、VC向-方向偏移的-偏移读出动作的构成。
而且，从存储单元读出数据的场合，改变读出时间而读出也有效。即，读出时，可以改变消除存储单元间的耦合的读出、消除相邻位线的噪音的读出，或者存储单元的读出(sense)节点的预充电电压，改变读出时的读出次数、读出时间。
另外，本实施方式中，说明了由管理表MT逐块管理改写次数，但是不限于此。例如，由驱动控制电路4执行使NAND存储器10中的各块的改写次数(删除次数或写入次数)实质平均化的损耗均衡处理的场合，不必逐块判断偏移读出的必要性。驱动控制电路4在任意的块的改写次数达到预定值的场合，看作是NAND存储器10的全块大致达到同样的改写次数，在以下的读出动作中，也可以对NAND存储器10的全块适用共同的条件(缺省读出、+偏移读出、-偏移读出)。
(第2实施方式)
接着，说明第2实施方式。上述第1实施方式为了降低PD、RD、DR的影响，参照管理表MT，使读出电平VA、VB、VC和读出电压Vread向+方向或-方向变化，进行读出动作。该读出动作后，判定ECC，在错误比特数多的场合，刷新该块。
相对地，第2实施方式在最初读出时的ECC的纠错中错误比特数多而无法进行ECC的纠错(ECC错误)的场合，进行偏移读出(重试读出)。而且，通过再度执行ECC的纠错，改善系统的不良率。
图13、图14表示第2实施方式。如图13所示，首先，例如通过缺省的读出电平从存储单元读出数据(S31)。然后，判定是否可ECC纠错(S32)。其结果，在错误比特数少，可进行ECC纠错的场合，读出动作结束。另外，在错误比特数多，不可ECC纠错的场合，执行重试读出(S33)。
图14表示重试读出的一例。该重试读出中，首先，读出电平与缺省的读出电平相比例如向高偏移，进行+偏移读出动作(S41)。然后，判定是否可ECC纠错，是否可以正常执行纠错(S42)。
纠错无法正常执行的场合，判别+偏移读出动作是否执行预定次数，例如2次(S43)。其结果，在2次以下的场合，再度进行+偏移读出动作(S41)。此时，读出电平与前次相比向高偏移，进行+偏移读出动作。然后，判定是否可ECC纠错，是否可以正常执行纠错(S42)。
可以正常执行纠错的场合，重试读出结束，纠错无法正常执行的场合，判别+偏移读出动作是否进行了预定次数，例如2次(S43)。该场合，由于是第2次，因此使读出电平的偏移方向反转。
即，与缺省的读出电平相比例如向低偏移，进行-偏移读出动作(S44)。然后，判定是否可ECC纠错，是否可以正常执行纠错(S45)。
纠错无法正常执行的场合，判别-偏移读出动作是否执行了预定次数，例如2次(S46)。其结果，在2次以下的场合，再度进行-偏移读出动作(S44)。此时，读出电平与前次相比向低偏移，进行-偏移读出动作。然后，判定ECC，是否可以正常执行纠错(S45)。
可以正常执行纠错的场合，重试读出结束，纠错无法正常执行的场合，判别-偏移读出动作是否执行了预定次数，例如2次(S46)。该场合，由于是第2次，因此，即使进行偏移读出，也判断数据读出不可能，驱动控制电路4对主机装置1返回表示读出错误结束的状态(S47)。
上述重试读出中，重试次数在+方向、-方向都设为2次。但是不限于此，+方向、-方向也可以都设为1次或3次以上。另外，上述重试读出中，读出电平最初向+方向偏移后，进一步向-方向偏移，但是不限于此，也可以使读出电平最初向-方向偏移后，进一步向+方向偏移。另外，根据存储系统的使用环境，也可以仅仅执行+偏移读出或者-偏移读出。
另外，上述重试读出中，S47中，返回表示读出错误结束的状态。但是，存储系统进行图3所示2阶段的纠错的场合，也可以在S32、S42、S45的ECC纠错中，判断第2ECC电路118可否进行纠错，S47中，进行第1ECC电路112的纠错。从而，可以减少消耗功率大、处理时间长的第1ECC电路112的纠错发动的机会。
根据上述第2实施方式，数据读出中，不可纠错(ECC错误)的场合，使读出电平向+方向或-方向偏移，进行重试读出。因而，可以除去编写干扰PD、读取干扰RD的影响或数据保留DR的劣化的影响，正确读出数据。从而，可以提高存储系统的可靠性。
上述第2实施方式中，重试读出动作不限于图14所示方法，也可以改变读出时间进行读出。具体地说，可以采用例如相邻存储单元的先读技术。该先读技术在日本特开2004-326866号公报(作为美国专利编号6879520登记的美国申请10/601006作为优先权基础主张)、日本特开2009-70501号公报(美国申请12/209486作为优先权基础主张)公开。这些全内容通过参照结合于此。
日本特开2004-326866号公报公开的先读技术中，例如读出与字线WLn连接的存储单元的数据场合，首先，读出与字线WLn+1连接的存储单元的数据。读出与字线WLn连接的存储单元时，根据从与字线WLn+1连接的存储单元读出的数据的阈值电压，使读出电平VA、VB、VC稍微向高偏移，进行读出动作。从而可以除去相邻单元的写入的影响，正确读出数据。
另外，日本特开2009-70501号公报公开的先读技术中，例如读出与字线WLn连接的存储单元的数据场合，首先，读出与字线WLn+1连接的存储单元的数据。读出与字线WLn连接的存储单元时，根据从与字线WLn+1连接的存储单元读出的数据的阈值电压，使向非选择字线WLn+1施加的读出电压Vread向高偏移，通过耦合，选择字线WLn的电平上升。从而可以除去相邻单元的写入的影响，正确读出数据。
上述相邻存储单元的先读技术在读出与选择字线连接的存储单元的数据前，必须读出与非选择字线连接的存储单元的数据，因此读出时间慢。因而，存储系统采用相邻存储单元的先读技术采用的NAND型闪速存储器的场合，可以根据系统的用途切换先读技术。例如，在重试读出时使先读打开，通常读出时使先读关闭即可。
而且，第2实施方式也可以变更读出时的读出时间。如上所述，受到PD的影响的存储单元的阈值电压向高偏移。因而，相对于读出电压Vread，单元晶体管难以导通。因而，使向非选择字线施加的读出电压Vread上升，进行重试读出。该场合，选择字线的电位通过与非选择字线的耦合而上升。因而，可以增加流向与选择字线连接的单元晶体管的电流Icell。从而，可以正确读出数据，提高系统的可靠性。
另外，重试读出中，也可以改变读出时的读出节点的预充电电压，改变读出时的读出次数。
(第3实施方式)
图15表示第3实施方式。第3实施方式是将第1、第2实施方式组合的读出动作。即，第1实施方式中说明的监视读取在电源启动时或任意的定时执行。相对地，第3实施方式在读出动作中，在ECC错误产生的场合，使读出电平向+/-的两方偏移，进行读出动作，在管理表记录此时的状态数据，在下一读出动作中，根据管理表记录的状态数据，进行读出动作。
如图15所示，例如通过缺省的读出电平进行读出动作(S51)。然后，判定是否可ECC纠错(S52)。该判定的结果为ECC错误产生的场合，例如首先使读出电平稍微向高偏移，执行+偏移读出(S53)。该读出后，再度判定是否可ECC纠错(S54)。该判定的结果为ECC错误不产生的场合，表示+偏移的状态数据在管理表MT记录(S55)。该场合状态数据包含例如表示+方向的偏移的数据及表示偏移量的数据。
另一方面，在步骤S54的判定的结果为ECC错误产生的场合，例如使缺省的读出电平稍微向低偏移，执行-偏移读出(S56)。该读出后，判定是否可ECC纠错(S57)。该判定的结果为ECC错误不产生的场合，表示-偏移的状态数据在管理表MT记录(S58)。该场合状态数据包含例如表示-方向的偏移的数据及表示偏移量的数据。
另外，S57的判定的结果为ECC错误产生的场合，意味着即使向+方向偏移读出电平(S53)，或者向-方向偏移读出电平(S56)，ECC错误都未消除，因此，驱动控制电路4对主机装置1返回表示读出错误结束的状态(S59)。在管理表记录了例如表示读出对象的区域不可使用的数据。
另外，本实施方式中，分别执行一次+方向的偏移读出和-方向的偏移读出，但是也可以如第2实施方式那样，执行多次偏移读出。例如，S53中，即使进行+偏移读出也未消除ECC错误的场合，也可以使+方向的偏移量增加后，再度进行ECC判定。另外，例如，S56中，即使进行-偏移读出也未消除ECC错误的场合，也可以使-方向的偏移量增加后，再度进行ECC判定。
另外，S52的ECC判定也可以不是判断ECC错误是否产生，而是判断即使可ECC纠错的场合，错误比特数是否也在预定值以下。例如，S52中，虽然在可纠错范围但是错误比特数超过预定值的场合，S53中，执行+偏移读出。S54中，再度进行ECC判定时，错误比特数若比S52的场合减少，则S55中，在管理表记录+偏移量。
另一方面，S53中，执行+偏移读出，S54中，再度进行ECC判定时，错误比特数增加，或ECC错误产生的场合，S56中，执行-偏移读出。S57中，再度执行ECC判定时，错误比特数若比S52的场合减少，则S58中，在管理表记录-偏移量。S56中，执行-偏移读出，S57中，再度执行ECC判定时，错误比特数增加，或ECC错误产生的场合，认为缺省的读出电平最佳。因而，在管理表记录缺省的读出电平即可。该场合，+方向的偏移读出和-方向的偏移读出分别执行一次，但是也可以如第2实施方式那样，执行多次偏移读出。进行多次偏移读出的场合，即使不进行预定次数的偏移，与用前次偏移量进行ECC判定的场合相比，错误比特数也可能增加。该场合，也可以在同方向不再度偏移，使偏移方向反转。
这样，在管理表MT记录用于读取该块的最佳读出电平的偏移数据。然后，执行该块的读出动作的场合，与第1实施方式同样，首先，参照管理表MT，读出在该管理表MT记录的偏移数据。根据该读出的偏移数据设定读出电平，执行读出动作。
根据上述第3实施方式，ECC错误产生的场合，使读出电平向+/-的两方偏移，进行读出动作，检测ECC错误不产生的读出电平，在管理表MT记录此时的偏移数据，在下一读出动作中，根据管理表MT记录的偏移数据，设定读出电平，进行读出动作。因而，可以通过最佳读出电平在该块读出数据，从而，可以正确读出数据，提高系统的可靠性。
另外，根据第3实施方式，读出动作中，在ECC错误产生的场合，或者错误比特数超过预定值的场合，立即更新管理表，因此与前述监视读取比，具有即时性。
而且，读出块的数据时，根据管理表MT记录的偏移数据，可以从最初开始以最佳读出电平读出数据，因此，与重试读出比，可以使读出速度高速化，提高性能。
(第4实施方式)
图16表示第4实施方式。第4实施方式适用于通过刷新动作降低DR的影响的系统。在这样的系统的场合，考虑PD、RD的影响，执行读出动作。
如图16所示，首先，用缺省的读出电平读出数据，判定是否可ECC纠错(S61，S62)。其结果，可ECC纠错的场合，处理结束。另一方面，ECC错误产生的场合，进行+偏移读出动作及ECC判定(S63，S64)。其结果，可ECC纠错的场合，处理结束。另一方面，ECC错误产生的场合，通过比缺省的读出电平低的电平，执行-偏移读出动作(S71)。然后，进行ECC判定(S72)。其结果，可ECC纠错的场合，虽然可以直接结束，但是由于知道是DR劣化，因此例如可执行刷新动作，改善DR(S73)。另外，ECC错误产生的场合，向主机1返回错误状态。或者，驱动控制电路可执行2阶段的纠错的场合，通过第1ECC电路112执行例如读取所罗门处理，尝试数据的复活。
另一方面，步骤S64中，在可ECC纠错的状态下，处理结束后，设定了例如其他读出用的指令的场合(S65)，用与步骤S63相同的偏移电平，进行+偏移读出动作(S66)。然后，进行ECC判定(S67)，在可ECC纠错的场合，处理结束，在ECC错误产生的场合，例如用缺省的读出电平执行读出动作(S68)。然后，进行ECC判定(S69)，可ECC纠错的场合，虽然可以直接结束，但是由于知道是DR劣化，因此例如可执行刷新动作，改善DR(S70)。另外，ECC错误产生的场合，控制向步骤S71转移。
根据上述第4实施方式，在DR的影响降低的系统中，可以降低偏移读出的次数，因此可以使读出动作高速化。而且，由于执行了必要的偏移读出，可以进行正确读出动作，提高系统的可靠性。
其他，本发明不限于上述各实施方式，在实施阶段不脱离其要旨的范围，可以使构成要素变形而具体化。另外，通过上述各实施方式公开的多个构成要素的适宜组合，可形成各种发明。例如，也可以从实施方式的全构成要素删除几个构成要素。而且，可以将不同实施方式的构成要素适宜组合。

Claims (19)

1.一种存储系统，其特征在于，具备：
非易失性半导体存储装置，其具备：存储单元阵列，其具有包含多个存储单元的多个块；和电压生成部，其可变更上述存储单元的读出电平；以及
控制部，其控制上述非易失性半导体存储装置的写入、读出、删除；
上述控制部在上述非易失性半导体存储装置的使用开始时和时间经过后改变读出电平。
2.如权利要求1所述的存储系统，其特征在于，
上述控制部，根据上述非易失性半导体存储装置的写入次数、删除次数、读出次数的至少一个改变上述读出电平。
3.如权利要求2所述的存储系统，其特征在于，
上述控制部，采用比用于读出在上述存储单元设定的阈值电压的本来的读出电平高的读出电平和比上述本来的读出电平低的读出电平的一方，从上述存储单元读出1次数据。
4.如权利要求2所述的存储系统，其特征在于，
上述控制部，采用比用于读出在上述存储单元设定的阈值电压的本来的读出电平高的读出电平和比上述本来的读出电平低的读出电平的两方，从上述存储单元读出数据。
5.如权利要求2所述的存储系统，其特征在于，
上述控制部，具有记录上述非易失性半导体存储装置的放置时间的管理区域，上述管理区域记录的放置时间在预定时间以上的场合，采用比用于读出在上述存储单元设定的阈值电压的本来的读出电平低的读出电平，从上述存储单元读出数据。
6.如权利要求2所述的存储系统，其特征在于，
上述控制部，具有管理上述非易失性半导体存储装置的上述多个块的每块的写入次数、删除次数、读出次数及写入、删除时的电压施加次数的管理部，根据上述管理部管理的数据，改变存储单元的读出电平。
7.如权利要求1所述的存储系统，其特征在于，
上述控制部，在上述系统的启动时或预定定时，采用不同的多个读出电平逐块执行监视读取，将错误比特数最少的读出电平作为状态数据记录在管理区域，数据读出时，根据在上述管理区域记录的状态数据，设定读出电平。
8.一种存储系统，其特征在于，具备：
非易失性半导体存储装置，其具备：存储单元阵列，其具有包含多个存储单元的多个块；和电压生成部，其可变更上述存储单元的读出电平；以及
控制部，其控制上述非易失性半导体存储装置的写入、读出、删除；
上述控制部具有从读出的数据检测错误的错误检测部，
在由上述错误检测部检测到错误的场合，进行反复再度读出的重试读出。
9.如权利要求8所述的存储系统，其特征在于，
上述控制部，采用与存储单元的本来的读出电平相比向高侧偏移的读出电平和比上述本来的读出电平低的读出电平，进行上述重试读出。
10.如权利要求8所述的存储系统，其特征在于，
上述控制部，改变读出时间，进行上述重试读出。
11.如权利要求10所述的存储系统，其特征在于，
上述控制部，通过改变存储单元的读出节点的预充电电压或者改变读出时的读出次数，来改变上述读出时间。
12.如权利要求10所述的存储系统，其特征在于，
上述控制部，将与选择字线相邻的非选择字线的读出电压设定为比本来的读出电压高，进行上述重试读出。
13.一种存储系统，其特征在于，具备：
非易失性半导体存储装置，其具备：存储单元阵列，其具有包含多个存储单元的多个块；和电压生成部，其可变更上述存储单元的读出电平；以及
控制部，其控制上述非易失性半导体存储装置的写入、读出、删除；
上述控制部具有从读出的数据检测错误的错误检测部和记录管理数据的管理区域，
上述控制部，在由上述错误检测部检测到错误的场合，采用与存储单元的本来的读出电平相比向高侧偏移的读出电平和比上述本来的读出电平低的读出电平进行重试读出，将这些重试读出的结果良好的读出电平的数据在上述管理区域记录。
14.如权利要求12所述的存储系统，其特征在于，
上述控制部在读出时根据在上述管理区域记录的数据，设定读出电平。
15.一种存储系统，其特征在于，具备：
非易失性半导体存储装置，其具备：存储单元阵列，其具有包含多个存储单元的多个块；和电压生成部，其可变更上述存储单元的读出电平；以及
控制部，其控制上述非易失性半导体存储装置的写入、读出、删除；
上述控制部具有从读出的数据检测错误的错误检测部，
上述控制部，在由上述错误检测部检测到错误的场合，采用与存储单元的本来的读出电平相比向高侧偏移的读出电平进行读出动作，在错误检测部的判定的结果为错误数少的场合，用上述向高侧偏移的读出电平进行下一读出动作。
16.如权利要求15所述的存储系统，其特征在于，
上述控制部，采用与上述存储单元的本来的读出电平相比向高侧偏移的读出电平进行读出动作，错误检测部的判定的结果为错误数多的场合，采用与上述存储单元的本来的读出电平相比向低侧偏移的读出电平进行读出动作。
17.如权利要求16所述的存储系统，其特征在于，
上述控制部，在采用与上述存储单元的本来的读出电平相比向低侧偏移的读出电平进行读出动作的场合，进行刷新动作。
18.如权利要求15所述的存储系统，其特征在于，
上述控制部，采用与上述存储单元的本来的读出电平相比向高侧偏移的读出电平进行读出动作，错误检测部的判定的结果为错误多的场合，采用上述存储单元的本来的读出电平进行读出动作，错误检测部的判定的结果为错误数多的场合，进行刷新动作。
19.如权利要求1所述的存储系统，其特征在于，
上述控制部，分别进行采用上述存储单元的本来的读出电平的读出动作、采用与本来的读出电平相比向高侧偏移的读出电平的读出动作和采用与本来的读出电平相比向低侧偏移的读出电平的读出动作，错误检测部的判定的结果为错误数多的场合，进行刷新动作。
CN201080040585XA 2009-11-06 2010-11-04 存储系统 Pending CN102483952A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009255314A JP5349256B2 (ja) 2009-11-06 2009-11-06 メモリシステム
JP255314/2009 2009-11-06
PCT/JP2010/069608 WO2011055749A1 (ja) 2009-11-06 2010-11-04 メモリシステム

Publications (1)

Publication Number Publication Date
CN102483952A true CN102483952A (zh) 2012-05-30

Family

ID=43969987

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080040585XA Pending CN102483952A (zh) 2009-11-06 2010-11-04 存储系统

Country Status (6)

Country Link
US (8) US8929140B2 (zh)
JP (1) JP5349256B2 (zh)
KR (1) KR20120054066A (zh)
CN (1) CN102483952A (zh)
TW (1) TWI459391B (zh)
WO (1) WO2011055749A1 (zh)

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985415A (zh) * 2013-02-10 2014-08-13 Lsi公司 基于保留漂移历史的非易失性存储器读取阈值最优化
CN104239229A (zh) * 2013-06-20 2014-12-24 慧荣科技股份有限公司 数据储存装置及用于快闪存储器的数据读取方法
CN104346236A (zh) * 2013-08-06 2015-02-11 慧荣科技股份有限公司 数据储存装置及其数据维护方法
CN105027221A (zh) * 2012-12-06 2015-11-04 美光科技公司 基于错误校正而设定默认读取信号
CN105144302A (zh) * 2013-03-15 2015-12-09 美光科技公司 存储器装置中的错误校正操作
CN105518795A (zh) * 2013-09-13 2016-04-20 株式会社东芝 半导体存储装置以及存储系统
TWI566094B (zh) * 2015-02-04 2017-01-11 慧榮科技股份有限公司 資料儲存裝置及其資料更新方法
CN107247636A (zh) * 2017-06-06 2017-10-13 郑州云海信息技术有限公司 一种固态硬盘中数据重建优化的方法及装置
CN107305788A (zh) * 2016-04-19 2017-10-31 华邦电子股份有限公司 存储器以及执行经错误订正编码处理的存储器的读取方法
CN107424646A (zh) * 2013-02-04 2017-12-01 美光科技公司 用于存储器的目标刷新的设备及方法
CN108108272A (zh) * 2013-06-03 2018-06-01 桑迪士克科技有限责任公司 三维存储器的适应性操作
CN108140408A (zh) * 2015-10-19 2018-06-08 硅存储技术公司 用于闪存存储器的动力驱动优化
CN109240615A (zh) * 2018-08-30 2019-01-18 浪潮电子信息产业股份有限公司 一种固态硬盘的数据读取方法、装置及设备
CN109273037A (zh) * 2017-07-17 2019-01-25 大心电子（英属维京群岛）股份有限公司 数据读取方法以及存储控制器
US20190267077A1 (en) 2016-03-31 2019-08-29 Micron Technology, Inc. Semiconductor device
CN111158589A (zh) * 2019-12-16 2020-05-15 绿晶半导体科技(北京)有限公司 存储阵列的动态管理方法和装置
CN111341373A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 控制器、包括控制器的存储器系统及存储器系统的操作方法
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
CN111785316A (zh) * 2020-06-29 2020-10-16 深圳市芯天下技术有限公司 一种克服擦除干扰的方法、系统、存储介质和终端
US10867660B2 (en) 2014-05-21 2020-12-15 Micron Technology, Inc. Apparatus and methods for controlling refresh operations
US10930335B2 (en) 2013-08-26 2021-02-23 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11322192B2 (en) 2018-01-22 2022-05-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11424005B2 (en) 2019-07-01 2022-08-23 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
JP2011164994A (ja) 2010-02-10 2011-08-25 Toshiba Corp メモリシステム
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
JP5404685B2 (ja) 2011-04-06 2014-02-05 株式会社東芝 不揮発性半導体記憶装置
KR101925384B1 (ko) * 2011-05-17 2019-02-28 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 제어 방법
EP2549482B1 (en) * 2011-07-22 2018-05-23 SanDisk Technologies LLC Apparatus, system and method for determining a configuration parameter for solid-state storage media
JP2013041634A (ja) * 2011-08-11 2013-02-28 Fujitsu Ltd 不揮発性半導体記憶装置
JP2013080450A (ja) 2011-09-22 2013-05-02 Toshiba Corp メモリ装置
KR101882681B1 (ko) * 2011-10-27 2018-07-31 삼성전자 주식회사 메모리 장치 및 그 구동 방법
JP2013122793A (ja) 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
JP2013137848A (ja) * 2011-12-28 2013-07-11 Univ Of Tokyo メモリコントローラ，フラッシュメモリシステムおよびフラッシュメモリの制御方法
US8773904B2 (en) * 2011-12-28 2014-07-08 Apple Inc. Optimized threshold search in analog memory cells
US8830746B2 (en) 2011-12-28 2014-09-09 Apple Inc. Optimized threshold search in analog memory cells using separator pages of the same type as read pages
JP2013164888A (ja) 2012-02-10 2013-08-22 Toshiba Corp 半導体記憶装置
JP2013246849A (ja) * 2012-05-25 2013-12-09 Toshiba Corp メモリシステム
TWI493339B (zh) * 2012-06-13 2015-07-21 Silicon Motion Inc 資料儲存裝置及資料清除方法
TWI484333B (zh) * 2012-07-12 2015-05-11 Phison Electronics Corp 彈性緩衝器模組及傳輸介面之彈性緩衝方法
US8918699B2 (en) * 2012-07-31 2014-12-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage apparatus
KR101979734B1 (ko) * 2012-08-07 2019-05-17 삼성전자 주식회사 메모리 장치의 독출 전압 제어 방법 및 이를 이용한 데이터 독출 방법
US9081664B2 (en) * 2012-08-10 2015-07-14 Kabushiki Kaisha Toshiba Memory system capable of preventing data destruction
US8792281B2 (en) 2012-08-21 2014-07-29 Apple Inc. Read threshold estimation in analog memory cells using simultaneous multi-voltage sense
US9189313B2 (en) 2012-08-27 2015-11-17 Kabushiki Kaisha Toshiba Memory system having NAND-type flash memory and memory controller with shift read controller and threshold voltage comparison module
KR101961318B1 (ko) * 2012-09-07 2019-07-17 삼성전자주식회사 중앙처리장치에서의 점유시간을 최소화하는 방어코드 운영 방법 및 그에 따른 메모리 시스템
KR101934892B1 (ko) 2012-10-17 2019-01-04 삼성전자 주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
KR102048765B1 (ko) * 2013-01-15 2020-01-22 삼성전자주식회사 메모리 시스템의 동작 방법 및 메모리 시스템
JP2014157650A (ja) 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置
KR101742462B1 (ko) * 2013-02-27 2017-06-01 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 메모리 디바이스들을 위한 선형 프로그래밍 기반 디코딩
JP2014175028A (ja) 2013-03-08 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
US9697905B2 (en) 2013-05-31 2017-07-04 Sandisk Technologies Llc Updating read voltages using syndrome weight comparisons
US10475523B2 (en) 2013-05-31 2019-11-12 Western Digital Technologies, Inc. Updating read voltages triggered by the rate of temperature change
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
TWI584117B (zh) * 2013-06-20 2017-05-21 慧榮科技股份有限公司 資料儲存裝置及用於快閃記憶體之資料讀取方法
TWI490870B (zh) * 2013-08-06 2015-07-01 Silicon Motion Inc 資料儲存裝置及其資料維護方法
KR102065664B1 (ko) 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
US9348697B2 (en) 2013-09-10 2016-05-24 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2015056198A (ja) 2013-09-13 2015-03-23 株式会社東芝 メモリチップ、記憶装置および読み出し方法
US9257175B2 (en) * 2013-09-26 2016-02-09 Intel Corporation Refresh of data stored in a cross-point non-volatile memory
US9612773B2 (en) * 2013-11-21 2017-04-04 Samsung Electronics Co., Ltd. User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9349490B2 (en) 2014-01-24 2016-05-24 Stmicroelectronics S.R.L. Error correction in differential memory devices with reading in single-ended mode in addition to reading in differential mode
US9430328B2 (en) 2014-01-24 2016-08-30 Stmicroelectronics S.R.L. Error correction in memory devices by multiple readings with different references
KR102233808B1 (ko) 2014-03-14 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 테이블 관리 방법
KR102222463B1 (ko) * 2014-03-14 2021-03-03 삼성전자주식회사 저장 장치 및 그것의 타이머 설정 방법 및 구동 방법들
US9898201B2 (en) 2014-03-24 2018-02-20 Hitachi, Ltd. Non-volatile memory device, and storage apparatus to reduce a read retry occurrence frequency and prevent read performance from lowering
US9552251B2 (en) * 2014-04-22 2017-01-24 Sandisk Technologies Llc Neighboring word line program disturb countermeasure for charge-trapping memory
KR102210964B1 (ko) * 2014-05-13 2021-02-03 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법
KR102211865B1 (ko) 2014-05-20 2021-02-04 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102248276B1 (ko) 2014-05-26 2021-05-07 삼성전자주식회사 스토리지 장치의 동작 방법
KR20160005264A (ko) 2014-07-04 2016-01-14 삼성전자주식회사 저장 장치 및 그것의 읽기 방법들
KR102219293B1 (ko) 2014-07-28 2021-02-23 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102188061B1 (ko) 2014-07-29 2020-12-07 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US9965345B2 (en) * 2014-09-24 2018-05-08 Macronix International Co., Ltd. Health management of non-volatile memory
US20160093397A1 (en) * 2014-09-30 2016-03-31 Emc Corporation Method and system for improving flash storage utilization using read-threshold tables
KR102252378B1 (ko) 2014-10-29 2021-05-14 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102263046B1 (ko) 2014-10-29 2021-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102287760B1 (ko) 2014-10-29 2021-08-09 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US9424944B2 (en) 2014-10-31 2016-08-23 Sandisk Technologies Llc Detecting voltage threshold drift
KR102292183B1 (ko) * 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
US9431116B2 (en) 2014-11-19 2016-08-30 Sandisk Technologies Llc Configuration parameter management using a configuration tool
US9852799B2 (en) 2014-11-19 2017-12-26 Sandisk Technologies Llc Configuration parameter management for non-volatile data storage
US10067823B2 (en) * 2014-12-04 2018-09-04 Western Digital Technologies, Inc. Systems and methods for adaptive error corrective code mechanisms
US10691531B2 (en) 2014-12-04 2020-06-23 Western Digital Technologies, Inc. Systems and methods for multi-zone data tiering for endurance extension in solid state drives
KR102282947B1 (ko) 2014-12-15 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102253592B1 (ko) 2014-12-23 2021-05-18 삼성전자주식회사 초기 문턱 전압 분포 변화를 보상할 수 있는 데이터 저장 장치, 이의 작동 방법, 및 이를 포함하는 데이터 처리 시스템
US20160196062A1 (en) * 2015-01-05 2016-07-07 Kabushiki Kaisha Toshiba Memory system
JP6378102B2 (ja) * 2015-01-28 2018-08-22 東芝メモリ株式会社 半導体装置および読み出し方法
US9959067B2 (en) 2015-02-04 2018-05-01 Sandisk Technologies Llc Memory block allocation by block health
US9928138B2 (en) 2015-02-17 2018-03-27 Toshiba Memory Corporation Memory system
KR102239356B1 (ko) 2015-02-17 2021-04-13 삼성전자주식회사 클록 제어 유닛 또는 전원 제어 유닛을 포함하는 저장 장치와 메모리 시스템, 그리고 그것의 동작 방법
US9502123B2 (en) 2015-04-21 2016-11-22 Sandisk Technologies Llc Adaptive block parameters
US10229742B2 (en) 2015-06-19 2019-03-12 Hitachi, Ltd. Flash memory device
US9779818B2 (en) 2015-07-09 2017-10-03 Apple Inc. Adaptation of high-order read thresholds
JP2017027541A (ja) * 2015-07-28 2017-02-02 株式会社東芝 半導体装置及び電子機器
US9940274B2 (en) 2015-08-10 2018-04-10 Toshiba Memory Corporation Memory system and control method of memory system
KR102309841B1 (ko) 2015-08-24 2021-10-12 삼성전자주식회사 표면 실장 기술의 적용에 따른 메모리 셀의 문턱 전압 산포 변화 복구 기능을 갖는 데이터 스토리지 및 그것의 동작 방법
US9697075B2 (en) 2015-09-08 2017-07-04 Apple Inc. Efficient search for optimal read thresholds in flash memory
WO2017061153A1 (ja) * 2015-10-09 2017-04-13 ソニー株式会社 メモリ、メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法
US9870834B2 (en) * 2015-10-19 2018-01-16 California Institute Of Technology Error characterization and mitigation for 16nm MLC NAND flash memory under total ionizing dose effect
US9852786B2 (en) * 2015-10-21 2017-12-26 Toshiba Memory Corporation Semiconductor memory device that varies voltage levels depending on which of different memory regions thereof is accessed
KR102449337B1 (ko) 2015-12-14 2022-10-04 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
CN107204204B (zh) * 2016-03-16 2020-01-31 建兴储存科技(广州)有限公司 固态储存装置的断电期间估计方法
US10289487B2 (en) 2016-04-27 2019-05-14 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
CN107391026B (zh) 2016-04-27 2020-06-02 慧荣科技股份有限公司 闪存装置及闪存存储管理方法
US9910772B2 (en) * 2016-04-27 2018-03-06 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN111679787B (zh) 2016-04-27 2023-07-18 慧荣科技股份有限公司 闪存装置、闪存控制器及闪存存储管理方法
US10019314B2 (en) 2016-04-27 2018-07-10 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN107391296B (zh) 2016-04-27 2020-11-06 慧荣科技股份有限公司 存取闪存模块的方法及相关的闪存控制器与记忆装置
US10025662B2 (en) 2016-04-27 2018-07-17 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
US10110255B2 (en) 2016-04-27 2018-10-23 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
US10067827B2 (en) 2016-06-29 2018-09-04 Micron Technology, Inc. Error correction code event detection
JP6725375B2 (ja) * 2016-09-14 2020-07-15 キオクシア株式会社 メモリシステムおよび方法
US10310942B2 (en) 2016-09-20 2019-06-04 Toshiba Memory Corporation Memory system
US10095417B1 (en) 2016-12-13 2018-10-09 EMC IP Holding Company LLC Method and system for improving flash storage read performance in partially programmed blocks
US10558381B2 (en) * 2016-12-16 2020-02-11 Sandisk Technologies Llc Dynamic read table generation
US11069418B1 (en) 2016-12-30 2021-07-20 EMC IP Holding Company LLC Method and system for offline program/erase count estimation
US10289550B1 (en) 2016-12-30 2019-05-14 EMC IP Holding Company LLC Method and system for dynamic write-back cache sizing in solid state memory storage
US10338983B2 (en) 2016-12-30 2019-07-02 EMC IP Holding Company LLC Method and system for online program/erase count estimation
JP6785168B2 (ja) 2017-02-28 2020-11-18 キオクシア株式会社 メモリシステム
US10381090B2 (en) 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10403366B1 (en) 2017-04-28 2019-09-03 EMC IP Holding Company LLC Method and system for adapting solid state memory write parameters to satisfy performance goals based on degree of read errors
US10290331B1 (en) 2017-04-28 2019-05-14 EMC IP Holding Company LLC Method and system for modulating read operations to support error correction in solid state memory
US10388394B2 (en) 2017-07-25 2019-08-20 Apple Inc. Syndrome weight based evaluation of memory cells performance using multiple sense operations
US10446197B2 (en) 2017-08-31 2019-10-15 Micron Technology, Inc. Optimized scan interval
US10140042B1 (en) 2017-09-13 2018-11-27 Toshiba Memory Corporation Deterministic read disturb counter-based data checking for NAND flash
JP7030463B2 (ja) 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
US10777271B2 (en) * 2017-09-29 2020-09-15 Intel Corporation Method and apparatus for adjusting demarcation voltages based on cycle count metrics
US10366763B2 (en) * 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
US11062197B2 (en) 2017-11-06 2021-07-13 Macronix International Co., Ltd. Neuromorphic computing system and current estimation method using the same
US10418097B2 (en) 2017-11-27 2019-09-17 Western Digital Technologies, Inc. Non-volatile storage system with read calibration
JP2019149219A (ja) 2018-02-28 2019-09-05 東芝メモリ株式会社 メモリシステム
JP2019160195A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 メモリシステム
US10365854B1 (en) * 2018-03-19 2019-07-30 Micron Technology, Inc. Tracking data temperatures of logical block addresses
JP2019168813A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
JP2019168937A (ja) 2018-03-23 2019-10-03 東芝メモリ株式会社 メモリシステム、制御方法及びコントローラ
KR102544144B1 (ko) * 2018-03-26 2023-06-16 에스케이하이닉스 주식회사 전자 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10908986B2 (en) 2018-04-02 2021-02-02 Sandisk Technologies Llc Multi-level recovery reads for memory
JP7053399B2 (ja) * 2018-07-31 2022-04-12 キオクシア株式会社 情報処理システム
JP2020047353A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 メモリシステム
US10811091B2 (en) 2018-10-12 2020-10-20 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration
US11037637B2 (en) 2018-12-10 2021-06-15 Micron Technology, Inc. Defect detection in memories with time-varying bit error rate
CN111897682A (zh) * 2019-05-05 2020-11-06 北京兆易创新科技股份有限公司 一种测试结果记录方法、装置、电子设备及存储介质
JP2021039810A (ja) 2019-09-04 2021-03-11 キオクシア株式会社 メモリシステム
JP2021044043A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム
KR20210100404A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
TWI736225B (zh) * 2020-04-20 2021-08-11 瑞昱半導體股份有限公司 影像處理晶片測試方法
WO2022015963A1 (en) * 2020-07-17 2022-01-20 Kkt Holdings Syndicate Quaternary field effect transistor
TWI767584B (zh) * 2021-02-24 2022-06-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
JP2022144291A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 メモリシステム
TWI807542B (zh) * 2021-12-17 2023-07-01 華邦電子股份有限公司 記憶體系統
US11894080B2 (en) 2022-04-29 2024-02-06 Sandisk Technologies Llc Time-tagging read levels of multiple wordlines for open block data retention

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
CN101388248A (zh) * 2007-09-10 2009-03-18 海力士半导体有限公司 闪存器件及其操作方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3178909B2 (ja) 1992-01-10 2001-06-25 株式会社東芝 半導体メモリ装置
JPH10255487A (ja) 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
JP3561640B2 (ja) * 1998-11-11 2004-09-02 三洋電機株式会社 １チップマイクロコンピュータ
US7333364B2 (en) * 2000-01-06 2008-02-19 Super Talent Electronics, Inc. Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory
US6662263B1 (en) * 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
JP3913704B2 (ja) 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
JP4256198B2 (ja) 2003-04-22 2009-04-22 株式会社東芝 データ記憶システム
US7023735B2 (en) * 2003-06-17 2006-04-04 Ramot At Tel-Aviv University Ltd. Methods of increasing the reliability of a flash memory
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7817469B2 (en) * 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
US7495966B2 (en) * 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
JP2009536423A (ja) * 2006-05-05 2009-10-08 ハネウェル・インターナショナル・インコーポレーテッド 不揮発性メモリをリフレッシュする方法
US7447096B2 (en) * 2006-05-05 2008-11-04 Honeywell International Inc. Method for refreshing a non-volatile memory
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
JP2008117471A (ja) 2006-11-02 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性メモリシステム
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
JP2008269473A (ja) 2007-04-24 2008-11-06 Toshiba Corp データ残存期間管理装置及び方法
US8073648B2 (en) 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
JP4510060B2 (ja) 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
KR101406279B1 (ko) 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
JP4489127B2 (ja) * 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
WO2009110142A1 (en) * 2008-03-07 2009-09-11 Kabushiki Kaisha Toshiba Information processing apparatus and non-volatile semiconductor memory drive
US20090228640A1 (en) 2008-03-07 2009-09-10 Kabushiki Kaisha Toshiba Information processing apparatus and non-volatile semiconductor memory drive
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
CN101388248A (zh) * 2007-09-10 2009-03-18 海力士半导体有限公司 闪存器件及其操作方法

Cited By (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941022B2 (en) 2012-12-06 2018-04-10 Micron Technology, Inc. Setting a default read signal based on error correction
CN108630269A (zh) * 2012-12-06 2018-10-09 美光科技公司 基于错误校正而设定默认读取信号
CN105027221A (zh) * 2012-12-06 2015-11-04 美光科技公司 基于错误校正而设定默认读取信号
US10535419B2 (en) 2012-12-06 2020-01-14 Micron Technology, Inc. Setting a default read signal based on error correction
CN105027221B (zh) * 2012-12-06 2018-05-18 美光科技公司 基于错误校正而设定默认读取信号
US10811066B2 (en) 2013-02-04 2020-10-20 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US10861519B2 (en) 2013-02-04 2020-12-08 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
CN107424646B (zh) * 2013-02-04 2020-11-03 美光科技公司 用于存储器的目标刷新的设备及方法
CN107424646A (zh) * 2013-02-04 2017-12-01 美光科技公司 用于存储器的目标刷新的设备及方法
CN103985415B (zh) * 2013-02-10 2020-04-14 希捷科技有限公司 基于保留漂移历史的非易失性存储器读取阈值最优化
CN103985415A (zh) * 2013-02-10 2014-08-13 Lsi公司 基于保留漂移历史的非易失性存储器读取阈值最优化
CN105144302A (zh) * 2013-03-15 2015-12-09 美光科技公司 存储器装置中的错误校正操作
CN105144302B (zh) * 2013-03-15 2018-01-12 美光科技公司 存储器装置中的错误校正操作
CN108108272B (zh) * 2013-06-03 2021-12-07 桑迪士克科技有限责任公司 三维存储器的适应性操作
CN108108272A (zh) * 2013-06-03 2018-06-01 桑迪士克科技有限责任公司 三维存储器的适应性操作
US9563551B2 (en) 2013-06-20 2017-02-07 Silicon Motion, Inc. Data storage device and data fetching method for flash memory
CN104239229A (zh) * 2013-06-20 2014-12-24 慧荣科技股份有限公司 数据储存装置及用于快闪存储器的数据读取方法
CN104346236B (zh) * 2013-08-06 2018-03-23 慧荣科技股份有限公司 数据储存装置及其数据维护方法
CN104346236A (zh) * 2013-08-06 2015-02-11 慧荣科技股份有限公司 数据储存装置及其数据维护方法
US10930335B2 (en) 2013-08-26 2021-02-23 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US11361808B2 (en) 2013-08-26 2022-06-14 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
CN105518795B (zh) * 2013-09-13 2019-08-13 东芝存储器株式会社 半导体存储装置以及存储系统
CN105518795A (zh) * 2013-09-13 2016-04-20 株式会社东芝 半导体存储装置以及存储系统
US10867660B2 (en) 2014-05-21 2020-12-15 Micron Technology, Inc. Apparatus and methods for controlling refresh operations
US10199107B2 (en) 2015-02-04 2019-02-05 Silicon Motion, Inc. Data storage device and data refresh method thereof
TWI566094B (zh) * 2015-02-04 2017-01-11 慧榮科技股份有限公司 資料儲存裝置及其資料更新方法
CN108140408A (zh) * 2015-10-19 2018-06-08 硅存储技术公司 用于闪存存储器的动力驱动优化
US20190267077A1 (en) 2016-03-31 2019-08-29 Micron Technology, Inc. Semiconductor device
US10950289B2 (en) 2016-03-31 2021-03-16 Micron Technology, Inc. Semiconductor device
CN107305788B (zh) * 2016-04-19 2020-07-03 华邦电子股份有限公司 存储器以及执行经错误订正编码处理的存储器的读取方法
CN107305788A (zh) * 2016-04-19 2017-10-31 华邦电子股份有限公司 存储器以及执行经错误订正编码处理的存储器的读取方法
CN107247636B (zh) * 2017-06-06 2020-05-26 苏州浪潮智能科技有限公司 一种固态硬盘中数据重建优化的方法及装置
CN107247636A (zh) * 2017-06-06 2017-10-13 郑州云海信息技术有限公司 一种固态硬盘中数据重建优化的方法及装置
CN109273037B (zh) * 2017-07-17 2022-08-26 深圳大心电子科技有限公司 数据读取方法以及存储控制器
CN109273037A (zh) * 2017-07-17 2019-01-25 大心电子（英属维京群岛）股份有限公司 数据读取方法以及存储控制器
US11322192B2 (en) 2018-01-22 2022-05-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11694738B2 (en) 2018-06-19 2023-07-04 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
CN109240615A (zh) * 2018-08-30 2019-01-18 浪潮电子信息产业股份有限公司 一种固态硬盘的数据读取方法、装置及设备
CN111341373A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 控制器、包括控制器的存储器系统及存储器系统的操作方法
US11257535B2 (en) 2019-02-06 2022-02-22 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11521669B2 (en) 2019-03-19 2022-12-06 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11600326B2 (en) 2019-05-14 2023-03-07 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell and associated comparison operation
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11984148B2 (en) 2019-05-31 2024-05-14 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11854618B2 (en) 2019-06-11 2023-12-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11424005B2 (en) 2019-07-01 2022-08-23 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11699476B2 (en) 2019-07-01 2023-07-11 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11398265B2 (en) 2019-08-20 2022-07-26 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11568918B2 (en) 2019-08-22 2023-01-31 Micron Technology, Inc. Apparatuses, systems, and methods for analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
CN111158589A (zh) * 2019-12-16 2020-05-15 绿晶半导体科技(北京)有限公司 存储阵列的动态管理方法和装置
CN111158589B (zh) * 2019-12-16 2023-10-20 绿晶半导体科技(北京)有限公司 存储阵列的动态管理方法和装置
CN111785316B (zh) * 2020-06-29 2021-03-05 深圳市芯天下技术有限公司 一种克服擦除干扰的方法、系统、存储介质和终端
CN111785316A (zh) * 2020-06-29 2020-10-16 深圳市芯天下技术有限公司 一种克服擦除干扰的方法、系统、存储介质和终端
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Also Published As

Publication number Publication date
US11475962B2 (en) 2022-10-18
US11984167B2 (en) 2024-05-14
US20230031541A1 (en) 2023-02-02
US10916312B2 (en) 2021-02-09
US9524786B2 (en) 2016-12-20
US20190325970A1 (en) 2019-10-24
WO2011055749A1 (ja) 2011-05-12
US20170053704A1 (en) 2017-02-23
US10020063B2 (en) 2018-07-10
US20170365350A1 (en) 2017-12-21
US20180268910A1 (en) 2018-09-20
US20120268994A1 (en) 2012-10-25
JP5349256B2 (ja) 2013-11-20
US9767913B2 (en) 2017-09-19
JP2011100519A (ja) 2011-05-19
TWI459391B (zh) 2014-11-01
US20210118514A1 (en) 2021-04-22
US10373692B2 (en) 2019-08-06
KR20120054066A (ko) 2012-05-29
US8929140B2 (en) 2015-01-06
US20150138888A1 (en) 2015-05-21
TW201137884A (en) 2011-11-01

Similar Documents

Publication Publication Date Title
CN102483952A (zh) 存储系统
CN107240418B (zh) 存储器系统及其操作方法
US8971119B2 (en) Select transistor tuning
US9349479B1 (en) Boundary word line operation in nonvolatile memory
TWI699777B (zh) 記憶體裝置及其操作方法
US9330787B2 (en) Memory system and memory controller
KR20150030630A (ko) 가변 코드 레이트를 갖는 메모리 디바이스
JP2013122793A (ja) 不揮発性半導体記憶装置
CN111916136A (zh) 存储控制器和存储装置
US11562792B2 (en) Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
US9384845B2 (en) Partial erase of nonvolatile memory blocks
US9589645B2 (en) Block refresh to adapt to new die trim settings
CN111354402A (zh) 用于艰苦装置条件的动态存储器编程电压阶跃
JP2011181155A (ja) 不揮発性半導体記憶装置及びメモリシステム
CN113257324B (zh) 存储器系统、存储器控制器以及操作存储器系统的方法
US11238952B2 (en) Memory system, memory controller, and method of operating memory system
US11630726B2 (en) Memory system and operating method thereof
US11216208B1 (en) Memory system, memory controller, and operation method of memory system
US11307794B2 (en) Memory system, memory controller, and operation method of memory system
US11495319B2 (en) Memory system, memory controller, and method for operating memory system performing integrity check operation on target code when voltage drop is detected
US20230195367A1 (en) Memory system, memory controller, and operation method of memory system
US11544003B2 (en) Memory system, memory controller, and method of operating memory system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120530