JP2020047353A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2020047353A
JP2020047353A JP2018175989A JP2018175989A JP2020047353A JP 2020047353 A JP2020047353 A JP 2020047353A JP 2018175989 A JP2018175989 A JP 2018175989A JP 2018175989 A JP2018175989 A JP 2018175989A JP 2020047353 A JP2020047353 A JP 2020047353A
Authority
JP
Japan
Prior art keywords
data
level
memory
memory cell
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018175989A
Other languages
English (en)
Inventor
逸超 盧
Yi Chao Lu
逸超 盧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018175989A priority Critical patent/JP2020047353A/ja
Priority to US16/283,615 priority patent/US10957406B2/en
Publication of JP2020047353A publication Critical patent/JP2020047353A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters

Abstract

【課題】高品質なメモリシステムを提供する。【解決手段】メモリシステムは、各々が複数のレベルに対応する複数ビットデータを記憶可能なメモリセルを複数含むメモリデバイスと、メモリデバイスからデータを読み出し、読み出したデータにエラーがある場合にエラー訂正を行い、読み出したデータのエラー訂正前と後のレベルの変動を判定する、コントローラと、を備える。【選択図】 図９

Description

実施形態はメモリシステムに関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特許５３４９２５６号 特許５３５５６６７号 米国特許出願公開第２０１３／０３４３１３１号明細書
高品質なメモリシステムを提供する。
実施形態のメモシステムは、各々が複数のレベルに対応する複数ビットデータを記憶可能なメモリセルを複数含むメモリデバイスと、前記メモリデバイスからデータを読み出し、前記読み出したデータにエラーがある場合にエラー訂正を行い、前記読み出したデータのエラー訂正前と後のレベルの変動を判定する、コントローラと、を備える。
図１は、メモリシステムを示す図である。 図２は、メモリチップを示す図である。 図３は、メモリセルアレイを示す図である。 図４は、メモリセルトランジスタの閾値を示す図である。 図５は、メモリセルトランジスタの閾値と、データとの関係を示す図である。 図６は、メモリセルトランジスタの閾値の変動例を示す図である。 図７は、メモリセルトランジスタの閾値の変動例を示す図である。 図８は、推定部を示す図である。 図９は、あるブロックにおける、ストレスの種類を判定するフローチャートである。 図１０は、ストレスの種類を判定する場合の具体例の一部を示す図である。 図１１は、ストレスの種類を判定する場合の具体例の一部を示す図である。 図１２は、ストレスの種類を判定する場合の具体例の一部を示す図である。
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
＜１＞ 実施形態
＜１−１＞ 構成
まず、実施形態に係るメモリシステムの構成について説明する。
＜１−１−１＞ メモリシステムの全体構成
実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、ホスト機器２と通信線で接続され、ホスト機器２の外部記憶装置として機能する。ホスト機器２は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。
メモリシステム１は、ホスト機器２からのデータを保持し、また、データをホスト機器２に読み出す。
図１に示すように、メモリシステム１は、コントローラ２０及び半導体記憶装置（メモリデバイス）１０を備えている。コントローラ２０は、ホスト機器２から命令を受取り、受け取られた命令に基づいて半導体記憶装置１０を制御する。具体的には、コントローラ２０は、ホスト機器２から書き込みを指示されたデータを半導体記憶装置１０に書き込み、ホスト機器２から読出しを指示されたデータを半導体記憶装置１０から読み出してホスト機器２に送信する。コントローラ２０は、ＮＡＮＤバスによって半導体記憶装置１０に接続される。半導体記憶装置１０は、複数のメモリセルを備え、データを不揮発に記憶する。なお、半導体記憶装置１０は、データを不揮発に記憶する装置である。半導体記憶装置は、例えば、複数個のメモリチップ１０Ａを備える不揮発性半導体メモリである。メモリチップの各々は、互いに独立して動作可能であり、その一例としてＮＡＮＤ型フラッシュメモリチップがある。ＮＡＮＤ型フラッシュメモリでは、一般に、ページと呼ばれるデータ単位で、書き込みおよび読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。
なお、メモリシステム１は、コントローラ２０と半導体記憶装置１０が１つのパッケージとして構成されるメモリカードであってもよいし、ＳＳＤ（Solid State Drive）であってもよい。
＜１−１−２＞ コントローラの構成について
引き続き図１を用いて、実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２０は、ホストインタフェース回路２１、プロセッサ（ＣＰＵ：Central Processing Unit）２２、内蔵メモリ（ＲＡＭ：Random Access Memory）２３、バッファメモリ２４、ＥＣＣ（Error Check and Correction）回路２５、推定部２６、及びＮＡＮＤインタフェース回路２７、を備えている。
ホストインタフェース回路２１は、ホスト機器２と接続され、ホスト機器２との通信を司る。ホストインタフェース回路２１は、例えば、ホスト機器２から受信した命令及びデータを、それぞれプロセッサ２２及びバッファメモリ２４に転送する。
プロセッサ２２は、コントローラ２０全体の動作を制御する。プロセッサ２２は、例えば、ホスト機器２から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェース回路２７に基づく読出し命令を半導体記憶装置１０に対して発行する。この動作は、書き込み及び消去の場合についても同様である。また、プロセッサ２２は、半導体記憶装置１０からの読出しデータに対して、種々の演算を実行する機能を有する。プロセッサ２２は、メモリシステム１が電源供給を受けたときに、図示しないＲＯＭに格納されているファームウェア（制御プログラム）をバッファメモリ２４またはコントローラ２０内の図示しないＲＡＭ上に読み出して所定の処理を実行することにより、コントローラ２０全体の動作を制御する。ここで、プロセッサ２２は、コアまたはプロセッサコアとも称される。なお、コントローラ２０全体の動作の制御は、プロセッサ２２がファームウェアを実行することで実現されるのではなく、所定のハードウェアにより実現されてもよい。
内蔵メモリ２３は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ２２の作業領域として使用される。内蔵メモリ２３は、半導体記憶装置１０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
バッファメモリ２４は、コントローラ２０が半導体記憶装置１０及びホスト機器２から受信したデータ等を一時的に保持する。より具体的には、バッファメモリ２４は、サンプルバッファメモリ２４１と、データバッファメモリ２４２と、を備えている。サンプルバッファメモリ２４１は、例えば、半導体記憶装置１０からの読出しデータ（エラー訂正前のデータ）を一時的に記憶する。データバッファメモリ２４２は、読出しデータに対する演算結果等を一時的に保持する。バッファメモリ２４は、例えば、ＳＲＡＭ（Static RAM）やＤＲＡＭなどの汎用メモリで構成される。また、バッファメモリ２４は、コントローラ２０内部に搭載されてもよく、コントローラ２０の外にコントローラ２０とは独立して搭載されてもよい。
ＥＣＣ回路２５は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、ホスト機器２から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいて復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
推定部２６は、半導体記憶装置１０から読み出されたデータに基づき、データの変動の種類を推定する。具体的には、推定部２６は、エラー訂正する前後のデータにより、メモリセルの閾値分布の遷移によりストレス種類を推定する。更に詳しい動作については、後述する。
ＮＡＮＤインタフェース回路２７は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインタフェース回路２７は、プロセッサ２２の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書き込みデータを半導体記憶装置１０に送信する。また、ＮＡＮＤインタフェース回路２７は、半導体記憶装置１０から読出しデータを受信する。
＜１−２−３＞ メモリチップの構成
次に、実施形態に係るメモリチップの構成例について、図２を用いて説明する。図２は、実施形態に係るメモリチップの構成の一例を示すブロック図である。図２に示すようにメモリチップ１０Ａは、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。メモリセルアレイ１１の詳細については後述する。
ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２の詳細については後述する。
センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。
入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。
ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、メモリチップ１０Ａをイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行してメモリチップ１０Ａに入力される信号がコマンドＣＭＤであることを入出力回路１４に通知するための信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行してメモリチップ１０Ａに入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知するための信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時にメモリチップ１０Ａを保護状態にするための信号である。
シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、メモリチップ１０Ａ全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、メモリチップ１０Ａがコントローラ２０からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、コントローラ２０に通知する信号である。
電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。
＜１−１−４＞ メモリセルアレイの構成
次に、図３を用いて、実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。図３は、実施形態に係る半導体記憶装置のメモリセルアレイの１つのブロックの構成を説明するための回路図の一例である。
図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。メモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１に共通接続される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、以上で説明した半導体記憶装置１０の構成はあくまで一例であり、これに限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。ダミートランジスタとして設定されるトランジスタの配置及び個数は、任意の配置及び個数に設計され得る。
＜１−１−５＞ 複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値分布
図４、及び図５を用いて、メモリセルアレイの複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値分布について説明する。
図４は、１つのメモリセルトランジスタＭＴが３ビットデータを記憶する場合のメモリセルトランジスタＭＴの閾値分布及び読み出し電圧を示し、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。図４に示すように複数のメモリセルトランジスタＭＴは、記憶するデータのビット数に基づいて複数の閾値分布を形成する。以下に、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ（Triple-Level Cell）方式について説明する。
ＴＬＣ方式の場合、複数のメモリセルトランジスタＭＴは８つの閾値分布を形成する。この８個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。また、ここで、３ビットデータは、Lowerビットデータ、Middleビットデータ、Upperビットデータと称する。
以上で説明された８種類のメモリセルトランジスタＭＴの閾値分布には、それぞれ異なる３ビットデータが割り当てられる。図５を用いて、閾値分布に対するデータの割り付けについて説明する。図５に示すように、ＴＬＣ方式では、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルにそれぞれ“１１１（Lower／Middle／Upper）”データ、“０１１”データ、“００１”データ、“０００”データ、“０１０”データ、“１１０”データ、“１００”データ、及び“１０１”データが割り当てられる。
そして、以上で説明した閾値分布において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定する動作に使用される。メモリセルトランジスタＭＴに読み出し電圧ＡＲが印加されると、“ＥＲ”レベルに対応するメモリセルトランジスタがオン状態になり、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルに対応するメモリセルトランジスタがオフ状態になる。その他の読み出し電圧も同様に設定される。読み出し電圧ＢＲは、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルの閾値分布と“Ｃ”レベルの閾値分布との間に設定される。読み出し電圧ＤＲは、“Ｃ”レベルの閾値分布と“Ｄ”レベルの閾値分布との間に設定され、読み出し電圧ＥＲは、“Ｄ”レベルの閾値分布と“Ｅ”レベルの閾値分布との間に設定される。読み出し電圧ＦＲは、“Ｅ”レベルの閾値分布と“Ｆ”レベルの閾値分布との間に設定され、読み出し電圧ＧＲは、“Ｆ”レベルの閾値分布と“Ｇ”レベルの閾値分布との間に設定される。各書き込み方式において、最も高い閾値分布における最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。つまり、読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオンする。
尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されても良いし、その他の様々なデータの割り当てが閾値分布に対して適用されても良い。また、各読み出し電圧及び読み出しパス電圧は、各方式で同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。なお、メモリセルトランジスタＭＴは単にメモリセルとも称される。
尚、以上で説明したメモリセルアレイ１１の構成は、その他の構成であっても良い。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
＜１−１−６＞ 閾値分布の変動
続いて、図６、及び図７を用いて、閾値分布の変動について説明する。図６、及び図７において、実線にて、変動前の閾値分布を示し、破線にて変動後の閾値分布を示している。
メモリセルトランジスタＭＴは、様々な要因により、閾値分布が変動する。その変動は、メモリセルトランジスタＭＴへのストレスの種類により発生する。
例えば、メモリセルトランジスタＭＴがリードディスターブのストレスを受ける場合、図６に示すように、閾値分布は全体的に右方向（Ｖｔｈが高い方向）にシフトする。
また、メモリセルトランジスタＭＴがデータリテンションのストレスを受ける場合、図７に示すように、閾値分布は全体的に“Ａ”レベル及び“Ｂ”レベルに集中するようにシフトする。
＜１−１−７＞ 推定部
続いて、図８を用いて、推定部２６について説明する。なお、図８では、推定部２６を機能別に構成要件に分けているが、必ずしもハードウェアとしてこのように分けられている必要はない。
図８に示すように、半導体記憶装置１０から読み出されたデータは訂正前のデータとして、サンプルバッファメモリ２４１に記憶される。
そして、ＥＣＣ回路２５は、サンプルバッファメモリ２４１から読み出したデータのエラーの有無を判定する。ＥＣＣ回路２５は、データにエラーがあると判定しない場合、すなわち、データにエラーが無い場合、サンプルバッファメモリ２４１から読み出したデータをデータバッファメモリ２４２に供給する。ＥＣＣ回路２５は、データにエラーがあると判定する場合、エラー訂正処理を行う。ＥＣＣ回路２５は、データのエラー訂正処理が成功した場合、エラー情報を、推定部２６に供給する。このエラー情報とは、エラー訂正処理を行う前のデータと、エラー訂正処理後のデータと、エラー位置情報と、を含む。また、データのエラー訂正処理が成功した場合、ＥＣＣ回路２５は、エラー訂正後のデータをデータバッファメモリ２４２に供給する。
推定部２６は、エラー位置判定部２６１と、ＥＣＣデータバッファメモリ２６２と、サブシーケンサ２６３と、推定テーブル２６４と、を備えている。
エラー位置判定部２６１は、ＥＣＣ回路２５からエラー位置情報を受信し、記憶する。そして、エラー位置情報に基づき、エラーの位置（具体的なページ、ブロック等の位置）を判定する。
ＥＣＣデータバッファメモリ２６２は、ＥＣＣ回路２５から、エラー訂正処理を行う前のデータと、エラー訂正処理後のデータと、を受信し、記憶する。
サブシーケンサ２６３は、推定部２６の制御を行う。具体的には、サブシーケンサ２６３は、エラー位置判定部２６１により判定されたエラーの位置に基づき、データバッファメモリ２４２、または半導体記憶装置１０からエラーデータのレベルを特定する為に必要な情報（例えば、エラー訂正後のデータがMiddleページのデータである場合、Upperページと、Lowerページのデータ）を読み出す。そして、サブシーケンサ２６３は、エラーデータのレベルを特定する為に必要な情報に基づき、変動推定テーブルを生成する。サブシーケンサ２６３は、変動推定テーブルが完成すると、変動推定テーブルに基づいて、変動の種類及びブロックの強度を判定する。推定テーブル２６４は、変動推定テーブルを記憶する。
＜１−２＞ 動作
図９を用いて、本実施形態に係る変動の種類の判定方法について説明する。なお、変動の種類の判定は、例えばパトロール中に行われる。このパトロールとは、例えば、メモリシステム１にホスト機器２からアクセスされない間、コントローラ２０が行う動作である。パトロールは、半導体記憶装置１０に記録済みのデータが媒体の劣化によって失われていないかをチェック、確認するための動作である。
パトロールは、エラーの増加したブロックを検出するために、例えば、半導体記憶装置１０に記憶されているデータを所定単位ずつ読み出し、当該読み出されたデータをＥＣＣ回路２５でのエラー訂正結果に基づいてチェックする処理である。
このチェックでは、例えば、読み出されたデータの誤りビット数を閾値と比較し、誤りビット数が閾値を越えたデータをリフレッシュの対象とする。例えば、プロセッサ２２は、あるページからの読み出しデータの誤りビット数が閾値を超えた場合に、そのページが含まれるブロック内のデータをリフレッシュの対象とする。つまり、プロセッサは、誤りビット数が閾値を越えたページを含むブロックに記憶されているデータを、別のブロックに再記憶する。プロセッサは、元のブロックに記憶されていたデータを無効化する。なお、図９に示す変動の種類の判定方法では、所定のブロックに対するパトロールにおける処理を示している。しかし、パトロールの実行単位は、ブロック単位に限られず、ブロック単位のサイズより大きい単位であってもよいし、ブロック単位のサイズより小さい単位であってもよい。
［Ｓ１０１］
コントローラ２０は、半導体記憶装置１０からデータを読み出す。そして、コントローラ２０は、エラー訂正できるデータの単位（フレーム等とも記載する）で、ＥＣＣ回路２５に供給する。
［Ｓ１０２］
ＥＣＣ回路２５は、半導体記憶装置１０から読み出したフレーム（読み出しデータとも記載する）に基づいて、データのエラーの有無を判定する。ＥＣＣ回路２５は、読み出しデータにエラーが無いと判定する場合（ステップＳ１０２、ＮＯ）、読み出しデータを、データバッファメモリ２４２に供給する。
［Ｓ１０３］
ＥＣＣ回路２５は、読み出しデータにエラーが有ると判定する場合（ステップＳ１０２、ＹＥＳ）、エラー訂正処理を行う。そして、ＥＣＣ回路２５は、エラー訂正処理が完了したか否かを判定する。ＥＣＣ回路２５は、エラー訂正処理が完了していないと判定する場合（ステップＳ１０３、ＮＯ）、エラー訂正処理が完了しなかった事を、プロセッサ２２等に通知する。
［Ｓ１０４］
ＥＣＣ回路２５は、エラー訂正処理が完了したと判定する場合（ステップＳ１０３、ＹＥＳ）、エラー情報を取得する。
ここで、エラー情報を取得する理由について説明する。図１０は、エラー訂正前のデータと、エラー訂正後のデータとの関係を示している。例えば、図１０の破線部に示すデータのエラー訂正処理が成功した場合、このデータのみでは、データがどのレベルからどのレベルへと変動したのか判定できない。変動を調べるために、エラー情報を取得する必要がある。具体的には、ＥＣＣ回路２５は、エラー情報の１つであるエラー位置情報（ページやブロックなど）をエラー位置判定部２６１に記憶させる。また、ＥＣＣ回路２５は、エラー訂正処理を行う前のデータと、エラー訂正処理後のデータと、を、ＥＣＣデータバッファメモリ２６２に記憶させる。また、ＥＣＣ回路２５は、エラー訂正処理後のデータを、データバッファメモリ２４２に記憶させる。
［Ｓ１０５］
サブシーケンサ２６３は、エラー位置判定部２６１、及びＥＣＣデータバッファメモリ２６２から、エラー情報を取得することにより、エラーを有し、且つエラー訂正されたデータ（エラーデータ）のレベルを特定する為に、必要な情報を特定する。そして、サブシーケンサ２６３は、エラーデータのレベルを特定する為に必要な情報がデータバッファメモリ２４２に記憶されているか否かを検索する。
［Ｓ１０６］
サブシーケンサ２６３は、データバッファメモリ２４２にエラーデータのレベルを特定する為に必要な情報が、記憶されているか否かを判定する。サブシーケンサ２６３は、データバッファメモリ２４２にエラーデータのレベルを特定する為に必要な情報が、記憶されていると判定する場合（ステップＳ１０６、Ｙｅｓ）、データバッファメモリ２４２から必要な情報を読み出す。
［Ｓ１０７］
サブシーケンサ２６３は、データバッファメモリ２４２にエラーデータのレベルを特定する為に必要な情報が、記憶されていないと判定する場合（ステップＳ１０６、ＮＯ）、半導体記憶装置１０から必要な情報を読み出す、リダンダントリードを要求する。
［Ｓ１０８］
サブシーケンサ２６３は、エラーデータのレベルを特定する為に必要な情報が揃うと、エラー訂正前のレベルと、エラー訂正後のレベルがわかる。
図１１に、エラー訂正前のレベルと、エラー訂正後のレベルと、の具体例を示す。例えば、ステップＳ１０１〜Ｓ１０７により、図１１に示すように、“０１０”というデータが、“０００”というデータに変動することがある。図５に示すように、“０１０”というデータは“Ｄ”レベルであり、“０００”というデータは“Ｃ”レベルである。そのため、 “Ｄ”レベルから“Ｃ”レベルに変動したことがわかる。この場合、図１２に示すように、推定テーブル２６４内に記憶される変動推定テーブルを更新する。
変動推定テーブルとは、ＥＣＣ成功後のレベルと、左方向（レベルが低い方向）に変動したメモリセルトランジスタ、または右方向（レベルが高い方向）に変動したメモリセルトランジスタの数（変動の回数）と、の関係を記録するテーブルである。この変動推定テーブルは、例えばブロック毎に作成、記憶される。例えば、あるメモリセルトランジスタが右方向に変動する場合は、「Ｒｉｇｈｔ」の行、且つエラー訂正後後のレベルに対応する値をカウントアップする。また、あるメモリセルトランジスタが左方向に変動する場合は、「Ｌｅｆｔ」の行、且つエラー訂正後のレベルに対応する値をカウントアップする。具体的には、「Ｒｉｇｈｔ」の行、且つ“Ｅｒ”レベルに対応する値が“１３”とあるが、これは、右側に変動した“Ｅｒ”レベルのメモリセルトランジスタが“１３”個あることを意味する。また、「Ｌｅｆｔ」の行、且つ“Ｇ”レベルに対応する値が“５”とあるが、これは、左側に変動した“Ｇ”レベルのメモリセルトランジスタが“５”個あることを意味する。
図１１に示す例の場合、メモリセルトランジスタのレベルが“Ｄ”レベルから“Ｃ”レベル、つまり左側に変動したことがわかる。そのため、ステップＳ１０８では、図１２の破線部に示すように、「Ｌｅｆｔ」の行且つ“Ｄ”レベルの値を“１”だけカウントアップする。
［Ｓ１０９］
サブシーケンサ２６３は、データの読み出しを行っているブロック内の全てのデータを読み出したか否かを判定する。ブロック内の読み出しが完了していない場合（ステップＳ１０９、ＮＯ）、ステップＳ１０１を繰り返す。
［Ｓ１０８］
サブシーケンサ２６３は、ブロック内の読み出しが完了したと判定する場合（ステップＳ１０９、ＹＥＳ）、推定テーブル２６４内の変動推定テーブルに基づいて、読み出しを行ったブロックにおける変動の種類を判定する。
例えば、サブシーケンサ２６３は、変動推定テーブルの「Ｌｅｆｔ」の行に属するメモリセルトランジスタの数と、「Ｒｉｇｈｔ」の行に属するメモリセルトランジスタの数と、を比較し、「Ｒｉｇｈｔ」の行に属するメモリセルトランジスタの数が大きい場合、「メモリセルトランジスタＭＴがリードディスターブのストレスを受けている」と判定できる。また、サブシーケンサ２６３は、変動推定テーブルの「Ｌｅｆｔ」の行に属するメモリセルトランジスタの数と、「Ｒｉｇｈｔ」の行に属するメモリセルトランジスタの数と、を比較し、「Ｌｅｆｔ」の行に属するメモリセルトランジスタの数が大きい場合、「メモリセルトランジスタＭＴがデータリテンションのストレスを受けている」と判定できる。
なお、上記判定方法は、一例であり、変動推定テーブル内のメモリセルトランジスタの数から導かれるストレスの種類は、これに限らず、種々変更可能である。
＜１−３＞ 効果
上述した実施形態によれば、メモリセルトランジスタのレベルの変動した方向をテーブル化し、テーブルを参照することで、あるブロックにおける変動の種類を特定でき、その結果、あるブロックが受けているストレスの種類を判定することができる。その結果、コントローラ２０は、ブロック毎のストレスの種類を特定でき、ブロック毎に適切な動作を行うことができる。
また、サブシーケンサ２６３は、変動の程度により、ブロックのストレスに対する強度を判定することができる。これにより、サブシーケンサ２６３は、デバイスの強度を推測できる。
コントローラ２０は、判定された、ブロックにおけるストレスの種類と、ブロックの強度は、次回の読出し時の読み出し電圧の調整、またはデータのリフレッシュ方式等を決定する時等に用いることができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…メモリシステム
２…ホスト機器
１０…半導体記憶装置
１０Ａ…メモリチップ
１１…メモリセルアレイ
１２…ロウデコーダモジュール
１３…センスアンプモジュール
１４…入出力回路
１５…レジスタ
１５Ａ…ステータスレジスタ
１５Ｂ…アドレスレジスタ
１５Ｃ…コマンドレジスタ
１６…ロジックコントローラ
１７…シーケンサ
１８…レディ／ビジー制御回路
１９…電圧生成回路
２０…コントローラ
２１…ホストインタフェース回路
２２…プロセッサ
２３…内蔵メモリ
２４…バッファメモリ
２５…ＥＣＣ回路
２６…推定部
２７…ＮＡＮＤインタフェース回路
２４１…サンプルバッファメモリ
２４２…データバッファメモリ
２６１…エラー位置判定部
２６２…ＥＣＣデータバッファメモリ
２６３…サブシーケンサ
２６４…推定テーブル

Claims (6)

  1. 各々が複数のレベルに対応する複数ビットデータを記憶可能なメモリセルを複数含むメモリデバイスと、
    前記メモリデバイスからデータを読み出し、
    前記読み出したデータにエラーがある場合にエラー訂正を行い、前記読み出したデータのエラー訂正前と後のレベルの変動を判定する、
    コントローラと、
    を備えるメモリシステム。
  2. 前記コントローラは、
    前記判定に基づき、
    前記読み出したデータのエラー訂正前と後のレベルの変動の方向と、前記変動の回数を記憶する、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記変動の方向と、前記変動の回数と、に基づいて、
    前記メモリデバイスのストレスの種類、または前記メモリデバイスの強度を判定する
    請求項２に記載のメモリシステム。
  4. 前記コントローラは、
    前記変動の方向は、エラー訂正前のレベルが、低いレベル、または高いレベルのどちらに変動したかという情報である
    請求項２または３のいずれかに記載のメモリシステム。
  5. 前記コントローラは、
    前記読み出したデータのエラー訂正前と後のレベルを判定するために、
    前記メモリデバイスからデータを更に読み出す
    請求項１乃至４のいずれか１項に記載のメモリシステム。
  6. 前記コントローラは、
    外部機器からアクセスされない間、
    前記読み出したデータのエラー訂正前と後のレベルを判定する
    請求項１乃至５のいずれか１項に記載のメモリシステム。
JP2018175989A 2018-09-20 2018-09-20 メモリシステム Pending JP2020047353A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018175989A JP2020047353A (ja) 2018-09-20 2018-09-20 メモリシステム
US16/283,615 US10957406B2 (en) 2018-09-20 2019-02-22 Memory system that determines a type of stress of a memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018175989A JP2020047353A (ja) 2018-09-20 2018-09-20 メモリシステム

Publications (1)

Publication Number Publication Date
JP2020047353A true JP2020047353A (ja) 2020-03-26

Family

ID=69883316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018175989A Pending JP2020047353A (ja) 2018-09-20 2018-09-20 メモリシステム

Country Status (2)

Country Link
US (1) US10957406B2 (ja)
JP (1) JP2020047353A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10922025B2 (en) * 2019-07-17 2021-02-16 Samsung Electronics Co., Ltd. Nonvolatile memory bad row management
US11705193B2 (en) 2021-02-01 2023-07-18 Micron Technology, Inc. Error avoidance based on voltage distribution parameters
US11735254B2 (en) 2021-03-30 2023-08-22 Micron Technology, Inc. Error avoidance based on voltage distribution parameters of blocks
US11443830B1 (en) * 2021-03-30 2022-09-13 Micron Technology, Inc. Error avoidance based on voltage distribution parameters of block families

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080055989A1 (en) * 2006-09-06 2008-03-06 Kyoong-Han Lee Memory system including flash memory and method of operating the same
WO2008111058A2 (en) * 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
US20090292969A1 (en) * 2008-05-21 2009-11-26 Chun Fung Man Adjustable read reference for non-volatile memory
US20090292970A1 (en) * 2008-05-23 2009-11-26 Chun Fung Man Using error information from nearby locations to recover uncorrectable data in non-volatile memory
US9368225B1 (en) * 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1400258A1 (en) 2002-09-18 2004-03-24 Schering Oy Pharmaceutical composition delivery device and its manufacturing process
JP5095131B2 (ja) 2006-05-31 2012-12-12 株式会社東芝 半導体記憶装置
US8000141B1 (en) * 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
JP5355667B2 (ja) 2011-11-21 2013-11-27 株式会社東芝 メモリシステム
US20130343131A1 (en) 2012-06-26 2013-12-26 Lsi Corporation Fast tracking for flash channels
KR20140045168A (ko) * 2012-10-08 2014-04-16 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법
US9397703B2 (en) * 2013-12-04 2016-07-19 Seagate Technology Llc Adaptive read error recovery for memory devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080055989A1 (en) * 2006-09-06 2008-03-06 Kyoong-Han Lee Memory system including flash memory and method of operating the same
JP2008065830A (ja) * 2006-09-06 2008-03-21 Samsung Electronics Co Ltd メモリーシステム及び該動作方法。
WO2008111058A2 (en) * 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
US20100091535A1 (en) * 2007-03-12 2010-04-15 Anobit Technologies Ltd Adaptive estimation of memory cell read thresholds
US20090292969A1 (en) * 2008-05-21 2009-11-26 Chun Fung Man Adjustable read reference for non-volatile memory
US20090292970A1 (en) * 2008-05-23 2009-11-26 Chun Fung Man Using error information from nearby locations to recover uncorrectable data in non-volatile memory
US9368225B1 (en) * 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics

Also Published As

Publication number Publication date
US20200098438A1 (en) 2020-03-26
US10957406B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
CN107146639B (zh) 半导体存储装置及存储器系统
US11170857B2 (en) Semiconductor memory device that performs successive tracking reads during an operation to read one page
KR102192910B1 (ko) 반도체 장치, 메모리 시스템 및 이의 동작 방법
US10261857B2 (en) Memory system and method for controlling code rate for data to be stored
US10957406B2 (en) Memory system that determines a type of stress of a memory device
US11086568B2 (en) Memory system for writing fractional data into nonvolatile memory
US9293209B2 (en) Semiconductor memory device performing read retry mode and operating method of the same
US9293211B2 (en) Semiconductor device and method of operating the same
US10860251B2 (en) Semiconductor memory device
KR20160074237A (ko) 데이터 저장 장치 및 그것의 동작 방법
US10902928B2 (en) Memory system, operation method thereof, and nonvolatile memory device
US9679638B2 (en) Semiconductor device and method of operating the same
US9513991B2 (en) Semiconductor apparatus performing program loop by using error information and method of operating the same
JP2017111503A (ja) 半導体記憶装置及びその制御方法
US9105346B2 (en) Semiconductor device and method for operating the same
US20150370481A1 (en) Semiconductor device
JP2021140311A (ja) メモリシステム
KR20140088383A (ko) 반도체 장치 및 이의 동작 방법
US11594289B2 (en) Semiconductor device, memory system and semiconductor memory device
US20230031193A1 (en) Memory system and operating method thereof
US20160224413A1 (en) Semiconductor memory device and method of checking operation state thereof
JP2022046887A (ja) 半導体記憶装置
JP2023141376A (ja) メモリシステム及び不揮発性メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220621