JP2008065830A - メモリーシステム及び該動作方法。 - Google Patents

Abstract

【課題】複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法を提供する。
【解決手段】該動作方法はフラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階とを含む。
【選択図】図７

Description

本発明は半導体メモリー装置に関するもので、より詳しくはフラッシュメモリー装置で生じるエラーを効率的に処理することができる装置に関するものである。

エラー検出及び訂正技術は、多様な原因によって壊れたデータの効率的な復旧を提供する。例えば、メモリーにデータが格納される過程で多様な原因によってデータが壊れうる。また、ソースから希望する所にデータを伝送する時にデータの伝送チャンネルが不安定であるとデータが壊れうる。壊れたデータを検出してそれを補正する為に多様な方法が提案されている。

公知のエラー検出技術として、ＲＳコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ−ｃｏｄｅ）、ハミングコード（Ｈａｍｍｉｎｇ ｃｏｄｅ）、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）コード、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ）コード等がある。このようなコードを利用して、壊れたデータを検出してそれを補正することができる。

非揮発性メモリー装置が使われる応用分野に於いて、データはエラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ: ＥＥＣ）の値（以下では、ＥＥＣデータと称する）と共にフラッシュメモリー装置に格納される。ＥＥＣデータは、フラッシュメモリー装置における読み込み動作の時に発生するエラーを訂正する為のものである。ＥＥＣデータを利用して訂正可能なエラービット数は制限されている。読み込み動作の時に生じるビットエラーは、公知のブロック置き換えの過程なしにエラー検出及び訂正技術を通じて訂正されうる。

図１は一般的なフラッシュメモリー装置を表すブロック図であり、図２は図１に図示されたフラッシュメモリー装置の読み込みの動作を説明する為のタイミング図である。

図１を参照して説明すると、一般的なフラッシュメモリー装置はメモリーセルアレイを含み、メモリーセルアレイは複数のメモリーブロックを持つ。なお、図１には、一つのメモリーブロックＢＬＫＯのみが図示されている。メモリーブロックＢＬＫＯは、列又はビットラインに各々連結されたストリング又はＮＡＮＤストリング１０を持つ。各ストリング１０はストリング選択トランジスターＳＳＴ、接地選択トランジスターＧＳＴ、および選択トランジスターＳＳＴ、ＧＳＴの間に直列連結されたメモリーセル又はメモリーセルトランジスターＭＣ０〜ＭＣｎ-１を含む。選択トランジスターＳＳＴ、ＧＳＴのゲートは対応するストリング及び接地選択ラインＳＳＬ、ＧＳＬに各々連結され、メモリーセルトランジスターＭＣ０〜ＭＣｎ-１の制御ゲートは、対応するワードラインＷＬＯ〜ＷＬｎ-１に各々連結される。ビットラインＢＬ０〜ＢＬｍ-１には対応するページバッファーＰＢが各々連結される。

読み込みの動作の時に、図２に図示された様に、選択されたワードライン（例えば、ＷＬ０）は０Ｖの電圧で駆動され、選択されなかったワードライン（例えば、ＷＬ１ＷＬｎ-１）は読み込み電圧Ｖｒｅａｄで各々駆動される。この時、ストリング及び接地選択ラインＳＳＬ、ＧＳＬは読み込み電圧Ｖｒｅａｄで各々駆動され、ページバッファーＰＢは対応するビットライン等ＢＬ０〜ＢＬｍ-１で感知電流を供給する。ビットラインＢＬＯ〜ＢＬｍ-１の電圧は、選択されたワードラインに連結されたメモリーセル等の状態によって決定される。例えば、選択されたワードラインに連結されたメモリーセルがオンセルになった場合には、ビットラインの電圧は接地電圧で低くなる。反対に、選択されたワードラインに連結されたメモリーセルがオフセルになった場合には、ビットラインの電圧は電源電圧で高くなる。その後に、ビットライン等の電圧がセルデータとして対応するページバッファーＰＢによって感知される。

説明の為に、選択されなかったワードラインに連結されたメモリーセルは選択されなかったメモリーセルと称し、選択されたワードラインに連結されたメモリーセルは選択されたメモリーセルと称する。

選択されたメモリーセルからセルデータを読み込む為には選択されなかったメモリーセルのワードラインには読み込み電圧Ｖｒｅａｄが印加される。読み込み電圧Ｖｒｅａｄはオフ状態のメモリーセルトランジスターをターンオンさせるほど十分に高い電圧になる。読み込みの動作の間に、選択されなかったメモリーセルトランジスターの制御ゲートには読み込み電圧Ｖｒｅａｄが印加され、選択されないメモリーセルトランジスターの基板又はバルクには接地電圧が印加され、選択されないメモリーセルトランジスターのドレーンには所定の電圧が印加される。このようなバイアス条件はレベルの差を除けばプログラム動作のバイアス条件と類似である。従って、図３に示された様に、読み込みの動作の間に、選択されなかったメモリーセルトランジスターのフローティングゲートに基板から電子が注入される。即ち、オン状態又は消去状態である選択されなかったメモリーセルトランジスターは、読み込み動作のバイアス条件の下でソフトプログラムされる。このような現象は一般的に「読み込みディスターブ」と呼ばれる。

読み込みディスターブによってオン状態又は消去状態を持つメモリーセルのスレッショルド電圧が次第に増加する。図４に点線で表示された様に、オン状態を持つメモリーセルのスレッショルド電圧は、読み込み動作の繰り返しによって更に増加する。それはオン状態を持つメモリーセルがオフセルとして判別される原因になる。即ち、読み込みディスターブによるスレッショルド電圧増加は読み込みのフェイルを起こす。

先に説明した様に、読み込み動作の時に生じるビットエラーは、公知のブロック置き換えの様な別の過程なしにエラー検出及び訂正技術を通じて訂正される。読み込み動作を繰り返すことによって、読み込みのフェイルが発生す確率は、図５に図された様に徐々に増加する。エラーが訂正されたデータに於いて、次の読み込み動作の時に追加的にエラーが発生する確率が高くなる。読み込まれたデータのエラービット数が許容されたエラービット数を超える場合には、ブロック置き換え方式である別の救済方式を通じて、読み込まれたデータを含むメモリーブロックがフラッシュメモリー装置の余分のメモリーブロックで置き替えられる。読み込まれたデータが許容されたエラービット数を含めば、与えられたエラー検出及び訂正技術を通じて、読み込まれたデータのエラーが訂正される。しかし、読み込まれたデータのエラーが訂正されても、エラーが訂正されたデータは、後の読み込み動作の時に再びエラーが発生する可能性がある。従って、エラーが訂正されたデータの信頼性が保障できる技術が要求されている。

本発明の目的はエラーが訂正されたデータの信頼性を向上させることができる装置及び方法を提供することである。

本発明の他の目的は読み込みのディスターブによる不良ブロックの生成を抑制する装置及び方法を提供することである。

本発明の実施形態は、複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法を提供し、該動作方法は、前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階を含む。

本発明の他の実施形態は、複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法を提供し、該動作方法は、パワーアップの時に前記フラッシュメモリー装置から読み込みのエラー情報をバッファーＲＡＭにコピーする段階と、前記バッファーＲＡＭの読み込みのエラー情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する段階と、訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合には、前記訂正可能な読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階を含む。

本発明の他の実施形態は、複数のメモリーブロックを含むフラッシュメモリー装置と、前記フラッシュメモリー装置を制御するメモリーコントローラーを含み、前記メモリーコントローラーは、前記フラッシュメモリー装置の読み込みの作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成され、前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記メモリーコントローラーは、前記読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御するメモリーシステムを提供する。

本発明の他の実施形態は、複数のメモリーブロックを含むフラッシュメモリー装置と、前記フラッシュメモリー装置を制御するメモリーコントローラーを含むメモリーシステムを提供する。前記メモリーコントローラーは、中央処理装置と、前記中央処理装置の制御によって前記フラッシュメモリー装置から読み込まれたデータを格納するバッファーＲＡＭと、前記バッファーＲＡＭに伝送されるデータから読み込みのエラーが発生したか否かを検出する様に構成されたエラー検査の訂正回路を含む。前記バッファーＲＡＭに伝送されるデータに読み込みのエラーが発生した場合に、前記中央処理装置は、前記エラー検査の訂正回路の検出結果に基づいて前記読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成される。前記読み込みのエラーが読み込みによるディスターブに起因するものと判別された場合には、前記中央処理装置は、前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報を前記バッファーＲＡＭに格納する。

前記の内用及び次の詳細な説明は例示的なものであり、請求された発明の付加的な説明に過ぎない。

読み込みのディスターブによって読み込みエラーが発生したメモリーブロックをリフレッシュすることによって、訂正可能な読み込みのエラーが発生する確率を著しく減少させることができる。したがって、フラッシュメモリー装置及び該メモリーシステムの信頼性が向上できる。

以下に、半導体メモリー装置としてフラッシュメモリー装置が本発明の特徴及び機能を説明する為の一つの例として利用される。しかし、当業者であれば、この明細書に記載された内容によって本発明の他の特徴及び性能を直ぐに理解することができるであろう。本発明は他の実施形態を通じて実現又は適用されてもよい。また、本発明の詳細な説明は、本発明の範囲、技術的な思想、および、その他の目的から外れない範囲において修正又は変更されうる。

図６は本発明の好適な実施形態のメモリーシステムを表すブロック図である。

図６を参考にすれば、本発明の好適な実施形態のメモリーシステム１０００は、フラッシュメモリー装置１００とメモリーコントローラー２００とを含む。フラッシュメモリー装置１００は、公知のＮＡＮＤフラッシュメモリー装置を含みうる。フラッシュメモリー装置１００は、メモリーセルアレイ１１０と、読み込み／書き込みの回路１２０を含む。メモリーセルアレイ１１０は、Ｎビットのデータ情報（Ｎは１又は１より大きい定数）を格納する為の第１及び第２領域１１１、１１２に区分されうる。第１及び第２領域１１１、１１２は、複数のメモリーブロックからなる。例えば、第１領域１１１のメモリーブロックは、使用者データ又はコードデータを格納するために使われ、第２領域１１２のメモリーブロックは、メモリーブロックを管理する為のメタデータを格納するために使われる。第１領域１１１は、ブロック置き換えの為に余分のメモリーブロックを含む。第１及び第２領域１１１、１１２のメモリーブロックは、メイン領域とスペア領域とを含む。メイン領域にはデータが格納され、スペア領域にはメイン領域のデータと関連する情報（例えば、ＥＥＣデータ）が格納される。しかし、スペア領域に格納されるデータがＥＥＣデータに限定されるものではない。

本発明によると、第２領域１１２に格納されるメタデータは、第１領域１１１のメモリーブロック等に対する読み込みのエラー情報を持つテーブル情報を含む。読み込みのエラー情報は第１領域１１１に属するメモリーブロックに対する読み込みの動作の時に許容可能なエラーが発生したか否かを表す。読み込みのエラー情報は、許容可能なエラーが発生したメモリーブロックを余分のメモリーブロックで置き換える時に使用される。これについては後で詳しく説明する。

ブロック置き換えを通じて読み込みのディスターブによって生じる読み込みのエラーを根本的に解決することができる。即ち、オンセル又は消去されたセルが読み込みディスターブによってオフセルとして判別される読み込みのエラーを根本的に解決することができる。ブロック置き換えは、許容可能なエラーが発生したメモリーブロックをリフレッシュする為のものである。

読み込み／書き込みの回路１２０は、メモリーセルアレイ１１０からデータを読み込む様に、そして、メモリーセルアレイ１１０にデータを書き込む様に構成される。図面には示されてないが、読み込み／書き込みの回路１２０は、行デコーダー回路、列デコーダー回路、ページバッファー回路、高電圧発生回路等を含む。読み込み／書き込みの回路１２０の技術構成は、この分野で公知であるので説明は省略する。書き込みの動作はプログラム動作と消去動作を含む。

続いて、図６を参照して説明すると、メモリーコントローラー２００は、ホスト（例えば、コンピュータシステム）からの要求に従ってフラッシュメモリー装置１００の動作を制御する様に構成される。メモリーコントローラー２００は、ホストインタフェース２１０、フラッシュインタフェース２２０、プロセスユニットとしての中央処理装置２３０、エラー検査訂正回路（図面にはＥＥＣと表記した）２４０、および、バッファーＲＡＭ２５０を含む。ホストインタフェース２１０は、ホストとインタフェースすることができる様に構成され、フラッシュインタフェース２２０は、フラッシュメモリー装置１００とインタフェースすることができる様に構成される。中央処理装置２３０は、ホストからの要求に応答してフラッシュメモリー装置１００の読み込み／書き込みの動作を制御する様に構成される。エラー検査の訂正回路２４０は、フラッシュメモリー装置１００に伝送されるデータ（メインデータ）からＥＥＣデータを生成する様に構成される。この生成されたＥＥＣデータは、メインデータが格納されるページのスペア領域に格納される様にフラッシュメモリー装置１００に伝送される。

エラー検査訂正回路２４０は、フラッシュメモリー装置１００から読み込まれたデータのエラーを検出する様に構成される。例えば、読み込まれたデータから訂正可能な読み込みのエラーが検出されると、エラー検査の訂正回路２４０は、フラッシュメモリー装置１００から読み込まれたデータのエラーを訂正する様に構成される。バッファーＲＡＭ２５０は、フラッシュメモリー装置１００から読み込まれたデータ又はホストから提供されるデータを一時的に格納するために使われる。また、バッファーＲＡＭ２５０は、フラッシュ変換レイヤ（ｆｌａｓｈ ｔｒａｎｓｌａｔｉｏｎ ｌａｙｅｒ: ＦＬＴ）２５１を格納する。フラッシュ変換レイヤは、中央処理装置２３０によって運用される。

フラッシュ変換レイヤの機能は、論理アドレス／物理アドレスの写像情報管理、不良ブロック管理、予想できない電源の切れによるデータ保存管理、磨耗度の管理を含む。フラッシュファイルレイヤの機能は、米国特許第５、４０４、４８５号（ＦＬＡＳＨ ＦＩＬＥ ＳＹＳＴＥＭ）、米国特許第５、９７３、４２５号（ＦＬＡＳＨ ＦＩＬＥ ＳＹＳＴＥＭ ＯＰＴＩＭＩＺＥＦ ＦＯＲ ＦＡＧＥ−ＭＯＤＥ ＦＬＡＳＨ ＴＥＣＨＮＯＬＯＧＩＥＳ）、および、米国特許第６、３８１、１７６号（ＭＥＴＨＯＤ ＯＦ ＤＲＩＶＩＮＧ ＲＥＡＭＰＰＩＮＧ ＩＮ ＦＬＡＳＨ ＭＥＭＯＲＹ ＡＮＤ ＦＬＡＳＨ ＭＥＭＯＲＹ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＵＩＴＡＢＬＥ ＴＨＥＲＥＦＯＲ）に各々開示されている。

本発明の好適な実施形態のバッファーＲＡＭ２５０は、読み込みのエラー情報を管理する時に必要なテーブル情報２５２を格納するために使われる。テーブル情報２５２は、メタデータとして、中央処理装置２３０の制御の下でフラッシュメモリー装置１００の第２領域１１２に格納される。テーブル情報２５２は、パワーアップの時に中央処理装置２３０による制御の下でフラッシュメモリー装置１００の第２領域１１２からバッファーＲＡＭ２５０にコピーされる。読み込み動作の結果として、読み込まれたデータがＥＥＣ回路２４０によって訂正可能なビット数だけエラービット等を含む場合に、中央処理装置２３０は、読み込み動作に関連されたページを含んだメモリーブロックから読み込みのエラーが発生したことを表す様にテーブル情報２５２をアップデートする。好ましくは、テーブル情報２５２がアップデートされる度にアップデートされたテーブル情報が中央処理装置２３０による制御の下でフラッシュメモリー装置１００の第２領域１１２に新たに格納される。テーブル情報２５２がアップデートされる場合に、即ち、訂正可能な読み込みのエラーが発生した場合に読み込みのエラーが発生したメモリーブロックは、中央処理装置２３０による制御によってメモリーセルアレイ１１０の第１領域１１１に属する余分のメモリーブロックで置き換えらる。このようなブロック置き換えは、パワーアップの時又はテーブル情報のアップデートの時に中央処理装置２３０による制御によって自動的に行われる。これについては後に詳しく説明する。この場合に、読み込みのエラーが発生したメモリーブロックは、消去された後に余分のメモリーブロックに割り当てられる。メモリーブロックの写像（ｍａｐｐｉｎｇ）はフラッシュ変換レイヤＦＬＴを利用して中央処理装置２３０によって管理される。

以上の説明から分かる様に、読み込みディスターブによって生じる訂正可能な読み込みのエラーが発生した場合に、読み込みのエラーが生じたメモリーブロックは、余分のメモリーブロックで置き換えらる。即ち、読み込みのエラーが生じたメモリーブロックは、リフレッシュされる。したがって、訂正可能な読み込みのエラーが発生したメモリーブロックにおいて訂正可能な読み込みのエラーが発生する確率を著しく減少させることができる。また、フラッシュメモリー装置１００及び該装置を含むメモリーシステム１０００の信頼性を向上させることができる。

図７は本発明によるメモリーシステムの読み込みのエラーを管理する動作を説明する為のフロー図である。以下に、本発明の好適な実施形態のメモリーシステムの読み込みのエラーを管理する動作が詳しく説明される。

ホストから読み込みの動作が要求される時に、メモリーコントローラー２００は読み込みの動作が行われる様にフラッシュメモリー装置１００を制御する（Ｓ１００）。前記メモリーコントローラー２００は、読み込みの命令及びアドレスを定められたタイミングに従ってフラッシュメモリー装置１００に伝送し、フラッシュメモリー装置１００の読み込み／書き込みの回路１２０は、入力された読み込みの命令に応答して、入力されたアドレスに対応するメモリーブロックのページからデータを読み込む。この読み込まれたデータは、中央処理装置２３０による制御によってフラッシュインタフェース２２０を通じてバッファーＲＡＭ２５０に伝送される。

バッファーＲＡＭ２５０にデータが伝送される間に、読み込まれたデータから読み込みのエラーが発生したか否かを判別する（Ｓ１１０）。この読み込まれたデータの伝送経路は多様に実現できる。例えば、読み込まれたデータは、ＥＥＣ回路２４０とバッファーＲＡＭ２５０に同時に伝送されることができる。この場合には、ＥＥＣ回路２４０はバッファーＲＡＭ２５０に対するデータの伝送が完了した後にＥＥＣデータを利用して読み込みのエラーを検出する。或いは、読み込まれたデータは、ＥＥＣ回路２４０を通じてバッファーＲＡＭ２５０に伝送される。この場合には、ＥＥＣ回路２４０は、バッファーＲＡＭ２５０に対するデータの伝送が完了された後にＥＥＣデータを利用して読み込みのエラーを検出する。或いは、読み込まれたデータは、バッファーＲＡＭ２５０に格納され、ＥＥＣ回路２４０は、バッファーＲＡＭ２５０に格納されたデータを読み込んでエラーを検出する。好ましくは、読み込まれたデータは、ＥＥＣ回路２４０とバッファーＲＡＭ２５０に同時に伝送される。

ＥＥＣ回路２４０は、ＥＥＣデータを利用して、読み込まれたデータからエラーが発生したか否かを検出し、検出結果としてエラービット数及びエラーが生じた位置を表すエラーの位置情報（例えば、アドレス情報）を内部のレジスターに格納する。ＥＥＣ動作が完了すると、中央処理装置２３０は、ＥＥＣ回路２４０に格納された情報に基づいて、読み込みのエラーが発生したか否かを判別する。例えば、読み込まれたデータに基づいて、読み込みのエラーが発生しなかったと判別されると、バッファーＲＡＭ２５０に格納されたデータがホストインタフェース２１０を通じってホストに伝送された後に読み込みの動作が終了される。

反対に、読み込まれたデータに基づいて、読み込みのエラーが発生したことと判別されると、中央処理装置２３０はＥＥＣ回路２４０に格納されたエラービット数の情報に基づいて、読み込みのエラーが発生したデータのエラービット数が許容されるビット数を超えているか否かを判別する（Ｓ１２０）。例えば、読み込みのエラーが発生したデータのエラービット数が許容されたビット数を超えたと判別されると、中央処理装置２３０は、フラッシュ変換レイヤＦＬＴを利用して、読み込みのエラーが発生したメモリーブロックを不良ブロックとして処理し、読み込み動作を終了する（Ｓ１３０）。例えば、読み込みのエラーが発生したデータのエラービット数が許容されるビット数を超えないことと判別されると、中央処理装置２３０は、読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する（Ｓ１４０）。

本発明の実施形態に於いて、読み込みのエラーが読み込みによるディスターブに起因して発生したか否かは、ＥＥＣ回路に格納されたエラーの位置情報を利用してバッファーＲＡＭ２５０からエラーデータを読み込み、読み込まれたデータが論理「０」であるか否かを検出することによって判断することができる。読み込みによるディスターブに起因する読み込みのエラーは、論理「１」のデータ（メモリーセルが消去状態）が論理「０」のデータ（メモリーセルのプログラム状態）に変更される。即ち、読み込みによるディスターブに起因する読み込みのエラーは、消去されたセルがプログラムされたセルに判別されたことを意味する。

例えば、読み込みのエラーが読み込みによるディスターブに起因しないものと判別されると、中央処理装置２３０は、バッファーＲＡＭ２５０に格納されたデータのエラーを訂正する（Ｓ１５０）。例えば、中央処理装置２３０は、ＥＥＣ回路２４０に格納された情報（エラーの位置情報）に基づいてバッファーＲＡＭ２５０に格納されたデータを読み込み、読み込まれたデータを訂正して、エラーが訂正されたデータをバッファーＲＡＭ２５０に格納する。他の実施形態では、データエラーの訂正は、中央処理装置２３０による制御に基づいてＥＥＣ回路２４０によって行われうる。例えば、エラーデータは中央処理装置２３０の制御に基づいてバッファーＲＡＭ２５０から読み込まれ、該読み込まれたエラーデータはＥＥＣ回路２４０に伝送される。ＥＥＣ回路２４０は、エラーデータを訂正し、エラーが訂正されたデータは中央処理装置２３０による制御に基づいてバッファーＲＡＭ２５０に格納される。その後に、バッファーＲＡＭ２５０に格納されたデータがホストインタフェース２１０を通じてホストに伝送された後に読み込みの動作が終了する。

例えば、読み込みのエラーが読み込みによるディスターブに起因するものと判別されると、先に説明した方式でバッファーＲＡＭ２５０に格納されたデータのエラーが中央処理装置２３０／ＥＥＣ回路２４０によって訂正される（Ｓ１６０）。バッファーＲＡＭ２５０に格納されたテーブル情報２５２は、現在選択されたメモリーブロックから訂正可能な読み込みのエラーが発生したことを表す様に中央処理装置２３０によってアップデートされる（Ｓ１７０）。アップデートされたテーブル情報２５２は、中央処理装置２３０による制御によって、メモリーセルアレイ１１０の第２領域１１２に格納される。バッファーＲＡＭ２５０に格納されたデータがホストインタフェース２１０を通じてホストに伝送された後に読み込みの動作が終了する。アップデートされたテーブル情報２５２をメモリーセルアレイ１１０の第２領域１１２に格納する時点は多様に変更できる。一つの例として、バッファーＲＡＭ２５０に格納されたデータがホストインタフェース２１０を通じてホストに伝送された後に、アップデートされたテーブル情報２５２は、メモリーコントローラー２００の有効時間にメモリーセルアレイ１１０の第２領域１１２に格納される。

本発明の実施形態に於いて、Ｓ１１０、Ｓ１２０、Ｓ１４０、Ｓ１５０、Ｓ１６０の段階は、中央処理装置２３０の代わりにＥＥＣ回路２４０によって処理できる。例えば、ＥＥＣ回路２４０は読み込みのエラーが発生したデータのエラービット数が許容されるビット数を超えたか否かを判別する。例えば、読み込みのエラーが発生したデータのエラービット数が許容されるビット数を超えたと判別されると、ＥＥＣ回路２４０は、訂正できない読み込みのエラーが発生したことを中央処理装置２３０に通知する。中央処理装置２３０は、フラッシュ変換レイヤＦＬＴを利用して、読み込みのエラーが発生したメモリーブロックを不良ブロックとして処理する。

例えば、読み込みのエラーが発生したデータのエラービット数が許容されるビット数を超えないと判別されると、ＥＥＣ回路２４０は、読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する。例えば、読み込みのエラーが読み込みによるディスターブに起因するものと判別されると、ＥＥＣ回路２４０は、バッファーＲＡＭ２５０に格納されたデータのエラーを訂正する。データエラーの訂正は、中央処理装置２３０による制御に基づいてＥＥＣ回路２４０によって行われる。例えば、エラーデータは、中央処理装置２３０による制御に基づいてバッファーＲＡＭ２５０から読み込まれ、該読み込まれたエラーデータはＥＥＣ回路２４０に伝送される。ＥＥＣ回路２４０は、エラーデータを訂正して、そのエラーが訂正されたデータは中央処理装置２３０による制御によってバッファーＲＡＭ２５０に格納される。その後に、バッファーＲＡＭ２５０に格納されたデータがホストインタフェース２１０を通じてホストに伝送された後に読み込みの動作が終了する。例えば、読み込みのエラーが読み込みのディスターブによると判別されると、ＥＥＣ回路２４０は前で説明した方式でバッファーＲＡＭ２５０に貯蔵されたデータのエラーを訂正する。

図８は本発明の好適な実施形態のメモリーシステムのブロック置き換え（又はリフレッシュ）の動作を説明する為のフロー図である。以下に、本発明の好適な実施形態のメモリーシステムのブロック置き換えの動作を詳しく説明する。

メモリーシステム１０００に電源の電圧が供給されると（Ｓ２００）、フラッシュメモリー装置１００の第２領域１１２に格納されたテーブル情報は、メモリーコントローラー２００のバッファーＲＡＭ２５０にコピーされる（Ｓ２１０）。次に、中央処理装置２３０は、バッファーＲＡＭ２５０に格納されたテーブル情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する(Ｓ２２０)。例えば、訂正可能な読み込みのエラーが発生したメモリーブロックがあることと判別されると、訂正可能な読み込みのエラーを持つメモリーブロックのデータは余分のメモリーブロックにコピーされる。即ち、訂正可能な読み込みのエラーを持つメモリーブロックが余分のメモリーブロックで置き換えられる（Ｓ２３０）。訂正可能な読み込みのエラーを持つメモリーブロックのデータの中のエラーデータは、ＥＥＣ回路２４０によって訂正され、エラーが訂正されたデータは余分のメモリーブロックにコピーされる。具体的に、訂正可能な読み込みのエラーを持つメモリーブロックのページの各々に格納されたデータは、読み込み／書き込みの回路１２０を通じて読み込まれ、先に説明した同じ方式でバッファーＲＡＭ２５０に一時的に格納される。この時、読み込まれたデータからエラーが検出されると、同じ方式でエラーデータが訂正される。バッファーＲＡＭ２５０に格納されたデータは、読み込み／書き込みの回路１２０を通じて余分のメモリーブロックの対応するページに格納される。訂正可能な読み込みのエラーを持つメモリーブロックのデータが余分のメモリーブロックにコピーされると、ホストの動作が行われる（Ｓ２４０）。例えば、訂正可能な読み込みのエラーが発生したメモリーブロックがないものと判別されると、段階Ｓ２４０に進む。

図９は本発明の他の実施形態によるメモリーシステムの読み込みのエラーを管理する動作を説明する為のフロー図である。

図９は、ブロック置き換えの動作がパワーオフの前に行われる事を除けば、図７と実際的に同じである。図９に於いて、段階Ｓ３００〜Ｓ３７０は、図７の段階Ｓ１００〜Ｓ１７０と実際的に同じであるので説明は省略する。図９に示された様に、段階Ｓ３８０で訂正可能な読み込みのエラーを持つメモリーブロックに対するブロック置き換えの動作が行われる。即ち、訂正可能な読み込みのエラーを持つメモリーブロックがリフレッシュされる。このブロック替えの動作は図８と実際的に同じであるので説明は省略する。

フラッシュメモリー装置は電源が切れても格納されたデータが維持できる非揮発性メモリー装置である。セルラーフォーン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、ＭＰ３Ｐの様なモバイル装置の使用増加によって、フラッシュメモリー装置はデータストレージだけでなくコードストレージとして幅広く使われる。又、フラッシュメモリー装置はＨＤＴＶ、ＤＶＤ、ルータ、ＧＳＰの様なホームアプリケーションに使用できる。本発明の好適案実施形態のフラッシュメモリー装置及びメモリーコントローラーを含むコンピュータシステムが図１０に概略的に図示されている。本発明の好適な実施形態のコンピュータシステムは、バス４０１に電気的に連結されたマイクロプロセッサー４１０、インタフェース４２０、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）の様なモデム４６０、メモリーコントローラー４４０、フラッシュメモリー装置４５０を含む。メモリーコントローラー４４０とフラッシュメモリー装置４５０は、図６に図示されたものと実際的に同じく構成される。フラッシュメモリー装置４５０にはマイクロプロセッサー４１０によって処理された／処理されるＮ-ビットデータがメモリーコントローラー４４０を通じって格納される。本発明の好適な実施形態のコンピュータシステムがモバイル装置である場合に、コンピュータシステムの動作電圧を供給する為のバッテリー４３０が追加的に提供される。図面には図示されてないが、本発明にの好適な実施形態のコンピュータシステムは、例えば、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー、モバイルＤＲＡＭ等に適用できる。

本発明に於いて、読み込みのディスターブによるＥＥＣ許容範囲の以上にビットエラーが発生する時に、該当ブロックを不良ブロックに処理するか又はデバイスフェイルに処理するかはソフトウェア的に決定できる。

一般的なフラッシュメモリー装置を表すブロック図である。 図１に図示されたフラッシュメモリー装置の読み込みの動作を説明する為のタイミング図である。 読み込みのディスターブによるソフトプログラムの現象を説明する為の図面である。 オンセル及びオフセルに対応するスレッショルド電圧分布を表す図面である。 読み込みのサイクルと読み込みのフェイルの間の相関関係を表すグラフである。 本発明によるメモリーシステムを表すブロック図である。 本発明によるメモリーシステムの読み込みのエラーを管理する動作を説明する為のフロー図である。 本発明によるメモリーシステムのブロックの替える（又はリフラッシュ）動作を説明する為のフロー図である。 本発明の他の実施形態によるメモリーシステムの読み込みのエラーを管理する動作を説明する為のフロー図である。 本発明によるフラッシュメモリー装置及びメモリーコントローラーを持つコンピュータの使用システムを概略的に表すブロック図である。

符号の説明

１００ フラッシュメモリー装置
１１０ メモリーセルアレイ
１２０ 読み込み／書き込みの回路
２００ メモリーコントローラー
２１０ ホストインタフェース
２２０ フラッシュインタフェース
２３０ 中央処理装置
２４０ ＥＥＣ回路
２５０ バッファーＲＡＭ

Claims (41)

1. 複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法に於いて、
   （ａ）前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、
   （ｂ）前記読み込みのエラーが読み込みによるディスターブに起因するものと判別された場合には、前記読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階とを含む事を特徴とするメモリーシステムの動作方法。
2. 前記読み込みのエラーが発生したデータのエラービット数は前記メモリーシステムの許容可能なエラービット数以下である事を特徴とする請求項１に記載のメモリーシステムの動作方法。
3. 前記読み込みのエラーが読み込みによるディスターブに起因しないものと判別される場合には、前記フラッシュメモリー装置から読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階をもっと含む事を特徴とする請求項１に記載のメモリーシステムの動作方法。
4. 前記（ｂ）段階は、
   前記読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階と、
   前記読み込みのエラーが発生されたメモリーブロックの読み込みのエラー情報をアップデートする段階と、
   前記アップデートされた読み込みのエラー情報によって前記読み込みのエラーが発生されたメモリーブロックを空のメモリーブロックで置き換える段階とを含む事を特徴とする請求項１に記載のメモリーシステムの動作方法。
5. 前記アップデートされた読み込みのエラー情報は前記フラッシュメモリー装置に格納される事を特徴とする請求項４に記載のメモリーシステムの動作方法。
6. 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる事を特徴とする請求項５に記載のメモリーシステムの動作方法。
7. 前記メモリーブロック等は第１領域と第２領域に区分され、前記第１領域のメモリーブロックは使用者データを格納するために使われ、前記第２領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる事を特徴とする請求項４に記載のメモリーシステムの動作方法。
8. 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される事を特徴とする請求項４に記載のメモリーシステムの動作方法。
9. 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生するデータビットが論理「１」から論理「０」に変更されているか否かによって判別される事を特徴とする請求項１に記載のメモリーシステムの動作方法。
10. 複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法に於いて、
    パワーアップの時に前記フラッシュメモリー装置から読み込みのエラー情報をバッファーＲＡＭにコピーする段階と、
    前記バッファーＲＡＭの読み込みのエラー情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する段階と、
    訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合には、前記訂正可能な読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階を含む事を特徴とするメモリーシステムの動作方法。
11. 前記読み込みのエラー情報は読み込み動作の時に生じたメモリーブロックの読み込みのエラーが読み込みによるディスターブに起因するものか否かを表す事を特徴とする請求項１０に記載のメモリーシステムの動作方法。
12. 前記メモリーブロックは第１領域と第２領域に区分され、前記第１領域のメモリーブロックは使用者データを格納するために使われ、前記第２領域のメモリーブロック等は前記読み込みのエラー情報を格納するために使われる事を特徴とする請求項１１に記載のメモリーシステムの動作方法。
13. 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される事を特徴とする請求項１１に記載のメモリーシステムの動作方法。
14. 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生するデータビットが論理「１」から論理「０」に変更されているか否かによって判別される事を特徴とする請求項１１に記載のメモリーシステムの動作方法。
15. 訂正可能な読み込みのエラーが発生したメモリーブロックがないものと判別された場合に、外部から要求される動作を行う段階を更に含む事を特徴とする請求項１１に記載のメモリーシステムの動作方法。
16. 前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、
    前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階と、
    前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報で前記バッファーＲＡＭをアップデートする段階と、
    前記アップデートされたバッファーＲＡＭの読み込みのエラー情報を前記フラッシュメモリー装置に格納する事を特徴とする請求項１０に記載のメモリーシステムの動作方法。
17. 複数のメモリーブロックを含むフラッシュメモリー装置と、前記フラッシュメモリー装置を制御するメモリーコントローラーを含み、
    前記メモリーコントローラーは前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成され、
    前記読み込みのエラーが読み込みによるディスターブに起因するものと判別された場合には、前記メモリーコントローラーは、前記読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御するメモリーシステム。
18. 前記読み込みのエラーが発生したデータのエラービット数は前記メモリーコントローラーの許容可能なエラービット数以下である請求項１７に記載のメモリーシステム。
19. 前記読み込みのエラーが読み込みによるディスターブに起因しないものと判別された場合には、前記メモリーコントローラーは、前記フラッシュメモリー装置から読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する様に構成された請求項１７に記載のメモリーシステム。
20. 前記メモリーコントローラーは前記フラッシュメモリー装置から読み込まれたデータを一時的に格納するように構成されたバッファーＲＡＭを含む請求項１７に記載のメモリーシステム。
21. 前記メモリーコントローラーは前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報を前記バッファーＲＡＭに格納するように構成される請求項２０に記載のメモリーシステム。
22. 前記バッファーＲＡＭに格納された読み込みのエラー情報は前記メモリーコントローラーによる制御によって前記フラッシュメモリー装置に格納される請求項２１に記載のメモリーシステム。
23. 前記メモリーコントローラーはパワーアップの時に前記フラッシュメモリー装置から出力される前記読み込みのエラー情報を前記バッファーＲＡＭに格納するように構成される請求項２２に記載のメモリーシステム。
24. 前記メモリーコントローラーは前記バッファーＲＡＭに格納された前記読み込みのエラー情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別するように構成された請求項２３に記載のメモリーシステム。
25. 訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合に、前記メモリーコントローラーは前記訂正可能な読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える様に前記フラッシュメモリー装置を制御する請求項２４に記載のメモリーシステム。
26. 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる請求項２５に記載のメモリーシステム。
27. 前記読み込みのエラー情報は読み込み動作の時に生じたメモリーブロックの読み込みのエラーが読み込みによるディスターブに起因するものか否かを表す請求項２１に記載のメモリーシステム。
28. 前記メモリーコントローラーはエラーが発生するデータビットが論理「１」から論理「０」に変更されているか否かに応じて前記読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する請求項２１に記載のメモリーシステム。
29. 前記メモリーブロックは第１領域と第２領域に区分され、前記第１領域のメモリーブロックは使用者データを格納するために使われ、前記第２領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる請求項２６に記載のメモリーシステム。
30. 前記フラッシュメモリー装置は単一ビットデータとマルチビットデータの中で何れか一つを格納する請求項１７に記載のメモリーシステム。
31. 前記空のメモリーブロックで置き換えられたメモリーブロックは前記メモリーコントローラーの制御によって消去された後に空のメモリーブロックに再指定される請求項１７に記載のメモリーシステム。
32. 複数のメモリーブロックを含むフラッシュメモリー装置と、
    前記フラッシュメモリー装置を制御するメモリーコントローラーを含み、
    前記メモリーコントローラーは、中央処理装置と、前記中央処理装置による制御によって前記フラッシュメモリー装置から読み込まれたデータを格納するバッファーＲＡＭと、前記バッファーＲＡＭから伝送されるデータに読み込みのエラーが発生しているか否かを検出するエラー検査の訂正回路を含み、
    前記バッファーＲＡＭから伝送されるデータに読み込みのエラーが発生した場合に、前記中央処理装置は、前記エラー検査の訂正回路の検出結果によって、前記読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成され、
    前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記中央処理装置は、前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報を前記バッファーＲＡＭに格納するメモリーシステム。
33. 前記中央処理装置は、前記バッファーＲＡＭの読み込みのエラー情報に基づいて、前記読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御する請求項３２に記載のメモリーシステム。
34. 前記メモリーブロックは第１領域と第２領域に区分され、前記第１領域のメモリーブロックは使用者データを格納するために使われ、前記第２領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる請求項３２に記載のメモリーシステム。
35. 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる請求項３４に記載のメモリーシステム。
36. 前記中央処理装置は前記パワーアップの時に前記読み込みのエラー情報によって、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する請求項３５に記載のメモリーシステム。
37. 訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合には、前記中央処理装置は、前記訂正可能な読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御する請求項３６に記載のメモリーシステム。
38. 前記読み込みのエラーが発生したデータのエラービット数は前記エラー検査の訂正回路の許容可能なエラービット数以下である請求項３２に記載のメモリーシステム。
39. 前記中央処理装置は前記エラー検査の訂正回路の検出結果に基づいて、エラーが発生したデータビットが論理「１」から論理「０」に変更されているか否かを検出する様に構成される請求項３２に記載のメモリーシステム。
40. 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生したデータビットが論理「１」から論理「０」に変更されているか否かによって決定される請求項３９に記載のメモリーシステム。
41. 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される請求項３３に記載のメモリーシステム。

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