JP2022046887A - 半導体記憶装置 - Google Patents

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Abstract

【課題】不良解析のためのデータを保存可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、ユーザデータの読み出し動作及び書き込み動作を制御するメモリコントローラ２００からコマンドを受信する半導体記憶装置であって、ユーザデータを含むログデータを格納するデータラッチ回路ＸＤＬと、複数の不揮発性のメモリセルを含み、ログデータを不揮発に記憶するメモリセルアレイ１１０と、コマンドに応じた動作のエラーが発生したときに、データラッチ回路ＸＤＬに格納されているログデータをメモリセルアレイ１１０の所定の記憶領域に書き込むシーケンサ１７０と、を有する。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の不良解析のためのデータが十分に得られないために、不良解析が困難な場合がある。
米国特許出願公開第２０１９－０１１４２１８号明細書 米国特許出願公開第２０１９－０１７９６９４号明細書
そこで、実施形態は、不良解析のためのデータを保存可能な半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、ユーザデータの読み出し動作及び書き込み動作を制御するメモリコントローラからコマンドを受信する半導体記憶装置であって、前記ユーザデータを含むログデータを格納するデータラッチ回路と、複数の不揮発性のメモリセルを含み、前記ログデータを不揮発に記憶するメモリセルアレイと、前記コマンドに応じた動作のエラーが発生したときに、前記データラッチ回路に格納されている前記ログデータを前記メモリセルアレイの所定の記憶領域に書き込む制御回路と、を有する。
第１の実施形態に係わるメモリシステムの構成を示すブロック図である。 第１の実施形態に係わるメモリセルアレイの構成を示す回路図である。 第１の実施形態に係わるＮＡＮＤ型フラッシュメモリのメモリセルアレイの記憶領域を示すメモリマップである。 第１の実施形態に係わる、複数のログデータ記憶領域が離間して配置された所定の記憶領域の例を示すメモリマップである。 第１の実施形態に係わる、データ読み出しが実行されるときの、メモリコントローラとＮＡＮＤ型フラッシュメモリ間のデータの送受信のタイミングを示すタイミングチャートである。 第１の実施形態に係わる、データの読み出しコマンドシーケンスを示す図である。 第１の実施形態に係わる、ＥＣＣエラー発生情報を受信したときの、シーケンサのログデータの保存処理の一例を示すフローチャートである。 第１の実施形態に係わる、読み出しエラーが発生した場合における、所定の記憶領域へのログデータの保存の流れを示す図である。 第２の実施形態に係わる、データ書き込みが実行されるときの、コントローラとＮＡＮＤ型フラッシュメモリ間のデータの送受信のタイミングを示すタイミングチャートである。 第２の実施形態に係わる、データの書き込みコマンドシーケンスを示す図である。 第２の実施形態に係わる、書き込みエラーが発生したときの、シーケンサのログデータの保存処理の一例を示すフローチャートである。 第２の実施形態に係わる、書き込みエラーが発生した場合における、所定の記憶領域へのログデータの保存の流れを示す図である。 第２の実施形態の変形例に係わる、データ書き込みが実行されるときの、コントローラとＮＡＮＤ型フラッシュメモリ間のデータの送受信のタイミングを示すタイミングチャートである。 第２の実施形態の変形例に係わる、書き込みエラーが発生したときの、シーケンサのログデータの保存処理の一例を示すフローチャートである。 第３の実施形態に係わる、エラーが発生したときの、シーケンサのログデータの保存処理の一例を示すフローチャートである。 第３の実施形態に係わる、何らかのエラーが発生したときの、所定の記憶領域へのログデータの保存の流れを示す図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
第１の実施形態に係わるメモリシステムについて説明する。以下では、ＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
［メモリシステムの全体構成］
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図１は、本実施形態に係わるメモリシステムの構成を示すブロック図である。図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）１００とメモリコントローラ（以下、単にコントローラともいう）２００とを備えている。ＮＡＮＤメモリ１００とコントローラ２００とは、例えば１枚の基板上に形成される。メモリシステム１は、例としてはＳＤカードのようなメモリカードや、ＳＳＤ（ソリッドステートドライブ）等に使用される。
ＮＡＮＤメモリ１００は不揮発性メモリである。ＮＡＮＤメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤメモリ１００に接続される。コントローラ２００は、ホストバスによってホスト機器３００（点線で示す）に接続される。そしてコントローラ２００は、ＮＡＮＤメモリ１００を制御し、またホスト機器３００から受信した要求に応答して、ＮＡＮＤメモリ１００にアクセスするメモリコントローラである。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行うバスである。
ＮＡＮＤインターフェース（Ｉ／Ｆ）回路２５０を介して、ＮＡＮＤメモリ１００とコントローラ２００間で各種信号が送受信される。チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが、コントローラ２００からＮＡＮＤメモリ１００へ供給される。レディ／ビジー信号ＲＢｎは、ＮＡＮＤメモリ１００からコントローラ２００へ供給される。入出力信号Ｉ／Ｏ及びデータストローブ信号ＤＱＳ／ＤＱＳｎは、コントローラ２００とＮＡＮＤメモリ１００との間で送受信される。
チップイネーブル信号ＣＥｎは、ＮＡＮＤメモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤメモリ１００に通知する信号である。ライトイネーブル信号ＷＥｎは、ｌｏｗレベルでアサートされ、入出力信号Ｉ／ＯをＮＡＮＤメモリ１００に書き込むことをＮＡＮＤメモリ１００に通知する信号である。リードイネーブル信号ＲＥｎも、ｌｏｗレベルでアサートされ、ＮＡＮＤメモリ１００からの読み出しデータを入出力信号Ｉ／Ｏに出力させるための信号である。ライトプロテクト信号ＷＰｎは、データ書き込み及び消去の禁止をＮＡＮＤメモリ１００に指示するための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、入出力信号Ｉ／Ｏの入出力のタイミングを制御するための信号である。
レディ／ビジー信号ＲＢｎは、ＮＡＮＤメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、ｌｏｗレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
［コントローラの構成）
次に、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース（Ｉ／Ｆ）回路２１０、ランダムアクセスメモリ（以下、ＲＡＭという）２２０、中央処理装置（ＣＰＵ）を有するプロセッサ２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路２６０を備えた回路である。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した要求及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０のコマンドに応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＲＡＭ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリである。ＲＡＭ２２０は、プロセッサ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤメモリ１００を管理するためのファームウェアや、管理情報ＭＩを保持する。管理情報ＭＩは、ルックアップテーブル（ＬＵＴ）、シフトテーブル情報（ＴＢＬ）等である。シフトテーブル情報ＴＢＬは、シフト情報を含む。シフト情報は、コントローラ２００がデータの読み出し処理を実行するときに、データの読み出しレベルをシフトするための情報である。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００からデータ読み出し要求を受信した際には、データ読み出し要求に応答して、ＮＡＮＤインターフェース回路２５０に対して読み出しコマンドを発行する。ホスト機器３００からのデータ書き込み要求及びデータ消去要求を受信した際も、プロセッサ２３０は、受信した要求に対応するコマンドをＮＡＮＤインターフェース回路２５０に対して同様に発行する。また、プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤメモリ１００を管理するための様々な処理を実行する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤメモリ１００と接続され、ＮＡＮＤメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、コマンド、データなどを含む種々の信号を、ＮＡＮＤメモリ１００へ送信し、またＮＡＮＤメモリ１００から各種信号及びデータを受信する。
ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをＮＡＮＤメモリ１００へ出力する。また、データの書き込み時には、ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤメモリ１００へ転送する。更に、データの読み出し時には、ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤメモリ１００へ転送し、更にＮＡＮＤメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
ＥＣＣ回路２６０は、ＮＡＮＤメモリ１００に記憶されるデータに関するエラー検出及びエラー訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時にはエラー訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時には、エラー訂正をしながらデータを復号する。ＥＣＣ回路２６０は、読み出しデータの復号に失敗したときは、プロセッサ２３０へＥＣＣエラーを通知する。
［ＮＡＮＤ型フラッシュメモリの構成］
次に、ＮＡＮＤメモリ１００の構成について説明する。図１に示すようにＮＡＮＤメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラムデコーダ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、シーケンサ１７０、レジスタユニット１８０及び温度センサ１９０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを不揮発に記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線ＷＬを選択する。
ドライバ回路１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
カラムデコーダ１４０は、データラッチ回路ＸＤＬ及びセンスアンプＳＡを含む。センスアンプＳＡは、複数のセンスアンプ回路を含む。センスアンプＳＡは、データが読み出されるときには、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。データラッチ回路ＸＤＬは、データの入出力のための複数のラッチ回路を含む。そして、カラムデコーダ１４０は、そのデータラッチ回路ＸＤＬを介して読み出しデータＤＡＴをコントローラ２００に出力する。カラムデコーダ１４０は、データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、データラッチ回路ＸＤＬにおいて受けた後に、メモリセルアレイ１１０に対する書き込み動作を実行する。
読み出しデータ及び書き込みデータは、ユーザデータである。データラッチ回路ＸＤＬは、ユーザデータ格納部を有する。ユーザデータ格納部は、ユーザデータを格納可能な回路部分である。データラッチ回路ＸＤＬは、さらに、後述するアドレス情報なども格納可能な冗長部も有する。すなわち、データラッチ回路ＸＤＬには、読み出しデータ及び書き込みデータと、アドレス情報などを格納可能である。
なお、本実施形態及び他の実施形態では、ユーザデータ格納部と冗長部が、データラッチ回路ＸＤＬに設けられる例で説明するが、他のデータラッチ回路、例えばデータラッチ回路ＡＤＬ、ＢＤＬに設けられるようにしてもよい。すなわち、後述するログデータを一時的に格納するデータラッチ回路として、データラッチ回路ＡＤＬ、ＢＤＬ又はＣＤＬを用いてもよい。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。すなわち、アドレスレジスタ１５０は、アドレス情報を格納する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤメモリ１００全体の動作を制御する制御回路である。
シーケンサ１７０は、コントローラ２００からのコマンドＣＭＤに基づいて、データの読み出し、データの書き込み及びデータの消去を実行する。
さらに、シーケンサ１７０は、後述するように、ログデータの保存処理を実行する。そのため、シーケンサ１７０は、アドレスレジスタ１５０からアドレスを取得可能である。さらに、シーケンサ１７０は、カラムデコーダ１４０にデータを転送可能である。
レジスタユニット１８０は、複数のレジスタを含む。レジスタユニット１８０には、温度センサ１９０の温度コードなどを格納可能である。
温度センサ１９０は、ＮＡＮＤメモリ１００の温度を示す温度コードを生成する。シーケンサ１７０は、温度コードを周期的に取得する。温度コードは、ＮＡＮＤメモリ１００の温度情報である。温度コードは、ＮＡＮＤメモリ１００の使用状態データである。
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図２は、本実施形態に係わるメモリセルアレイの構成を示す回路図である。図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。
ＮＡＮＤストリング６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び２個の選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして複数（例えば８個）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０～ＷＬ７に共通接続される。
また、メモリセルアレイ１１０内において同一列にある複数のＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｋ－１）、但しＫは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまり、各ストリングユニットＳＵは、互いに異なる複数のビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング６を含む。また、各ブロックＢＬＫは、複数のストリングユニットＳＵを含む。そしてメモリセルアレイ１１０は、各ビット線ＢＬが共通に接続された複数のブロックＢＬＫの集合体である。
図３は、ＮＡＮＤメモリ１００のメモリセルアレイ１１０の記憶領域を示すメモリマップである。
メモリセルアレイ１１０には、ユーザデータが記憶される記憶領域に加えて、ユーザデータが書き込まれない所定の記憶領域ＰＭＡも有している。所定の記憶領域ＰＭＡは、ユーザデータが記憶される記憶領域とは別の記憶領域である。よって、ユーザデータは、所定の記憶領域ＰＭＡには書き込まれない。
所定の記憶領域ＰＭＡは、複数のログデータ記憶領域ＰＭＡｐを含む。各ログデータ記憶領域ＰＭＡｐは、複数のログデータＬＤを格納可能なデータサイズを有する。
ログデータＬＤは、後述するエラー発生データを含むデータ部分ＤＰと、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡを含む情報を含む）を含む冗長部分ＲＰを有する。エラー発生データを含むデータ部分ＤＰは、データラッチ回路ＸＤＬのユーザデータ格納部に対応し、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）を含む冗長部分ＲＰは、データラッチ回路ＸＤＬの冗長部に対応する。
図３では、所定の記憶領域ＰＭＡは、複数のログデータ記憶領域ＰＭＡｐを有している。各ログデータ記憶領域ＰＭＡｐは、少なくとも１つのブロックＢＬＫを含む。各ブロックＢＬＫは、複数のページを含む。各ページは、ページアドレスＰＡで指定可能である。各ページに、１つのログデータＬＤが格納可能である。よって、所定の記憶領域ＰＭＡ中の１つのブロックＢＬＫ中の１つのページに、１つのログデータＬＤは格納される。１つのブロックＢＬＫ内では、ログデータＬＤは、連続した複数のページに順次格納される。各ログデータ記憶領域ＰＭＡｐが複数のブロックＢＬＫを含む場合、１つのブロックＢＬＫ内の全てのページにログデータＬＤが格納されると、所定の記憶領域ＰＭＡ内の次のブロックＢＬＫにログデータＬＤが格納される。よって、ログデータＬＤが保存された後、例えば所定の記憶領域ＰＭＡ中のページアドレスＰＡを１つずつインクリメントすることによって、保存済のログデータＬＤを保存しつつ、次のログデータＬＤを記憶させることができる。
図４は、複数のログデータ記憶領域ＰＭＡｐが離間して配置された所定の記憶領域ＰＭＡの例を示すメモリマップである。
図４では、２つのログデータ記憶領域ＰＭＡｐは、離間して設けられている。ログデータ記憶領域ＰＭＡｐの各ブロックＢＬＫ内では、ログデータＬＤが格納される度に、ページアドレスＰＡを１つずつインクリメントすることによって、保存済のログデータＬＤを保存しつつ、次のログデータＬＤが格納される。１つのブロックＢＬＫ内の全てのページにログデータＬＤが格納されると、ログデータＬＤが保存された後、例えばブロック番号を１つずつインクリメントすることによって、保存済のログデータＬＤを保存しつつ、次のログデータＬＤを次のブロックＢＬＫに記憶させることができる。１つのログデータ記憶領域ＰＭＡｐ内の全てのブロックＢＬＫの全てのページにログデータＬＤが格納されると、他方のログデータ記憶領域ＰＭＡｐのブロックアドレスＢＡとページアドレスＰＡが指定されて、ログデータＬＤは、他方のログデータ記憶領域ＰＭＡｐに格納される。
［読み出しエラーの場合におけるログデータの保存処理］
上述したように、シーケンサ１７０は、コントローラ２００からのコマンドＣＭＤに基づいて、データの読み出し、データの書き込み及びデータの消去を実行する。本実施形態は、読み出しエラーが発生した場合におけるログデータＬＤの保存に関する。
図５は、データ読み出しが実行されるときの、コントローラ２００とＮＡＮＤメモリ１００間のデータの送受信のタイミングを示すタイミングチャートである。
コントローラ２００からＮＡＮＤメモリ１００へ読み出しコマンドが発行されると、シーケンサ１７０は、読み出し動作（Ｐ１）を実行する。すなわち、シーケンサ１７０は、読み出しコマンドに応じてＮＡＮＤメモリ１００からデータを読み出し、読み出したデータをデータラッチ回路ＸＤＬに格納する。読み出し動作（Ｐ１）の間は、レディ／ビジー信号がビジー状態となり、かつ、レジスタユニット１８０内のステータスレジスタもビジーを示す状態にセットされる。読み出し動作が終了すると、レディ／ビジー信号がレディ状態になり（Ｐ１ａ）、かつ、ステータスレジスタもレディを表す状態にセットされる。コントローラ２００は、ステータス読み出しコマンドを発行することにより、ステータスレジスタの状態を確認することができる。コントローラ２００は、読み出し動作が完了したことをレディ／ビジー信号、もしくは、ステータスレジスタの状態で判断する。
コントローラ２００は、データ出力コマンドをＮＡＮＤメモリ１００へ発行する。シーケンサ１７０は、データ出力コマンドに応じて、データラッチ回路ＸＤＬのデータをコントローラ２００へ出力する。すなわち、シーケンサ１７０は、読み出したデータをメモリコントローラ２００へ出力する。
コントローラ２００では、ＥＣＣ回路２６０によって、受信したデータに対してエラー検出及びエラー訂正が行われる。エラーが受信したデータに検出され、エラー訂正が失敗した場合、プロセッサ２３０は、ＮＡＮＤメモリ１００へＥＣＣエラー発生情報を発行する。
プロセッサ２３０は、ＥＣＣエラーが発生すると、ＥＣＣエラーの発生したブロックをバッドブロック（不良ブロック）とする処理を行う。
シーケンサ１７０は、ＥＣＣエラー発生情報を受信すると、所定のコマンドの受け付けを禁止する禁止処理を実行する（Ｐ２）。ここで、所定のコマンドは、データラッチ回路ＸＤＬに格納されているデータの更新を伴うコマンドである。禁止処理Ｐ２の後、データラッチ回路ＸＤＬには、読み出されたデータが保持されたままとなる。シーケンサ１７０は、ログデータ保存処理を実行する（Ｐ３）。
以上のように、シーケンサ１７０は、読み出しエラーの通知を受信すると、メモリコントローラ２００による、データラッチ回路ＸＤＬのデータ更新を禁止する処理を行った後に、所定のデータを所定の記憶領域ＰＭＡに書き込む。
図６は、データの読み出しコマンドシーケンスを示す図である。読み出しコマンドシーケンスでは、シーケンサ１７０は、予約コマンド「ｃ０１」を最初に出力する。予約コマンド「ｃ０１」の後にコマンド「ｃ０２」が出力される。コマンド「ｃ０２」は読み出し動作を実行することを通知する。コマンド「ｃ０２」の後に、２つのカラムアドレス「ＣＡ１」、「ＣＡ２」と３つのロウアドレス「ＲＡ１」、「ＲＡ２」、「ＲＡ３」を含むアドレスデータが出力される。アドレスデータに続いて、読み出し動作の実行を指示するコマンド「ｃ０３」が出力される。コマンド「ｃ０３」が出力されると、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。
レディ／ビジー信号ＲＢｎがｈｉｇｈになると、コントローラ２００は、データ出力コマンドを出力する。まず、コマンド「ｃ０４」が最初に出力される。コマンド「ｃ０４」は、データの出力動作を実行することを通知する。コマンド「ｃ０４」の後に、５つのアドレスデータが出力される。アドレスデータに続いて、データの出力動作の実行を指示するコマンド「ｃ０５」が出力される。コマンド「ｃ０５」が出力されると、シーケンサ１７０は、データラッチ回路ＸＤＬのデータを出力する。
以上のようにして、読み出しコマンドが実行され、コントローラ２００は、ＮＡＮＤメモリ１００からデータを読み出すことができる。
図７は、ＥＣＣエラー発生情報を受信したときの、シーケンサ１７０のログデータの保存処理の一例を示すフローチャートである。
シーケンサ１７０は、ＥＣＣエラー発生情報を受信したかを判定する（Ｓ１）。ＥＣＣエラー発生情報を受信すると、シーケンサ１７０は、Ｓ２以下の処理を実行する。ＥＣＣエラー発生情報を受信しなければ（Ｓ１：ＮＯ）、シーケンサ１７０は、Ｓ２以下の処理を実行しない。
ＥＣＣエラー発生情報を受信すると（Ｓ１：ＹＥＳ）、シーケンサ１７０は、所定の禁止処理Ｐ２を実行する（Ｓ２）。所定の禁止処理Ｐ２は、データラッチ回路ＸＤＬの更新を伴うコマンド受け付けを禁止する処理である。
禁止処理Ｐ２は、例えば、レディ／ビジー信号ＲＢｎを、ｌｏｗレベルにして、ＮＡＮＤメモリ１００からコントローラ２００へ供給する。レディ／ビジー信号ＲＢｎがｌｏｗレベルのとき、コントローラ２００は、ＮＡＮＤメモリ１００へコマンドを出力しない。
Ｓ２の後、シーケンサ１７０は、ＥＣＣエラーが発生したアドレス情報を、データラッチ回路ＸＤＬの冗長部に書き込む（Ｓ３）。
Ｓ３の後、シーケンサ１７０は、ＥＣＣエラーが発生したデータ（すなわちエラー発生データ）と、アドレス情報を、データラッチ回路ＸＤＬから所定の記憶領域ＰＭＡの１つのデータ記憶領域に転送する（Ｓ４）。すなわち、シーケンサ１７０は、メモリコントローラ２００から読み出しエラーの通知を受信すると、所定のデータを所定の記憶領域ＰＭＡに書き込む。その所定のデータは、読み出しデータと、読み出しコマンドに関わるアドレス情報とを含む。具体的には、シーケンサ１７０は、データラッチ回路ＸＤＬのデータを所定の記憶領域ＰＭＡの１つのデータ記憶領域に、ログデータＬＤとして書き込む。
シーケンサ１７０は、所定の記憶領域ＰＭＡのアドレスポインタのアドレスをインクリメントする（Ｓ５）。
上述したように、所定の記憶領域ＰＭＡは、複数のログデータ記憶領域ＰＭＡｐを有する。シーケンサ１７０は、所定の記憶領域ＰＭＡ中の次にログデータＬＤを記憶するログデータ記憶領域ＰＭＡｐのアドレスを示すアドレスポインタを管理している。ログデータＬＤがログデータ記憶領域ＰＭＡｐに書き込まれると、ログデータ記憶領域ＰＭＡｐのアドレスをインクリメントする。アドレスが１つ増加されることにより、ログデータＬＤが一度書き込まれたログデータ記憶領域ＰＭＡｐには、データが上書きされない。その結果、ログデータＬＤが保存される。
以上のように、シーケンサ１７０は、所定のデータを所定の記憶領域ＰＭＡに書き込んだ後、所定の記憶領域ＰＭＡに書き込まれた所定のデータを保護する処理を実行する。
ログデータ記憶領域ＰＭＡｐには、エラー発生データと、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）とが記憶される。
図８は、読み出しエラーが発生した場合における、所定の記憶領域ＰＭＡへのログデータの保存の流れを示す図である。
コントローラ２００は、読み出しデータに対してＥＣＣ訂正不可であったとき、ＥＣＣエラー発生情報をＮＡＮＤメモリ１００へ出力する。シーケンサ１７０は、データラッチ回路ＸＤＬのログデータＬＤを、メモリセルアレイ１１０中の所定の記憶領域ＰＭＡに保存する。
ログデータＬＤは、記憶領域ＰＭＡ中の、アドレスポインタで示されたアドレスの記憶領域に記憶される。
以上のように、上述した第１の実施形態によれば、メモリシステム１において、読み出しエラーが発生すると、シーケンサ１７０が自律的にＮＡＮＤメモリ１００の所定の記憶領域ＰＭＡにログデータＬＤを記憶する。ログデータＬＤは、読み出しエラーに関わるエラー発生データと、そのアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）を含む。よって、ＮＡＮＤメモリ１００中のログデータＬＤを用いて、不良解析が可能となる。
（第２の実施形態）
第１の実施形態では、読み出しエラーが発生した場合にログデータＬＤが保存されるが、第２の実施形態では、書き込みエラーが発生した場合にログデータＬＤが所定の記憶領域ＰＭＡに保存される。
第２の実施形態のメモリシステムの構成は、第１の実施形態のメモリシステム１の構成と同じであり、ＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成も、それぞれ第１の実施形態のＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成と同じである。よって、同じ構成要素については、同じ符号を用いて説明は省略する。
［書き込むエラーの場合におけるログデータの保存処理］
図９は、データ書き込みが実行されるときの、コントローラ２００とＮＡＮＤメモリ１００間のデータの送受信のタイミングを示すタイミングチャートである。
コントローラ２００からＮＡＮＤメモリ１００へ書き込みコマンドが発行されると、シーケンサ１７０は、書き込み動作（Ｐ１１）を実行する。書き込み動作は、プログラム動作とベリファイ動作を含む。プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる（または注入を禁止することで閾値を維持させる）動作である。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで達したか否かを判定する動作である。
書き込み動作（Ｐ１１）の間は、レディ／ビジー信号がビジー状態となり、かつ、レジスタユニット１８０内のステータスレジスタもビジーを示す状態にセットされる。書き込み動作が終了すると、レディ／ビジー信号がレディ状態になり（Ｐ１１ａ）、かつ、ステータスレジスタもレディを表す状態にセットされる。コントローラ２００は、ステータス読み出しコマンドをＮＡＮＤメモリ１００へ発行する。シーケンサ１７０は、ステータス読み出しコマンドに応じて、ステータス読み出し処理（Ｐ１２）を実行する。ステータス読み出し処理は、書き込み動作がパスしたか、フェイルしたかを示すステータスデータを読み出す処理である。
シーケンサ１７０は、書き込み動作がフェイル（すなわち書き込みエラー）の場合、所定のコマンドの受け付けを禁止する禁止処理を実行する（Ｐ１３）。ここで、所定のコマンドは、データラッチ回路ＸＤＬに格納されているデータの更新を伴うコマンドである。禁止処理Ｐ１３の後、データラッチ回路ＸＤＬには、書き込みデータ（期待値）すなわち書き込みエラーとなったデータが保持されたままとなる。
シーケンサ１７０は、コントローラ２００へステータスデータを出力する。
シーケンサ１７０は、書き込み動作がフェイルの場合、ステータスデータの出力の後、ログデータ保存処理（Ｐ１４）を実行する。
以上のように、シーケンサ１７０は、書き込みエラーが発生すると、メモリコントローラ２００による、データラッチ回路ＸＤＬのデータ更新を禁止する処理を行った後に、所定のデータを所定の記憶領域ＰＭＡに書き込む。
図１０は、データの書き込みコマンドシーケンスを示す図である。書き込みコマンドシーケンスでは、シーケンサ１７０は、予約コマンド「ｃ０１」を最初に出力する。予約コマンド「ｃ０１」の後にコマンド「ｃ１１」が出力される。コマンド「ｃ１１」は、書き込み動作を実行することを通知する。コマンド「ｃ１１」の後に、２つのカラムアドレス「ＣＡ１」、「ＣＡ２」と３つのロウアドレス「ＲＡ１」、「ＲＡ２」、「ＲＡ３」を含むアドレスデータが出力される。アドレスデータに続いて、書き込みデータが出力される。シーケンサ１７０は、データラッチ回路ＸＤＬに書き込みデータを保持する。書き込みデータに続いて、書き込み動作の実行を指示するコマンド「ｃ１２」が出力される。コマンド「ｃ１２」が出力されると、書き込みが終了するまで、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。
以上のようにして、書き込みコマンドが実行され、コントローラ２００は、ＮＡＮＤメモリ１００にデータを書き込むことができる。
図１１は、書き込みエラーが発生したときの、シーケンサ１７０のログデータの保存処理の一例を示すフローチャートである。
シーケンサ１７０は、書き込みエラーが発生したかを判定する（Ｓ１１）。書き込みエラーが発生したかは、ステータスデータに基づいて判定される。書き込み動作において、プログラム動作後のベリファイ動作において、メモリセルトランジスタＭＴの閾値がターゲットレベルまで達しないと判定されると、書き込みエラーが発生する。
書き込みエラーが発生すると、シーケンサ１７０は、Ｓ１２以下の処理を実行する。書き込みエラーが発生しなければ、シーケンサ１７０は、Ｓ１２以下の処理を実行しない。
書き込みエラーが発生すると（Ｓ１１：ＹＥＳ）、シーケンサ１７０は、所定の禁止処理Ｐ１３を実行する（Ｓ１２）。所定の禁止処理Ｐ１３は、データラッチ回路ＸＤＬの更新を伴うコマンド受け付けを禁止する処理である。
禁止処理Ｐ１３は、例えば、レディ／ビジー信号ＲＢｎを、ｌｏｗレベルにして、ＮＡＮＤメモリ１００からコントローラ２００へ供給する。レディ／ビジー信号ＲＢｎがｌｏｗレベルのとき、コントローラ２００は、ＮＡＮＤメモリ１００へコマンドを出力しない。
Ｓ１２の後、シーケンサ１７０は、書き込みエラーが発生したアドレス情報を、データラッチ回路ＸＤＬの冗長部に書き込む（Ｓ１３）。
Ｓ１３の後、シーケンサ１７０は、書き込みエラーが発生したデータ（すなわちエラー発生データ）と、アドレス情報を、データラッチ回路ＸＤＬから所定の記憶領域ＰＭＡの１つのデータ記憶領域に転送する（Ｓ１４）。すなわち、シーケンサ１７０は、書き込みコマンドに応じてＮＡＮＤメモリ１００へデータを書き込む。シーケンサ１７０は、データの書き込みエラーが発生すると、所定のデータを所定の記憶領域ＰＭＡに書き込む。その所定のデータは、書き込みデータと、書き込みコマンドに関わるアドレス情報とを含む。具体的には、シーケンサ１７０は、データラッチ回路ＸＤＬのデータを所定の記憶領域ＰＭＡの１つのデータ記憶領域に、ログデータＬＤとして書き込む。
シーケンサ１７０は、所定の記憶領域ＰＭＡのアドレスポインタのアドレスをインクリメントする（Ｓ１５）。
上述したように、所定の記憶領域ＰＭＡは、複数のログデータ記憶領域ＰＭＡｐを有する。シーケンサ１７０は、所定の記憶領域ＰＭＡ中の次にログデータＬＤを記憶するログデータ記憶領域ＰＭＡｐのアドレスを示すアドレスポインタを管理している。ログデータＬＤがログデータ記憶領域ＰＭＡｐに書き込まれると、ログデータ記憶領域ＰＭＡｐのアドレスをインクリメントする。アドレスが１つ増加されることにより、ログデータＬＤが一度書き込まれたログデータ記憶領域ＰＭＡｐには、データが上書きされない。その結果、ログデータＬＤが保存される。
以上のように、シーケンサ１７０は、所定のデータを所定の記憶領域ＰＭＡに書き込んだ後、所定の記憶領域ＰＭＡに書き込まれた所定のデータを保護する処理を実行する。
ログデータ記憶領域ＰＭＡｐには、エラー発生データと、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）とが記憶される。
図１２は、書き込みエラーが発生した場合における、所定の記憶領域ＰＭＡへのログデータＬＤの保存の流れを示す図である。
シーケンサ１７０は、書き込みエラーがあったとき、データラッチ回路ＸＤＬのログデータＬＤを、メモリセルアレイ１１０中の所定の記憶領域ＰＭＡに保存する。
ログデータＬＤは、アドレスポインタで示されたアドレスの記憶領域ＰＭＡに記憶される。
よって、ＮＡＮＤメモリ１００において、書き込みエラーが発生すると、シーケンサ１７０が自律的に所定の記憶領域ＰＭＡにログデータＬＤを記憶する。ログデータＬＤは、書き込みエラーに関わるエラー発生データと、そのアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）を含む。よって、ＮＡＮＤメモリ１００中のログデータＬＤを用いて、不良解析が可能となる。
次に変形例を説明する。
上述した第２の実施形態では、書き込みエラーが発生すると、エラー発生データとそのアドレス情報を所定の記憶領域ＰＭＡに記憶しているが、書き込み実行の度に、エラー発生データとそのアドレス情報を所定の記憶領域ＰＭＡに記憶し、書き込みエラーが発生すると、所定の記憶領域ＰＭＡのデータを更新不可にするようにしてもよい。
図１３は、変形例における、データ書き込みが実行されるときの、コントローラ２００とＮＡＮＤメモリ１００間のデータの送受信のタイミングを示すタイミングチャートである。
コントローラ２００からＮＡＮＤメモリ１００へ書き込みコマンドが発行されると、シーケンサ１７０は、コントローラ２００により指定されたアドレスへの書き込み動作（Ｐ２１）を実行する。
シーケンサ１７０は、ログデータ保存処理（Ｐ２２）を実行する。ログデータ保存処理（Ｐ２２）は、ログデータ保存処理（Ｐ１４）と同じである。
書き込み動作（Ｐ２２）の間は、レディ／ビジー信号がビジー状態となり、かつ、レジスタユニット１８０内のステータスレジスタもビジーを示す状態にセットされる。書き込み動作が終了すると、レディ／ビジー信号がレディ状態になり（Ｐ２２ａ）、かつ、ステータスレジスタもレディを表す状態にセットされる。コントローラ２００は、ステータス読み出しコマンドをＮＡＮＤメモリ１００へ発行する。シーケンサ１７０は、ステータスデータに基づいて書き込みエラーが発生したかを判定する。
ステータスフェイルが発生していると（Ｐ２３）、コントローラ２００へ書き込みに失敗したことのステータスデータを出力する。
ステータスフェイルが発生（Ｐ２３）すると、シーケンサ１７０は、ステータスデータの出力の後、上書き禁止処理（Ｐ２４）を実行する。上書き禁止処理（Ｐ２４）では、所定の記憶領域ＰＭＡのアドレスポインタのアドレスがインクリメントされる。
図１４は、書き込みエラーが発生したときの、シーケンサ１７０のログデータの保存処理の一例を示すフローチャートである。
シーケンサ１７０は、コントローラ２００により指定されたアドレスへの書き込み動作を実行する（Ｓ２１）。
Ｓ２１の後、シーケンサ１７０は、アドレス情報を、データラッチ回路ＸＤＬの冗長部に書き込む（Ｓ２２）。
Ｓ２２の後、シーケンサ１７０は、エラー発生データと、アドレス情報を、データラッチ回路ＸＤＬから所定の記憶領域ＰＭＡの１つのデータ記憶領域に転送する（Ｓ２３）。
シーケンサ１７０は、Ｓ２１における書き込み動作の実行において、書き込みエラーが発生したかを判定する（Ｓ２４）。書き込みエラーが発生すると、シーケンサ１７０は、所定の記憶領域ＰＭＡのアドレスポインタのアドレスをインクリメントする（Ｓ２５）。書き込みエラーが発生しなければ、シーケンサ１７０は、Ｓ２１の処理に進む。
書き込み動作が連続して実行される度に、書き込みエラーが発生しなければ（Ｓ２４：ＮＯ）、所定の記憶領域ＰＭＡに対して新たなデータ（書き込みデータ）とアドレス情報が上書きされる。書き込みエラーが発生すると（Ｓ２４：ＹＥＳ）、シーケンサ１７０は、所定の記憶領域ＰＭＡのアドレスをインクリメントする（Ｓ２５）。よって、データ（すなわちエラー発生データ）とアドレス情報が記憶されたログデータ記憶領域ＰＭＡｐは、上書きされない。
以上のように、上述した第２の実施形態及び変形例によれば、ＮＡＮＤメモリ１００において、書き込みエラーが発生すると、所定の記憶領域ＰＭＡにログデータＬＤが記憶される。ログデータＬＤは、書き込みエラーに関わるエラー発生データと、そのアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）を含む。よって、ログデータＬＤを用いて、不良解析することができる。
なお、メモリセルトランジスタＭＴが３ビットデータを記憶可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）、４ビットデータを記憶可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）などである場合、所定の記憶領域ＰＭＡは、ｐＳＬＣ（ｐｓｅｕｄｏ Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）領域が好ましい。ｐＳＬＣ領域は、ＳＬＣモードでデータが書き込まれる領域である。ＳＬＣモードは、ＴＬＣやＱＬＣのような多値データを記憶可能なメモリセルトランジスタＭＴに、１ビットデータ形式でデータを記憶するモードである。シーケンサ１７０は、ｐＳＬＣ領域にログデータＬＤを書き込むときは、ＳＬＣモードでデータを書き込む。
例えば、ＴＬＣの場合は、図２において一点鎖線で示すように、各ワード線ＷＬの複数のメモリセルトランジスタＭＴには、３ページのデータが保持可能である。上位ページのデータを書き込んだときに、ｐＳＬＣの第１のログデータ記憶領域に保存し、中位ページのデータを書き込んだときに、ｐＳＬＣの第２のログデータ記憶領域に保存し、下位ページのデータを書き込んだときに、ｐＳＬＣの第３のログデータ記憶領域に保存する。
（第３の実施形態）
第１の実施形態では、読み出しエラー発生時にログデータＬＤが保存され、第２の実施形態では、書き込みエラー時のログデータが保存されるが、第３の実施形態では、何らかのエラーが発生したときに、ＮＡＮＤメモリ１００の使用状態又は動作状態に関するログデータＬＤが所定の記憶領域ＰＭＡに保存される。
第３の実施形態のメモリシステムの構成は、第１の実施形態のメモリシステム１の構成と同じであり、ＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成も、それぞれ第１の実施形態のＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成と同じである。よって、同じ構成要素については、同じ符号を用いて説明は省略する。
図１５は、エラーが発生したときの、シーケンサ１７０のログデータＬＤの保存処理の一例を示すフローチャートである。本実施形態では、ログデータＬＤには、温度センサ１９０の温度コードが含まれる。温度コードは、シーケンサ１７０により取得され、レジスタユニット１８０中の温度コードレジスタに温度情報として格納される。
読み出しエラーが発生すると、シーケンサ１７０は、コントローラ２００からＥＣＣエラー情報を受信する。書き込みエラーあるいは消去エラーは、シーケンサ１７０において検知される。
シーケンサ１７０は、読み出しエラーなどの何らかのエラーが発生したかを判定する（Ｓ３１）。
何らかのエラーが検知されると（Ｓ３１：ＹＥＳ）、シーケンサ１７０は、Ｓ３２以降の処理を実行する。何のエラーも検知されないと（Ｓ３１：ＮＯ）、シーケンサ１７０は、Ｓ３２以降の処理を実行しない。
何らかのエラーが検知されると（Ｓ３１：ＹＥＳ）、シーケンサ１７０は、所定のコマンドの受け付けを禁止する（Ｐ３２）。ここで、所定のコマンドは、データラッチ回路ＸＤＬに格納されているデータの更新を伴うコマンドである。
Ｓ３２の後、シーケンサ１７０は、温度センサ１９０の温度情報を使用状態データとして、データラッチ回路ＸＤＬの冗長部に書き込む（Ｓ３３）。
Ｓ３３の後、シーケンサ１７０は、データラッチ回路ＸＤＬから温度情報を所定の記憶領域ＰＭＡに転送する（Ｓ３４）。エラー発生データ、温度情報及びアドレス情報は、データラッチ回路ＸＤＬに格納されている。シーケンサ１７０は、データラッチ回路ＸＤＬのデータを所定の記憶領域ＰＭＡに書き込む。
以上のように、シーケンサ１７０は、温度センサ１９０の温度情報を所定の記憶領域ＰＭＡに書き込む。
Ｓ３４の後、シーケンサ１７０は、所定の記憶領域ＰＭＡのアドレスポインタのアドレスをインクリメントする（Ｓ３５）。
以上のように、上述した第３の実施形態によれば、メモリシステム１において、何らかのエラーが発生すると、所定の記憶領域ＰＭＡにログデータＬＤとして温度情報が記憶される。よって、ログデータＬＤを用いて、不良解析することができる。
なお、上述した実施形態では、何らかのエラーが発生すると、温度情報を含むログデータＬＤが保存されるが、温度情報以外の情報をログデータＬＤに含めてもよい。例えば、消去回数あるいは読み出し回数の情報を、温度情報と共に、ＮＡＮＤメモリ１００の動作状態情報として、ログデータＬＤに含めてもよい。
さらになお、Ｓｅｔ Ｆｅａｔｕｒｅコマンドに含まれるシフト量などの動作モード変更情報も、動作状態情報としてログデータＬＤに含めるようにしてもよい。
すなわち、シーケンサ１７０は、ＮＡＮＤメモリ１００の動作状態の情報を所定の記憶領域ＰＭＡに書き込むようにしてもよい。
消去回数は、前記受信したコマンドに応じてシーケンサ１７０が実行した消去動作の実行回数である。消去回数は、消去コマンドが実行される度にシーケンサ１７０によりブロック毎にカウントされ、レジスタユニット１８０中の消去回数レジスタに格納される。
読み出し回数は、受信したコマンドに応じてシーケンサ１７０が実行した読み出し動作の実行回数である。読み出し回数は、読み出しコマンドが実行される度にシーケンサ１７０によりブロック毎にカウントされ、レジスタユニット１８０中の読み出し回数レジスタに格納される。
シフト量などの動作モード変更情報は、受信したコマンドに関わる動作モードを変更する情報である。動作モード変更情報は、例えば、Ｓｅｔ Ｆｅａｔｕｒｅコマンドを受信する度に、Ｓｅｔ Ｆｅａｔｕｒｅコマンドに関わるシフト量などのデータが抽出され、Ｆｅａｔｕｒｅレジスタに格納される。
図１６は、何らかのエラーが発生したときの、所定の記憶領域ＰＭＡへのログデータの保存の流れを示す図である。
何らかのエラーが発生したとき、シーケンサ１７０は、温度コードレジスタ、消去回数レジスタ、読み出し回数レジスタ及びＦｅａｔｕｒｅレジスタの少なくとも１つに格納されているデータを、データラッチ回路ＸＤＬの冗長部に書き込む。
データラッチ回路ＸＤＬのログデータＬＤは、メモリセルアレイ１１０中の所定の記憶領域ＰＭＡに保存される。
なお、発生したエラーが読み出しエラーであるか、書き込みエラーであるか、消去エラーであるかを示すエラーコード情報も、ログデータＬＤに含めるようにしてもよい。
以上のように、上述した第３の実施形態によれば、メモリシステム１において、何らかのエラーが発生すると、シーケンサ１７０が自律的に所定の記憶領域ＰＭＡに使用状態又は動作状態のデータをログデータＬＤとして記憶する。よって、ログデータＬＤを用いて、不良解析が可能となる。
（第４の実施形態）
第３の実施形態では、メモリシステム１において、何らかのエラーが発生すると、エラーの種類に関わりなく、所定の記憶領域ＰＭＡに使用状態又は動作状態に関するログデータＬＤが記憶される。第４の実施形態では、読み出しエラーがあったときに、所定の記憶領域ＰＭＡに、エラー発生データ、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）、及び使用状態及び動作状態の少なくとも一方に関する情報を含むログデータＬＤが記憶される。
第４の実施形態のメモリシステムの構成は、第１の実施形態のメモリシステム１の構成と同じであり、ＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成も、それぞれ第１の実施形態のＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成と同じである。よって、同じ構成要素については、同じ符号を用いて説明は省略する。
第１の実施形態では、読み出しエラーが発生すると、ログデータＬＤにエラー発生データとアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）を含めている。エラー発生データは、ログデータＬＤ中のデータ部分ＤＰに格納されている。
これに対して、第４の実施形態では、読み出しエラーが発生したときに、データラッチ回路ＸＤＬの冗長部に、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）と、使用状態又は動作状態の情報とが書き込まれる。その結果、アドレス情報と、温度情報等の使用状態又は動作状態の情報が、ログデータＬＤ中の冗長部分ＲＰに含まれる。
すなわち、シーケンサ１７０が受信するコマンドは、ＮＡＮＤメモリ１００を制御するメモリコントローラ２００からの読み出しコマンドである。シーケンサ１７０は、読み出しコマンドに応じてＮＡＮＤメモリ１００からデータを読み出す。シーケンサ１７０は、読み出したデータを読み出しデータとしてメモリコントローラ２００へ出力する。シーケンサ１７０は、メモリコントローラ２００から読み出しエラーの通知を受信すると、所定のデータを所定の記憶領域ＰＭＡに書き込む。その所定のデータは、読み出しデータと、読み出しコマンドに関わるアドレス情報と、ＮＡＮＤメモリ１００の使用状態又は動作状態の情報を含む。
以上のように、上述した第４の実施形態によれば、メモリシステム１において、読み出しエラーが発生すると、シーケンサ１７０が自律的にＮＡＮＤメモリ１００の所定の記憶領域ＰＭＡにログデータＬＤを記憶する。そのログデータＬＤは、読み出しエラーに関わるエラー発生データと、そのアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）と、使用状態又は動作状態の情報を含む。よって、ＮＡＮＤメモリ１００中のログデータＬＤを用いて、不良解析が可能となる。
（第５の実施形態）
第３の実施形態では、メモリシステム１において、何らかのエラーが発生すると、エラーの種類に関わりなく、所定の記憶領域ＰＭＡに使用状態又は動作状態に関するログデータＬＤが記憶される。本第５の実施形態では、書き込みエラーがあったときに、所定の記憶領域ＰＭＡに、エラー発生データ、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）及び使用状態及び動作状態の少なくとも一方に関する情報を含むログデータＬＤが記憶される。
第５の実施形態のメモリシステムの構成は、第１の実施形態のメモリシステム１の構成と同じであり、ＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成も、それぞれ第１の実施形態のＮＡＮＤメモリ１００の構成及びメモリコントローラ２００の構成と同じである。よって、同じ構成要素については、同じ符号を用いて説明は省略する。
第２の実施形態では、書き込みエラーが発生すると、ログデータＬＤにエラー発生データとアドレス情報を含めている。エラー発生データは、ログデータＬＤ中のデータ部分ＤＰに格納されている。
これに対して、第５の実施形態では、書き込みエラーが発生したときに、データラッチ回路ＸＤＬの冗長部に、アドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）と、使用状態又は動作状態の情報とが書き込まれる。その結果、アドレス情報と、温度情報等の使用状態又は動作状態の情報が、ログデータＬＤ中の冗長部分ＲＰに含まれる。
以上のように、上述した第５の実施形態によれば、メモリシステム１において、書き込みエラーが発生すると、シーケンサ１７０が自律的にＮＡＮＤメモリ１００の所定の記憶領域ＰＭＡにログデータＬＤを記憶する。そのログデータＬＤは、書き込みエラーに関わるエラー発生データと、そのアドレス情報（ブロックアドレスＢＡとページアドレスＰＡ）と、使用状態又は動作状態の情報を含む。よって、ＮＡＮＤメモリ１００中のログデータＬＤを用いて、不良解析が可能となる。
すなわち、シーケンサ１７０が受信するコマンドは、ＮＡＮＤメモリ１００を制御するメモリコントローラ２００からの書き込みコマンドである。シーケンサ１７０は、書き込みコマンドに応じてＮＡＮＤメモリ１００へデータを書き込む。シーケンサ１７０は、データの書き込みエラーが発生すると、所定のデータを所定の記憶領域ＰＭＡに書き込む。その所定のデータは、書き込みデータと、書き込みコマンドに関わるアドレス情報と、ＮＡＮＤメモリ１００の使用状態又は動作状態の情報を含む。
以上のように、上述した各実施形態によれば、シーケンサ１７０は、ＮＡＮＤメモリ１００に対するデータの読み出し動作及び書き込み動作を制御するメモリコントローラ２００からコマンドを受信可能である。シーケンサ１７０は、受信したコマンドに応じた動作（読み出し動作、書き込み動作、消去動作）のエラーが発生したときに、所定のデータをＮＡＮＤメモリ１００の所定の記憶領域ＰＭＡに書き込む。
よって、上述した各実施形態によれば、不良解析のためのデータを保存可能な半導体記憶装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム
６ ストリング
１００ ＮＡＮＤ型フラッシュメモリ
１１０ メモリセルアレイ
１２０ ロウデコーダ
１３０ ドライバ回路
１４０ カラムデコーダ
１５０ アドレスレジスタ
１６０ コマンドレジスタ
１７０ シーケンサ
１８０ レジスタユニット
１９０ 温度センサ
２００ メモリコントローラ
２１０ ホストインターフェース回路
２２０ ＲＡＭ
２３０ プロセッサ
２４０ バッファメモリ
２５０ ＮＡＮＤインターフェース回路
２６０ ＥＣＣ回路
３００ ホスト機器

Claims (10)

  1. ユーザデータの読み出し動作及び書き込み動作を制御するメモリコントローラからコマンドを受信する半導体記憶装置であって、
    前記ユーザデータを含むログデータを格納するデータラッチ回路と、
    複数の不揮発性のメモリセルを含み、前記ログデータを不揮発に記憶するメモリセルアレイと、
    前記コマンドに応じた動作のエラーが発生したときに、前記データラッチ回路に格納されている前記ログデータを前記メモリセルアレイの所定の記憶領域に書き込む制御回路と、
    を有する、半導体記憶装置。
  2. 前記コマンドは、メモリコントローラからの読み出しコマンドであり、
    前記制御回路は、
    前記読み出しコマンドに応じて前記メモリセルアレイから前記ユーザデータを読み出し、
    読み出した前記ユーザデータを読み出しデータとして前記メモリコントローラへ出力し、
    前記メモリコントローラから読み出しエラーの通知を受信すると、前記ログデータを前記所定の記憶領域に書き込み、
    前記ログデータは、前記読み出しデータと前記読み出しコマンドに関わるアドレス情報とを含む、
    請求項１に記載の半導体記憶装置。
  3. 前記アドレス情報を格納するアドレスレジスタを有し、
    前記データラッチ回路は、前記読み出しデータと、前記アドレス情報を格納可能である、
    請求項２に記載の半導体記憶装置。
  4. 前記制御回路は、前記読み出しエラーの通知を受信すると、前記メモリコントローラによる、前記データラッチ回路のデータ更新を禁止する処理を行った後に、前記ログデータを前記所定の記憶領域に書き込む、
    請求項３に記載の半導体記憶装置。
  5. 前記制御回路は、前記ログデータを前記所定の記憶領域に書き込んだ後、前記所定の記憶領域に書き込まれた前記ログデータを保護する処理を実行する、
    請求項４に記載の半導体記憶装置。
  6. 前記コマンドは、前記半導体記憶装置を制御するメモリコントローラからの書き込みコマンドであり、
    前記制御回路は、
    前記書き込みコマンドに応じて前記メモリセルアレイへ前記ユーザデータを書き込み、
    前記ユーザデータの書き込みエラーが発生すると、前記ログデータを前記所定の記憶領域に書き込み、
    前記ログのデータは、書き込みデータと前記書き込みコマンドに関わるアドレス情報とを含む、
    請求項１に記載の半導体記憶装置。
  7. 前記アドレス情報を格納するアドレスレジスタを有し、
    前記データラッチ回路は、前記書き込みデータと、前記アドレス情報を格納可能である、
    請求項６に記載の半導体記憶装置。
  8. 前記制御回路は、前記書き込みエラーが発生すると、前記メモリコントローラによる、前記データラッチ回路のデータ更新を禁止する処理を行った後に、前記ログデータを前記所定の記憶領域に書き込む、
    請求項７に記載の半導体記憶装置。
  9. 前記制御回路は、前記ログデータを前記所定の記憶領域に書き込んだ後、前記所定の記憶領域に書き込まれた前記ログデータを保護する処理を実行する、
    請求項８に記載の半導体記憶装置。
  10. 温度センサを有し、
    前記制御回路は、前記温度センサの温度情報を前記ログデータに含めて、前記所定の記憶領域に書き込む、
    請求項１に記載の半導体記憶装置。
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