JP2021118011A - 半導体記憶装置及び半導体記憶装置のリフレッシュ方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 104
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000001514 detection method Methods 0.000 claims abstract description 34
- 238000012937 correction Methods 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 18
- 230000006866 deterioration Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 238000007689 inspection Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Abstract
Description
10 ホストコンピュータ
11、21 半導体記憶装置
12 コントローラ
13 NANDフラッシュメモリ
14 RAM
15 冗長メモリ
Claims (10)
- 各々が複数のセルからなるm個のページを夫々含むn個のブロック(m,nは2以上の整数)を有する第1の記憶部と、
複数のセルを有する第2の記憶部と、
前記第1の記憶部及び前記第2の記憶部に対するデータの書き込み、読み出し及び消去を制御する制御部と、
を有し、
前記制御部は、前記第1の記憶部からページ毎にデータを読み出して誤り検出を行い、
当該誤り検出において、前記第1の記憶部内でデータの誤りを含むページが検出された場合には、当該誤りを含むページのデータに誤り訂正を施したデータを前記第2の記憶部に書き込み、
前記第1の記憶部の1のブロック内の所定数のページに記憶されていたデータが前記第2の記憶部に書き込まれた場合に、前記1のブロックのリフレッシュ処理を実行することを特徴とする半導体記憶装置。 - 前記制御部は、前記リフレッシュ処理において、前記1のブロックのm個のページに記憶されているデータのうち、前記第2の記憶部に書き込まれた前記データを前記第1の記憶部の1の空きブロックに書き込み、前記第2の記憶部に書き込まれた前記データ以外のデータを前記第1の記憶部の前記1のブロックから読み出して前記1の空きブロックに書き込むことを特徴とする請求項1に記載の半導体記憶装置。
- 前記制御部は、前記第1の記憶部の前記1のブロック以外のブロックのうちの1つのブロックに記録されているデータを消去することにより、前記1の空きブロックを生成することを特徴とする請求項2に記載の半導体記憶装置。
- 前記制御部は、セル毎に複数ビットのデータを記録する方式である第1のデータ記録方式で前記第1の記憶部にデータを書き込み、
セル毎に記録されるデータのビット数が前記第1のデータ記録方式よりも少ない第2のデータ記録方式で前記第2の記憶部にデータを書き込むことを特徴とする請求項1乃至3のいずれか1に記載の半導体記憶装置。 - 前記第1のデータ記録方式は、MLC(Multiple Level Cell)方式又はTLC(Triple Level Cell)方式であり、
前記第2のデータ記録方式は、SLC(Single Level Cell)方式であることを特徴とする請求項4に記載の半導体記憶装置。 - 前記第1の記憶部は、前記第1のデータ記録方式でデータが記録される第1の不揮発性メモリから構成され、
前記第2の記憶部は、前記第2のデータ記録方式でデータが記録される第2の不揮発性メモリから構成されていることを特徴とする請求項4又は5に記載の半導体記憶装置。 - 前記第1の記憶部は、1の不揮発性メモリ内のn個のブロックからなるブロック群として構成され、
前記第2の記憶部は、前記1の不揮発性メモリ内の前記n個のブロックとは異なるブロックから構成されていることを特徴とする請求項1乃至5のいずれか1に記載の半導体記憶装置。 - 各々が複数のセルからなるm個のページを夫々含むn個のブロック(m,nは2以上の整数)を有する第1の記憶部と、複数のセルを有する第2の記憶部と、データの書き込み、読み出し、消去及び誤り検出訂正処理を制御する制御部と、を有する半導体記憶装置が実行するブロックのリフレッシュ方法であって、
前記第1の記憶部からページ毎にデータを読み出して誤り検出を行うステップと、
前記誤り検出において前記第1の記憶部にデータの誤りを含むページが検出された場合に、当該誤りを含むページのデータに誤り訂正を施したデータを前記第2の記憶部に書き込むステップと、
前記第1の記憶部の1のブロックの所定数のページに記憶されていたデータが前記第2の記憶部に書き込まれた場合に、前記1のブロックのリフレッシュ処理を実行するステップと、
を含むことを特徴とするリフレッシュ方法。 - 前記リフレッシュ処理を実行するステップは、
前記1のブロックのm個のページに記憶されているデータのうち、前記第2の記憶部に書き込まれた前記データを前記第1の記憶部の1の空きブロックに書き込むステップと、
前記1のブロックのm個のページに記憶されているデータのうち、前記第2の記憶部に書き込まれた前記データ以外のデータを前記第1の記憶部の前記1のブロックから読み出して前記1の空きブロックに書き込むステップと、
を含むことを特徴とする請求項8に記載のリフレッシュ方法。 - 前記第1の記憶部の前記1のブロック以外のブロックのうちの1つのブロックに記録されているデータを消去することにより、前記1の空きブロックを生成するステップを含むことを特徴とする請求項9に記載のリフレッシュ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2020009681A JP7291640B2 (ja) | 2020-01-24 | 2020-01-24 | 半導体記憶装置及び半導体記憶装置のリフレッシュ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2021118011A true JP2021118011A (ja) | 2021-08-10 |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP7291640B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004326867A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | データ記憶システム |
JP2005243183A (ja) * | 2004-02-27 | 2005-09-08 | Toshiba Corp | データ記憶システム |
JP2009205578A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 半導体記憶装置 |
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