TWI388982B - 包含具有電荷累積層及控制閘極之記憶胞的半導體記憶裝置及記憶系統 - Google Patents

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TWI388982B
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Description

包含具有電荷累積層及控制閘極之記憶胞的半導體記憶裝置及記憶系統
本發明係關於一種半導體記憶裝置及記憶系統，且更特定言之係關於一種包含各具有一電荷累積層與一控制閘極之記憶胞之半導體記憶裝置。
已知一種多位準NAND快閃記憶體。多位準NAND快閃記憶體係一種使各記憶胞能夠保持2或多個位元的資料的NAND快閃記憶體。例如，在一4位準NAND快閃記憶體中，一記憶胞保持2個位元的資料。在一8位準NAND快閃記憶體中，一記憶體保持3個位元的資料。此類組態已揭示於(例如)美國專利第5,847,999號中。
若一記憶區塊在一NAND快閃記憶體中具有64個字線與32K個位元線，則一2位準NAND快閃記憶體之容量為256個千位元組，一4位準NAND快閃記憶體之容量為512個千位元組，而一8位準NAND快閃記憶體之容量為768個千位元組。此處，一記憶區塊係一組記憶胞。在相同記憶區塊內的該等記憶胞內的資料係同時抹除的。
此外，NAND快閃記憶體使用一種方法，即(例如)在記錄視訊時，確保大小稍大並具有連續邏輯位址之一邏輯空間並在該邏輯空間內記錄視訊。該邏輯空間係稱為一分配單元(AU)。AU之大小一般設定為一個二次方值。
例如，在一多位準NAND快閃記憶體中，諸如一8位準NAND快閃記憶體，其記憶體容量可能不由一個二次方值 來表達。據此，在8位準NAND快閃記憶體中，AU之大小不會與記憶區塊之大小的一整數倍一致。由此，多位準NAND快閃記憶體需要複製資料之操作並因此可能必須暫停記錄視訊，從而成為一問題。
此發明提供一種半導體記憶裝置及記憶系統，其致能高度可靠的資料記錄。
依據本發明之一態樣之一半導體記憶裝置包括： 複數個第一記憶胞電晶體，各第一記憶胞電晶體具有包括一電荷累積層與一控制閘極的一堆疊閘極並能夠保持M個位元的資料(M≠2i ，其中i係一自然數而M係大於或等於3的一自然數)；一記憶區塊，其包括該等第一記憶胞電晶體並係該資料之抹除單元，在包括於該記憶區塊內的該等第一記憶胞電晶體內所保持之資料係同時抹除，且該記憶區塊能夠保持之資料的大小係L個位元(L＝2k ，其中k係一自然數)；以及複數個字線，其共同連接該等第一記憶胞電晶體之控制閘極。
依據本發明之一態樣之一記憶系統包括： 一半導體記憶裝置，其能夠保持資料並包括複數個記憶胞電晶體，各記憶胞電晶體具有包括一電荷累積層與一控制閘極的一堆疊閘極並能夠保持M個位元的資料(M係大於或等於2的一自然數)，第一及第二字線，其連接該等記憶胞電晶體之控制閘 極；以及複數個記憶區塊，各記憶區塊包括該等記憶胞電晶體且係該資料之抹除單元，包括於相同記憶區塊內之該等記憶胞電晶體內所保持之資料係同時抹除，且各記憶區塊包括一第一記憶區域與一第二記憶區域，該第一記憶區域係一記憶空間，其由連接至該等第一字線之該等記憶胞電晶體之每一者中的M個位元或連接至該等第一字線之該等記憶胞電晶體之每一者中的M個位元與連接至該等第二字線之該等記憶胞電晶體之每一者中的M個位元之j個位元(j係一自然數，滿足j<M)所形成並能夠以一資料大小保持L(＝2k ，其中k係一自然數)個位元，且該第二記憶區域係一記憶空間，其由在連接至該等第二字線之該等記憶胞電晶體之每一者中的M個位元或(M－j)個位元所形成；以及一控制器，其能夠從一主機設備接收第一資料並將該等第一資料寫入至該半導體記憶裝置且其包括一介面，其從該主機設備接收該等第一資料，及一處理器，其寫入該等第一資料至該半導體記憶裝置之第一記憶區域並產生第二資料，其係關於該等記憶區塊的資訊，然後寫入該第二資料至該半導體記憶裝置之第二記憶區域。
 [第一具體實施例]
將使用圖1來解釋依據本發明之一第一具體實施例之一半導體記憶裝置與一記憶系統。圖1係依據該第一具體實 施例之一記憶系統之一方塊圖。
如圖1所示，該記憶系統包括一記憶卡1與一主機設備2。主機設備2包括硬體與軟體，其係用於經由一匯流排介面14存取設備2所連接之記憶卡1。當連接至主機設備2時，會向記憶卡1供應功率且其接著操作，從而依據來自主機設備2之存取來實施一程序。
記憶卡1經由匯流排介面14與主機設備2交換資訊。記憶卡1包括一8位準NAND快閃記憶晶片(有時簡稱為NAND快閃記憶體或快閃記憶體)11；一卡控制器12，其用於控制快閃記憶晶片11；及複數個信號接針(第一至第九接針)13。
複數個信號接針13係電連接至卡控制器12。信號至複數個信號接針13之第一至第九者之分配係(例如)如圖2所示。圖2係一表格，其顯示第一至第九接針與分配給該等接針的信號。
資料0至資料3係分別分配給一第七接針、一第八接針、一第九接針及一第一接針。該第一接針還分配給一卡偵測信號。一第二接針係分配給一命令。一第三及一第六接針係分配給接地電位Vss。一第四接針係分配給一電源供應電位Vdd。一第五接針係分配給一時脈信號。
記憶卡1係形成使得其可插入至製造於主機設備2內的一槽內並從中移除。一提供於主機設備2內的主機控制器(未顯示)經由該等第一至第九接針與記憶卡1內的卡控制器12交換各種信號及資料。例如，當將資料寫入至記憶卡1內 時，該主機控制器以一串聯信號之形式經由該第二接針將一寫入命令傳送至卡控制器12。此時，回應供應至該第五接針之時脈信號，卡控制器12接受給予該第二接針之寫入命令。
如上所說明，該寫入命令僅經由該第二接針來串聯輸入至卡控制器12。如圖2所示，分配給一命令之輸入的第二接針係配置在用於資料3之第一接針與用於接地電位Vss之第三接針之間。複數個信號接針13與用於該等接針13之匯流排介面14係用於在主機設備2內的該主機控制器與記憶卡1彼此通信。
對比之下，在快閃記憶體11與卡控制器12之間的通信係由一NAND快閃記憶體介面來執行。據此，儘管未顯示，但快閃記憶體11與卡控制器12使用(例如)8位元輸入/輸出(I/O)線來彼此連接。
例如，當將資料寫入至快閃記憶體11內時，卡控制器12經由該I/O線將一資料輸入命令80H、一行位址、一頁位址、資料及一程式命令10H依序輸入至快閃記憶體11。此處，在命令80H中的「H」表示一十六進數。實際上，一8位元信號「10000000」係並聯供應至8位元I/O線。即，在NAND快閃記憶體介面中，並聯供應一多位元命令。
此外，在NAND快閃記憶體介面中，使用相同的I/O線來發送命令及資料至快閃記憶體11。如上所說明，用於主機設備2中的主機控制器與記憶卡1之間的通信的介面不同於用於快閃記憶體11與卡控制器12之間的通信的介面。
下一步，將使用圖3來解釋包括於圖1之記憶卡1內的卡控制器之內部組態。圖3係卡控制器12之一方塊圖。
卡控制器12管理快閃記憶體11內的實體狀態(例如，什麼實體區塊位址包括什麼編號的邏輯區段位址資料或哪個區塊處於抹除狀態)。卡控制器12包括一主機介面模組21、一微處理器單元(MPU)22、一快閃控制器23、一唯讀記憶體(ROM)24、一隨機存取記憶體(RAM)25及一緩衝器26。
主機介面模組21在卡控制器12與主機設備2之間執行一介接程序。
使用儲存於ROM 24內的韌體與儲存於RAM 25內的各種表格(及該韌體之一部分)，MPU 22實施由該主機設備所請求的一程序。
ROM 24儲存由MPU 22控制的一控制程式等。用作MPU 22之一工作區域的RAM 25儲存一控制程式與各種表格。快閃控制器23在卡控制器12與快閃記憶體11之間執行一介接程序。
當寫入從主機設備2所傳送之資料至快閃記憶體11時，緩衝器26暫時儲存一特定數量的資料(例如一頁的資料)或當傳送從快閃記憶體11所讀取之資料至主機設備2時，暫時儲存一特定數量的資料。
下一步，將簡要解釋NAND快閃記憶體11之內部組態。圖4係NAND快閃記憶體11之一方塊圖。如圖4所示，NAND快閃記憶體11包括一記憶胞陣列30、一列解碼器31 及一頁緩衝器32。
記憶胞陣列30包括複數個記憶區塊BLK0至BLKm(m係大於或等於2的一自然數)。下文，當不彼此區別記憶區塊BLK0至BLKm時，其簡稱為記憶區塊BLK。該等記憶區塊BLK之每一者包括能夠保持資料的該等記憶胞。資料係在記憶區塊BLK內抹除。即，在相同記憶區塊BLK內的資料係同時抹除。
依據供應自卡控制器12之一列位址信號，列解碼器31在記憶胞陣列30中選擇該等記憶區塊BLK之任一者之列方向。
輸入資料至記憶胞陣列11並從其接收資料的頁緩衝器32暫時儲存資料。在頁緩衝器32與記憶胞陣列11之間的資料交換係以複數個資料項目為單元來執行。即，資料係同時寫入至複數個記憶胞。下文，此資料單元係稱為頁。
下一步，將使用圖5來解釋包括於記憶胞陣列11內之一記憶區塊BLK之組態。圖5係記憶區塊BLK之一電路圖。
如圖5所示，一記憶區塊BLK大略包括一第一區域40與一第二區域41。第一區域40與第二區域41二者係經組態用以能夠保持資料。該第二區域係用作一冗餘部分。例如，該第二區域係用以保持ECC資料。
首先，將解釋第一區域40。第一區域40包括(例如)32K(K為1024)NAND胞42。該等NAND胞42之每一者包括(例如)43個記憶胞電晶體MT0至MT42與選擇電晶體ST1、ST2。下文，當不彼此區別記憶胞電晶體MT0至 MT42時，將其簡稱為記憶胞電晶體MT。該等記憶胞電晶體MT0至MT42之電流路徑係在選擇電晶體ST2之汲極與選擇電晶體ST1之源極之間串聯連接。該等記憶胞電晶體MT之每一者具有一堆疊閘極，其包括：一電荷累積層(例如，一浮動閘極)，其形成於一半導體基板上，在其間內插一閘極絕緣膜；及一控制閘極，其係形成於該電荷累積層上，其間內插一閘極間絕緣膜。
選擇電晶體ST2之源極係共同連接至一源極線SL。選擇電晶體ST1之汲極係連接至32K個位元線BL0至BL32767之任一者。該等位元線BL0至BL32767在複數個記憶區塊BLK之間共同連接NAND胞42。下文，當彼此不區別該等位元線BL0至BL32767時，將其簡稱為位元線BL。在相同記憶區塊BLK內的該等記憶胞電晶體MT0至MT42之該等控制閘極係分別連接至字線WL0至WL42。該等選擇電晶體ST1、ST2之閘極係分別連接至選擇閘極線SGD、SGS。
使用上述組態，同時寫入連接至該等字線WL之任一者的該等32K個記憶胞電晶體MT。
下一步，將解釋第二區域41。類似於第一區域40，該第二區域包括複數個((α＋1)，α係一自然數)NAND胞42。在該等NAND胞42之每一者中，選擇電晶體ST1之汲極係連接至該等位元線BL32768至BL32768＋α之任一者。選擇電晶體ST2之源極係連接至源極線SL。該等記憶胞電晶體MT0至MT42之該等控制閘極係分別連接至字線WL0至WL42。該等選擇電晶體ST1、ST2之閘極係分別連接至選 擇閘極線SGD、SGS。
使用上述組態，同時寫入連接至該等字線WL之任一者的(α＋1)個記憶胞電晶體MT。
下文，為了方便解釋，將會省略用作冗餘部分之第二區域41之一說明。將假定在第一區域40內以32K個記憶胞電晶體MT為單元來寫入一記憶區塊BLK來提供一解釋。
在NAND胞42內的該等記憶胞電晶體MT之每一者係經組態用以能夠保持8位準(3位元)資料「111」、「110」、「101」、「100」、「011」、「010」、「001」及「000」。圖6係顯示一記憶胞電晶體MT之臨限電壓的一圖表，特別顯示保持該等8位準之各資料項目時的一臨限電壓分佈。
如圖6所示，記憶胞電晶體MT之臨限電壓按此順序上升：「111」、「110」、「101」、「100」、「011」、「010」、「001」及「000」。明確而言，保持資料「111」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth<Vth0。保持資料「110」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth0<Vth<Vth1。保持資料「101」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth1<Vth<Vth2。保持資料「100」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth2<Vth<Vth3。保持資料「011」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth3<Vth<Vth4。保持資料「010」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth4<Vth<Vth5。保持資料 「001」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth5<Vth<Vth6。保持資料「000」之記憶胞電晶體MT之臨限電壓Vth係設定以滿足Vth6<Vth。
雖然在圖6中，臨限電壓按「111」、「110」、「101」、「100」、「011」、「010」、「001」及「000」之順序上升，但此係解說性的，並非限制性且可任意設定在個別資料項目與其臨限電壓之間的對應。
圖7係記憶區塊BLK之一方塊圖，以頁顯示該等記憶區塊BLK。
如上所說明，各記憶胞電晶體MT能夠保持3位元資料。該資料係按位元寫入。即，在一寫入操作中，該三個位元之任一者同時寫入至連接至一特定字線WL的32K個記憶胞電晶體MT。據此，在8位準(3位元)NAND快閃記憶體中，三頁係分配至各字線WL。
在該第一具體實施例中，由於各區塊BLK包括43個字線WL0至WL42，故一記憶區塊BLK具有(43WL×3位元)＝129頁。下文，將129頁分別稱為頁PG0至頁PG128。例如，保持於連接至字線WLk(k在0至42之範圍內)之記憶胞電晶體MT內的3位元資料分別對應於頁PG(k×3)至PG(k×3＋2)。即，保持於連接至字線WL0之記憶胞電晶體MT的3位元分別對應於頁PG0至PG2。保持於連接至字線WL1之記憶胞電晶體MT的3位元分別對應於頁PG3至PG5。保持於連接至字線WL42之記憶胞電晶體MT的3位元分別對應於頁PG126至PG128。
在該第一具體實施例中，在該129頁中，僅128頁實際用於資料儲存而剩餘一頁不用作資料儲存。在圖7之範例中，頁PG0至PG127用於資料儲存而頁PG128不使用。即，卡控制器12不分配一邏輯位址至頁PG128。由此，頁PG128不被列解碼器31選擇。據此，由於一頁之資料大小為32個千位元＝4個千位元組，故各記憶區塊BLK之資料大小為(4K×128頁)＝512個千位元組。
如上所說明，依據該第一具體實施例之NAND快閃記憶體產生下面項目(1)所說明之效果：
(1)可在NAND快閃記憶體中執行高度可靠的資料記錄。
使用該第一具體實施例之組態，在一記憶區塊BLK內可保持之資料大小係設定至512個千位元組，即在一8位準NAND快閃記憶體中的一個二次方大小。據此，可改良資料儲存之可靠性。以下將詳細解釋此效果。
在8位準NAND快閃記憶體中，一記憶胞電晶體MT保持3位元資料，如上所說明。在一記憶區塊BLK內所包括之字線之數目一般係設定至一值，其可由一個二次方值來表達。若頁大小係32個千位元且字線之數目係64，則記憶區塊BLK之資料大小係768個千位元組。
在使用一NAND快閃記憶體之一控制系統中，在邏輯位址與實體位址之間的對應一般係以一或多個記憶區塊BLK為單元來實現。該單元係稱為邏輯區塊。一邏輯位址係用以從外部存取一NAND快閃記憶體之一位址。一實體位址係分配給各記憶區塊BLK的一獨特位址。
在一8位準NAND快閃記憶體中在邏輯位址與實體位址之間的對應係如圖8所示，其中一記憶區塊BLK之資料大小為768個千位元組。圖8係顯示在一記憶區塊BLK係視為最小單元之一情況下在邏輯位址空間與個別記憶區塊BLK之間的對應的一概念圖。
當一記憶區塊BLK係視為最小單元時，邏輯區塊大小為768個千位元組。在圖8之範例中，區域A0(邏輯區塊LBLK0)對應於記憶區塊BLK3，其邏輯位址在邏輯存取空間內從「0x00000000」至「0x000BFFFF」範圍內變化。區域A1(邏輯區塊LBLK1)對應於記憶區塊BLK0，其邏輯位址從「0x000C0000」至「0x0017FFFF」範圍內變化。區域A2(邏輯區塊LBLK2)對應於記憶區塊BLK(m－1)，其邏輯位址從「0x00180000」至「0x0023FFFF」範圍內變化。此處，附著至位址之頭部的「0x」指示位址採取十六進制形式。
在使用一NAND快閃記憶體之一儲存系統中，通常使用一檔案分配表(FAT)檔案系統。一檔案系統係一種管理記錄於記憶體內之該等檔案(資料)之方法。該FAT檔案系統決定一種在NAND快閃記憶體中建立檔案及資料夾之目錄資訊之方法、一種移動檔案、資料夾等之方法、一種刪除檔案、資料夾等之方法、一種資料記錄方法、管理區域之位置、一種使用管理區域之方法及其他。在使用一FAT檔案系統之一儲存系統中，實際上不抹除不必要的檔案資料並清除該FAT。當寫入一新檔案時，其在NAND快閃記憶 體內覆寫。而且，在一NAND控制系統中，一般不會決定寫入資料是否有效或無效(參考FAT)。FAT檔案系統廣泛用於在一NAND快閃記憶體中記錄視訊資料的一數位視訊相機、一行動電話等。
然而，在NAND快閃記憶體中，只能在記憶區塊BLK內抹除資料。據此，當在非連續位址內寫入視訊資料時，需要一複製程序用於在視訊資料之一部分與視訊資料之另一部分之間所保持之資料。該複製程序引起主機設備等待傳輸資料(視訊資料)。在此情況下，若主機設備之緩衝器無法吸收等待時間，即在等待時間期間所產生之視訊之資料大小超過緩衝器之容量，則主機設備必須暫停記錄視訊。
因此，主機設備使用一種控制NAND快閃記憶體之方法以便確保不具有有效資料的一稍微較大邏輯空間以防止該複製程序並在該邏輯空間內連續記錄視訊。該邏輯空間一般稱為分配單元(AU)。從邏輯位址與實體位址之間的對應的觀點，一AU之大小在一習知2位準或4位準NAND快閃記憶體中通常係設定至一個二次方值。
然而，在一NAND快閃記憶體之情況下，其中保持於各記憶胞電晶體MT內之資料內的位元數目並非一個二次方值，例如在一8位準NAND快閃記憶體之情況下，即使使用AU，仍可能需要一複製程序。將使用圖9來解釋此情況。圖9係顯示在一AU之大小為4個百萬位元組與一記憶區塊BLK之大小為768個千位元組之一情況下在8位準NAND快閃記憶體中在邏輯位址空間與個別記憶區塊BLK之間的對 應的一概念圖。在圖9中，在NAND快閃記憶體內的該等記憶區塊BLK顯示於具有連續位址之邏輯區塊內。
如圖9所示，例如，AU0係一邏輯位址空間，其邏輯位址從「0x00000000」至「0x003FFFFF」範圍內變化。AU1係一邏輯位址空間，其邏輯位址從「0x00400000」至「0x007FFFFF」範圍內變化。AU2係一邏輯位址空間，其邏輯位址從「0x00800000」至「0x00BFFFFF」範圍內變化。AU3係一邏輯位址空間，其邏輯位址從「0x00C00000」至「0x00FFFFFF」範圍內變化。AU0與AU2保持有效資料。AU1或AU3均不具有有效資料。據此，在AU1中對應於「0x00400000」至「0x007FFFFF」的記憶區塊LBLK中並接著在AU3中對應於「0x00C00000」至「0x00FFFFFF」的記憶區塊BLK中連續記錄視訊。
接著，若在AU0內的初始邏輯位址對應於邏輯區塊LBLK0之第一頁，則在AU1中的初始邏輯位址對應於在邏輯區塊LBLK5中的一中間頁，而在AU1中的最後邏輯位址對應於在邏輯區塊LBLK10內的一中間頁。在AU3內的初始邏輯位址對應於邏輯區塊LBLK16內的第一頁，而在AU3內的最後邏輯位址對應於在邏輯區塊LBLK21內的一中間頁。在各AU中初始邏輯位址或/及最後邏輯位址不對應於一邏輯區塊LBLK之第一頁的原因在於各AU之大小係一個二次方值(例如，4個百萬位元組)，而一邏輯區塊之大小並非一個二次方值(例如，768個千位元組)。
由此，由於有效資料已保持於邏輯區塊LBLK內，故當 在邏輯區塊LBLK5、LBLK10、LBLK21內記錄視訊時，需要一複製程序。在圖9中，需要一複製程序之該等區域係由陰影部分來顯示。由於需要一複製程序，故極難連續記錄視訊，即使確保AU。
為了克服此問題，可考量一種設定一邏輯區塊之大小至(例如)一記憶區塊BLK之1/3大小的方法。在此情況下，一邏輯區塊LBLK之大小為768K/3＝256個千位元組，其可由一個二次方值來表達。據此，一AU之大小係一邏輯區塊LBLK之大小之一整數倍，從而使得可能避免該問題。然而，抹除單元(換言之記憶區塊BLK之大小)為768個千位元組。據此，在此情況下，亦需要一複製程序。將使用圖10來解釋此點。圖10係四個記憶區塊BLK1至BLK4之一方塊圖，顯示在時間t1至時間t3之間使用該等記憶區塊之每一者的一狀態。圖10顯示一情況，其中用作一邏輯區塊的一單元區域係一記憶區塊之1/3大小而邏輯位址係分配給該單元區域內的8個單元。
如圖10所示，假設在時間t1，資料D1至資料D8係保持於邏輯區塊LBLK1至LBLK8內且記憶區塊BLK3與記憶區塊BLK4之一部分處於抹除狀態。在此狀態下，假定資料D2在時間t2更新。接著，將已更新資料D2寫入至記憶區塊BLK3之已抹除區域。從此刻起，該區域變成邏輯區塊LBLK2。將保持更新前資料D2的邏輯區塊LBLK2設定為未使用。在時間t3，更新資料D6、資料D7及資料D1。如圖10所示，將已更新資料D6、D7及D1寫入至記憶區塊 BLK4。其後，在記憶區塊BLK4內的該等個別區域分別變成邏輯區塊LBLK6、LBLK7、LBLK1。接著，將保持資料D6、資料D7及資料D1之該等區域設定為未使用。
由此，該等已抹除記憶區塊BLK在時間t3消失。即，當隨機執行資料寫入存取時，在各記憶區塊BLK內的有效資料減少並同時，已抹除記憶區塊BLK之數目亦減少。若已抹除記憶區塊BLK耗盡，則其後，無法更新資料。為了防止已抹除記憶區塊BLK耗盡，使用一種稱為垃圾收集的方法。
垃圾收集係一種在有效資料已減少之數個記憶區塊BLK內複製有效資料至另一已抹除記憶區塊BLK、清除原始記憶區塊並使用該些區塊作為已清除記憶區塊BLK之方法。然而，垃圾收集亦係一內部複製程序。據此，該複製程序可阻止主機設備記錄視訊。
在此方面，使用該第一具體實施例之組態，不需要一資料複製程序，從而解決該問題。將使用圖11來解釋此點。圖11係顯示在一AU之大小為4個百萬位元組(如在圖9中)之一情況下在該第一具體實施例之一8位準NAND快閃記憶體中在邏輯位址空間與記憶區塊BLK之間的對應的一概念圖。
如圖11所示，在8位準NAND快閃記憶體中，一記憶區塊BLK之大小為512個千位元組並可由一個二次方值來表達。據此，各AU之大小係一記憶區塊BLK之一整數倍。例如，若一AU之大小為4個百萬位元組，則大小等於八個 記憶區塊BLK。即，在任一AU中，該初始邏輯位址對應於該等邏輯區塊LBLK之任一者之第一頁。最後邏輯位址對應於該等邏輯區塊LBLK之任一者之最後頁。
如圖11所示，在AU0內的初始邏輯位址「0x00000000」對應於邏輯區塊LBLK0之第一頁。最後邏輯位址「0x003FFFFF」對應於邏輯區塊LBLK7之最後頁。在AU1內的初始邏輯位址「0x00400000」對應於邏輯區塊LBLK8之第一頁。最後邏輯位址「0x007FFFFF」對應於邏輯區塊LBLK15之最後頁。在AU2內的初始邏輯位址「0x00800000」對應於邏輯區塊LBLK16之第一頁。最後邏輯位址「0x00BFFFFF」對應於邏輯區塊LBLK23之最後頁。在AU3內的初始邏輯位址「0x00C00000」對應於邏輯區塊LBLK24之第一頁。最後邏輯位址「0X00FFFFFF」對應於邏輯區塊LBLK31之最後頁。
據此，當以AU為單元連續記錄視訊時，不需要一複製程序。因此，當記錄視訊時，主機設備不具有任何等待時間。而且，不需要圖10中所解釋之垃圾收集。因此，即使在視訊之資料大小較大時，仍可無中斷地記錄其，從而改良NAND快閃記憶體之資料保持可靠性。
如上所說明，為了設定在8位準NAND快閃記憶體中的一記憶區塊BLK之大小至一個二次方值，該第一具體實施例設定字線WL之數目至43，非一個二次方值，且不使用該等頁之任一者(頁PG128)。換言之，可認為引起連接至該等字線WL之任一者的一記憶胞電晶體MT保持4位準(2位 元)資料「00」、「01」、「10」及「11」。將使用圖12來解釋此點。圖12係一記憶區塊BLK之一電路圖。
例如，若頁PG0至PG128分別分配給字線WL0至WL42，則連接至字線WL0至WL41之記憶胞電晶體MT保持8位準(3位元)資料，如圖12所示。作為對比，連接至字線WL42的該等記憶胞電晶體MT保持4位準(2位元)資料。由此，一記憶區塊BLK之大小為512個千位元組。
在該第一具體實施例中，若一記憶區塊BLK之大小為一個二次方值，則此係足夠且可適當地選擇字線WL之數目。圖13係依據該第一具體實施例之一第一修改在一8位準NAND快閃記憶體中所包括之一記憶區塊BLK之一電路圖。
如圖13所示，字線WL之數目為44。連接至字線WL1至WL42的該等記憶胞電晶體MT保持8位準資料。連接至字線WL0、WL43的該等記憶胞電晶體MT保持2位準(1位元)資料「0」與「1」。使用此組態，包括於一記憶區塊BLK內的頁數亦為(42WL×3位元＋2WL×1位元)＝128頁。據此，一記憶區塊BLK之大小為512個千位元組，從而產生與該第一具體實施例之效果相同的效果。
而且，此組態致能NAND快閃記憶體改良其資料保持特徵。在一NAND胞中開始字線(圖13中字線WL0)與結束字線(圖13中字線WL43)之可靠性可能因為一製造問題而變得低於其他字線(圖13中字線WL1至WL42)之可靠性。為了克服此點，引起連接至低可靠性字線WL0及WL43的該等記 憶胞電晶體MT保持2位準資料，非多位準資料，從而致能改良NAND快閃記憶體之保持特徵。
此外，可修改該第一具體實施例，如圖14所示。圖14係依據該第一具體實施例之一第二修改在一8位準NAND快閃記憶體中所包括之一記憶區塊BLK之一電路圖。
如圖14所示，字線WL之數目為44。連接至字線WL2至WL41的該等記憶胞電晶體MT保持8位準資料。連接至字線WL0、WL1、WL42、WL43的該等記憶胞電晶體MT保持4位準(2位元)資料。使用此組態，包括於一記憶區塊BLK內的頁數亦為(40WL×3位元＋4WL×2位元)＝128頁。據此，一記憶區塊BLK之大小為512個千位元組，從而產生與該第一具體實施例之效果相同的效果。此外，引起在該NAND胞之末端連接至字線WL0、WL1、WL42、WL43之該等記憶胞電晶體MT保持比由其他記憶胞電晶體MT所保持之資料(3個位元)更小數目之位元的資料(2個位元)，從而致能改良NAND快閃記憶體之保持特徵。
在該第一具體實施例及其修改中，已解釋位元線之數目為32K個線之情況。位元線BL之數目可能為(例如)64K個線。在此情況下，各記憶區塊BLK之大小為1024個千位元組。當然，位元線BL之數目不限於32K或64K個線且可適當選擇，較佳的係一個二次方值。
[第二具體實施例]
下一步，將解釋依據本發明之一第二具體實施例之一半導體記憶裝置與一記憶系統。該第二具體實施例係使得在 該第一具體實施例中不使用的一頁用作用於系統管理資訊等的一儲存頁。由於該記憶系統之組態與卡控制器12與NAND快閃記憶體11之組態係如該第一具體實施例中所解釋之圖1至6所示，故將會省略其解釋。圖15係包括於該第二具體實施例之一8位準NAND快閃記憶體11內之一記憶區塊BLK之一方塊圖，以頁顯示一記憶區塊BLK。儘管在圖15中僅顯示記憶區塊BLK0，但此亦適用於其他記憶區塊BLK1至BLKm。
如圖15所示，由於如在該第一具體實施例中，各記憶胞電晶體MT能夠保持3位元資料，故各記憶區塊BLK具有(43WL×3位元)＝129頁。其中，頁PG0至PG127係用作一使用者資料區域。即，使用者可使用之區域之大小為512個千位元組。在該第一具體實施例中不使用的頁PG128係用作一系統管理資訊儲存頁。頁PG128係組態使得其可從卡控制器12存取，但無法從主機設備2存取。據此，從記憶卡1外部看，一記憶區塊BLK之大小為512個千位元組。
下一步，將使用圖16來解釋在寫入資料時卡控制器12之操作。圖16係用以幫助解釋卡控制器12之操作的一流程圖。
如圖16所示，卡控制器12之MPU 22檢查寫入資料是否係資料管理資訊(步驟S10)。該系統管理資訊包括(例如)用於在一抹除區塊內各區段(一特定大小的區域，例如包含512個位元組)之屬性。明確而言，該等屬性包括寫入保護資訊(不論資料是否係覆寫禁止資料)、一安全保護釋放密 鑰及在記憶胞陣列內在行方向上的同位資訊。該些資訊件可能係由卡控制器12中MPU 22所產生並保持於RAM 25內的資訊或保持於ROM 24內的資訊，而非作為使用者資料從主機設備2供應至記憶卡1的資訊。據此，在步驟S10中的檢查程序中，可根據該等寫入資料是否係供應自主機設備2之資料來作出一決定。
若該等寫入資料係系統管理資訊(在步驟S11中為是)，則MPU 22指定頁PG128作為一頁位址(步驟S12)。接著，在NAND快閃記憶體11中，將該系統管理資訊寫入至頁PG128(步驟S13)。
若該等寫入資料並非系統管理資訊(在步驟S11中為否)，則MPU 22指定頁PG0至PG127作為一頁位址(步驟S14)。接著，在NAND快閃記憶體11中，將資料寫入至頁PG0至PG127之任一者(步驟S13)。
換言之，記憶區塊BLK包括一第一記憶區域，其具有頁PG0至PG127；及一第二記憶區域，其具有頁PG128。該第一記憶區域係一記憶空間(512個千位元組)，其由保持在連接至字線WL0至WL41之該等記憶胞電晶體MT之每一者內的3個位元與保持在連接至字線WL42之該等記憶胞電晶體MT之每一者內的2個位元所形成。該第二記憶區域係一記憶空間(4個千位元組)，其由連接至字線WL42之該等記憶胞電晶體MT之每一者內的剩餘1位元所形成。MPU 22寫入從主機設備2供應至該第一記憶區域的資料與自身所產生之資料至該第二記憶區域。
如上所說明，該第二具體實施例之NAND快閃記憶體不僅產生該第一具體實施例中所解釋之項目(1)中的效果，而且還產生下面項目(2)中所解釋之效果。
(2)減少NAND快閃記憶體之冗餘部分抑制由於使用冗餘頁而增大記憶胞陣列之區域。
如該第一具體實施例中所說明，若字線WL之數目為43，位元線BL之數目為32K，且一記憶區塊BLK之大小為512個千位元組，則頁PG128為一冗餘頁。在該第一具體實施例中，該冗餘頁係用以保持系統管理資訊。
先前，曾將系統管理資訊寫入至針對各頁所提供的冗餘部分。該冗餘部分對應於(例如)在圖5中所解釋之第二區域。然而，在該第二具體實施例中，由於將系統管理資訊寫入至冗餘頁，故可減少該第二區域之大小。由於，可減少記憶胞陣列30之佔據區域。當然，該冗餘頁不限於頁PG128並可能係頁PG0至PG128之任一者。
該第二具體實施例可應用於該第一具體實施例之第一及第二修改之每一者。例如，在圖13中，例如，4位準資料(非2位準資料)係保持於連接至字線WL43之記憶胞電晶體MT內。接著，包括於一記憶區塊BLK內的頁數為(42WL×3位元＋1WL×1位元＋1WL×2位元)＝129頁，從而產生一冗餘頁。
在圖14中，例如，8位準資料(非4位準資料)係保持於連接至字線WL42之記憶胞電晶體MT內。接著，包括於一記憶區塊BLK內的頁數為(41WL×3位元＋3WL×2位元)＝129 頁，從而產生一冗餘頁。
[第三具體實施例]
下一步，將解釋依據本發明之一第三具體實施例之一半導體記憶裝置與一記憶系統。類似於該第二具體實施例，該第三具體實施例係關於如何使用在該第一具體實施例中未使用的一頁。在該第三具體實施例中，該冗餘頁係用以保持抹除數目。由於該記憶系統之組態與卡控制器12與NAND快閃記憶體11之組態係如該第一具體實施例中所解釋之圖1至6所示，故將會省略其解釋。圖17係包括於該第三具體實施例之一8位準NAND快閃記憶體11內之一記憶區塊BLK之一方塊圖，以頁顯示一記憶區塊BLK。儘管在圖17中僅顯示記憶區塊BLK0，但此亦適用於其他記憶區塊BLK1至BLKm。
如圖17所示，如在該第一具體實施例中，由於各記憶胞電晶體MT能夠保持3位元資料，故各記憶區塊BLK具有(43WL×3位元)＝129頁。其中，頁PG1至PG128係用作一使用者資料區域。即，使用者可使用之區域之大小為512個千位元組。作為一冗餘頁的頁0係用作一儲存頁用於各記憶區塊BLK內的抹除數目。頁PG0係組態使得其可從卡控制器12存取，但無法從主機設備2存取。據此，從記憶卡1外部看，一記憶區塊BLK之大小為512個千位元組。此點係與在該第二具體實施例中相同。
下一步，將使用圖18來解釋在抹除資料時卡控制器12之操作。圖18係用以幫助解釋卡控制器12之操作的一流程 圖。圖18之操作可藉由提供於NAND快閃記憶體11內的一控制電路(未顯示)來實施。
如圖18所示，卡控制器12之MPU 22發佈一抹除命令(步驟S20)。下一步，MPU 22存取欲抹除的記憶區塊BLK之頁PG0並讀取頁PG0中記錄的抹除數目(步驟S21)。接著，MPU 22決定指示抹除數目的值是否包含所有位元「1」(步驟S22)。例如，指示抹除數目的值為32位元資料，MPU 22決定該資料是否係「0xFFFF」。此決定係作出以決定該抹除數目是否可靠。
若所有位元為「1」(步驟S23中為是)，則MPU 22決定該資料係不可靠(步驟S24)。所有位元為「1」之事實意味著保持抹除數目的記憶胞電晶體MT處於抹除狀態。據此，可想像該資料已出於某原因而被抹除。據此，MPU 22重設讀取自頁PG0之抹除數目並保持所得數目(步驟S25)。即，MPU 22設定該抹除數目至「1」。接著，在該NAND快閃記憶體中，抹除記憶區塊BLK(步驟S26)。藉由該抹除操作，同時抹除在記憶區塊BLK內保持於記憶胞電晶體MT內的資料。其後，卡控制器12寫入在步驟S25中所保持之抹除數目(「1」)至記憶區塊BLK之冗餘頁PG0。
若該等位元之任一者在步驟S22中為「0」(在步驟S23中為否)，則MPU 22決定該資料係可靠(步驟S28)。接著，MPU 22遞增讀取自頁PG0之抹除數目並保持所得數目(步驟S29)。接著，抹除該資料(步驟S26)並將步驟S29中的遞增值寫入至頁PG0作為一新抹除數目。
雖然在圖17及18中，僅該抹除數目已寫入至該冗餘頁，但在圖18之步驟S27中不僅可寫入該抹除數目，而且還可寫入關於抹除操作的一詳細狀態。
換言之，如在該第二具體實施例中，在該第三具體實施例中，一記憶區塊BLK包括一第一記憶區域與一第二記憶區域。MPU 22寫入使用者資料至該第一記憶區域與該抹除及狀態數目至該第二區域。
如上所說明，該第三具體實施例之NAND快閃記憶體不僅產生該第一具體實施例中所解釋之項目(1)中的效果，而且還產生下面項目(3)至(5)中所說明之效果。當NAND快閃記憶體11具有自動寫入抹除及狀態數目至一記憶胞陣列30之功能時，特別獲得項目(3)至(5)中所說明之該等效果。當卡控制器12具有該功能時，特別獲得項目(4)及(5)中所說明之該等效果。
(3)可改良NAND快閃記憶體之故障分析效率。
在NAND快閃記憶體中，當重複寫入/抹除循環(下文，有時稱為W/E循環)時，記憶胞電晶體MT之特徵會劣化。將使用圖19來解釋此點。圖19係顯示一記憶胞電晶體MT之一臨限值分佈之一圖表。在該圖表中，隨著重複該W/E循環，該臨限值分佈會變化。圖19顯示資料「101」、資料「100」及資料「011」之臨限電壓作為一範例。
如圖19中所示，假定一普通記憶胞電晶體MT之臨限電壓之分佈寬度為△V1。當重複W/E循環時，該分佈寬度從△V1延伸至△V2。隨著W/E循環進一步重複並消耗記憶胞 電晶體MT，該臨限電壓分佈向低電壓側延伸且其分佈寬度延伸至△V3。
當該臨限電壓分佈寬度超過一特定值時，在讀取資料時位元錯誤如此頻繁地發生，使得ECC電路無法校正該等錯誤。即，無法讀取資料，從而導致NAND快閃記憶體之故障。
此時，若可決定由於讀取故障用於問題記憶區塊之重寫數目是否小於一保證值，則可能決定所發生的讀取故障是否已由產品的使用壽命所引起。
而且，在由於充滿W/E循環所消耗之區塊內，因為寫入或抹除操作仍未完成，一狀態錯誤傾向於出現。此一記憶區塊稱為一損壞區塊。
一般而言，在NAND快閃記憶體中，已決定重寫數目的保證值與除該等損壞區塊外的有效區塊之數目(排除損壞區塊之該等記憶區塊之數目)。當該等損壞區塊之數目增加且該等有效區塊之數目變得低於該保證值時，NAND快閃記憶體會發生故障。
此外，當該等損壞區塊之數目在NAND快閃記憶體內增加且無法滿足區塊之保證數目時，若該等損壞區塊係已知，則可決定該缺陷是否產生自產品的使用壽命，取決於在記憶區塊內的抹除數目是否超過重寫數目之保證值。即使損壞區塊係未知，仍讀取在NAND快閃記憶體中所有區塊內的抹除數目並與該重寫數目之保證值進行比較，從而使得可能大致決定該故障是否曾由使用壽命所引起。
使用該第三具體實施例之組態，從冗餘頁PG0讀取資料使得可能在記憶區塊BLK內掌握抹除數目，即重寫數目。明確而言，冗餘頁PG0可用以在故障NAND快閃記憶體中分析缺陷，從而改良故障分析效率。例如，若讀取自故障記憶區塊之冗餘頁之抹除數目已超過重寫數目之保證值，則決定該故障已由產品的使用壽命所產生。
(4)可改良NAND快閃記憶體之操作可靠性。
使用該第三具體實施例之組態，寫入條件或讀取條件係依據寫入於冗餘頁內的抹除及狀態數目來設定，從而改良NAND快閃記憶體之操作可靠性。以下將詳細解釋此效果。
圖20係顯示在寫入資料中一程式電壓Vpgm相對於時間而變化的一圖表。如圖20所示，在NAND快閃記憶體中，實施一寫入操作，同時施加至字線WL的程式電壓Vpgm正在逐漸升高。每次實施一寫入操作，執行驗證。假使此時程式電壓Vpgm之一變動為△Vpgm。在一寫入操作中，例如，電壓△Vpgm依據冗餘頁中的資料而變化。
下文，將使用圖21來解釋在一寫入操作中及在一讀取操作中NAND快閃記憶體之操作。圖21係用以幫助解釋在NAND快閃記憶體11中該控制電路(未顯示)之操作的一流程圖。
如圖21所示，當從卡控制器12接收一寫入存取或一讀取存取(步驟S30)時，該控制電路從欲存取的記憶區塊BLK之冗餘頁PG0中讀取抹除數目(步驟S31)。此時，該控制電路 可同時讀取狀態。接著，該控制電路決定所讀取的抹除數目是否已超過一預定特定值(步驟S32)。該特定值可能係在製造階段寫入至NAND快閃記憶體中一ROM等的一值或可在使用期間更新的資料。該特定值在決定記憶區塊BLK是否已消耗超出一特定位準時用作一參考。
當所讀取抹除數目已超過該特定值(步驟S33中為是)時，該控制電路決定記憶區塊BLK已消耗超過一特定位準。接著，當已接收一寫入存取(步驟S34中為是)時，該控制電路使電壓△Vpgm低於記憶區塊BLK未消耗的時候(步驟S35)。當已接收一讀取存取(步驟S34中為否)時，該控制電路設定所讀取臨限位準低於記憶區塊BLK未消耗的時候(步驟S36)。接著，該控制電路使用在步驟S35或S36中的設定值來寫入或讀取資料。
一般而言，在已重複W/E循環之一記憶胞電晶體MT中，在一寫入操作中，電荷傾向於累積於該電荷累積層內。而且，資料保持特徵會劣化且電荷更傾向於隨時間過去而逸出。然而，使用該第三具體實施例之方法，當將資料寫入至一消耗記憶胞電晶體MT時，使△Vpgm更低，從而使得可能抑制資料臨限值分佈之寬度之延伸。當讀取資料時，將電荷之逸出考慮在內，所讀取臨限位準設定得更低，從而使得可能抑制錯誤讀取之出現。由此，可改良NAND快閃記憶體之操作可靠性。
若該控制電路不具有上述功能，則卡控制器12可能具備相同的功能。明確而言，在NAND快閃記憶體11之一寫入 存取的情況下，卡控制器12預先讀取冗餘頁內的資料並將一參數改變命令發佈至NAND快閃記憶體11以依據抹除或狀態數目來改變△Vpgm。類似地，在一讀取操作中，卡控制器12預先讀取在冗餘頁內的資料並發佈一改變命令以減少所讀取的臨限位準。而且，卡控制器12可發佈一改變命令以在無法進行一ECC校正時在一重新載入操作中減少臨限位準。此使得修復一消耗記憶胞電晶體MT。
(5)可延長NAND快閃記憶體之使用壽命。
使用該第三具體實施例之組態，參考寫入冗餘頁內的抹除數目，從而使得可能在記憶胞陣列30中的該等記憶區塊BLK0至BLKm內均衡化抹除數目。此可藉由減少抹除數目較大之記憶區塊BLK之使用頻率且優先使用抹除數目較小之該等記憶區塊BLK來加以實現。此使得可能抑制損壞區塊之出現並延長NAND快閃記憶體11之使用壽命。以下將詳細解釋此方法。
卡控制器12依據抹除數目將該等記憶區塊BLK劃分成(例如)三個類別。抹除數目係小於一預定特定值的記憶區塊BLK屬於第一類別。屬於該第一類別的該等記憶體區域BLK係用以保持系統資料(例如，FAT檔案系統)。抹除數目係大於該第一類別之抹除數目的記憶區塊BLK屬於第二類別。屬於該第二類別之該等記憶區塊BLK係用以保持普通資料。抹除數目係大於該第二類別之抹除數目的記憶區塊BLK屬於第三類別。屬於該第三類別的該等記憶區塊BLK係視為正常情況下不使用的隔離區塊。接著，卡控制 器12在(例如)RAM 25內儲存哪個記憶區塊BLK屬於何類別。
此外，卡控制器12依據屬於各類別之記憶區塊BLK之數目來控制該等類別之間的抹除數目之臨限位準。此防止僅屬於該等類別之任一者的該等記憶區域BLK顯著地增加。將使用圖22來解釋此方法。圖22係用以幫助解釋一種在卡控制器12中在該等類別之間的控制抹除數目之臨限位準之方法。
如圖22所示，卡控制器12將該等類別之間的臨限值設定至一第一臨限位準(步驟S40)。基於該第一臨限位準，決定屬於第一類別至第三類別之記憶區塊之數目。接著，卡控制器12檢查屬於該第一類別的記憶區塊之數目(步驟S41)。若屬於該第一類別之記憶區塊之數目係小於一預定特定值(步驟S42中為是)，則卡控制器12放寬用於該第一類別之參考(步驟S43)。假使所得臨限位準為一第二臨限位準。下一步，卡控制器12使用該第二臨限位準來檢查屬於該第三類別的記憶區塊之數目(步驟S44)。若在步驟S41中已決定該記憶區塊之數目不小於該特定值(步驟S42中為否)，則卡控制器12進行至步驟S44。若屬於該第三類別之記憶區塊之數目係大於一預定特定值(步驟S45中為是)，則卡控制器12緊縮用於該第三類別之參考(步驟S46)。假使所得臨限位準為一第三臨限位準。下文，每次執行W/E循環，重複步驟S41及向前的該等程序，從而再次設定用於該第一類別與該第三類別之該等參考。
將使用圖23及24來解釋以上所說明內容之具體範例。圖23顯示表格以幫助解釋個別類別及屬於其的記憶區塊之數目，特別解說每次重複W/E時屬於個別類別之記憶區塊變化之方式。圖24係顯示類別間之臨限位準與在臨限位準下抹除數目之間的關係的一圖表。
首先，在時間t1，卡控制器12設定一第一臨限位準。該第一臨限位準係下列條件，如圖24所示：一記憶區塊BLK，其抹除數目係小於N1，屬於第一類別；一記憶區塊BLK，其抹除數目係大於或等於N1且小於N3，屬於第二類別；及一記憶區塊BLK，其抹除數目係大於或等於N3，屬於第三類別。假定5個記憶區塊BLK屬於第一類別、50個記憶區塊BLK屬於第二類別、及沒有任何記憶區塊BLK屬於第三類別，如圖23所示。此外，假定該些數目為最佳值。
其後，假定由於W/E循環之重複，在時間t2處3個記憶區塊BLK屬於第一類別、52個記憶區塊BLK屬於第二類別、及沒有任何記憶區塊BLK屬於第三類別，如圖23所示。即，屬於第一類別之記憶區塊之數目已減少過多且記憶區塊之數目過小而無法記錄系統資訊(在圖22中步驟S42中為是)。
接著，卡控制器12改變在第一類別與第二類別之間的臨限位準(圖22中步驟S43)。即，如圖24所示，卡控制器12將在第一類別與第二類別之間的臨限位準變成N2(>N1)。由此，在時間t3處5個記憶區塊屬於第一類別、50個記憶 區塊屬於第二類別、及沒有任何記憶區塊屬於第三類別，如圖23所示。即，抹除數目係大於或等於N1且小於N2的二個記憶區塊BLK從第二類別變成第一類別。
其後，假定由於W/E循環之重複，在時間t4處5個記憶區塊BLK屬於第一類別、20個記憶區塊BLK屬於第二類別、及30個任何記憶區塊BLK屬於第三類別，如圖23所示。即，由於屬於第二類別之該等記憶區塊BLK之抹除數目增加，屬於第二類別之記憶區塊之數目已減少過多(圖22中步驟S45中為是)。
接著，卡控制器12改變在第二類別與第三類別之間的臨限位準(圖22中步驟S46)。即，如圖24所示，卡控制器12將在第二類別與第三類別之間的臨限位準變成N4(>N3)。由此，5個記憶區塊屬於第一類別、50個記憶區塊屬於第二類別、及沒有任何記憶區塊屬於第三類別，如圖23所示。即，抹除數目係大於或等於N3且小於N4的30個記憶區塊BLK從第二類別變成第一類別。
使用上述方法，需保持系統資料之記憶區塊BLK之數目、需保持普通資料之記憶區塊BLK之數目及隔離區塊BLK之數目始終保持在最佳值，從而防止僅消耗該等記憶區塊BLK之任一者。
該第三具體實施例可應用於該第一具體實施例之第一及第二修改。在圖13及14中，抹除及狀態數目係寫入至該冗餘頁。在該第三具體實施例中，頁PG0已視為一冗餘頁且抹除及狀態數目係寫入至頁PG0。然而，如同在該第二具 體實施例中，頁PG128可視為一冗餘頁並可將抹除及狀態數目寫入至頁PG128或另一頁。期望應將抹除及狀態數目寫入至頁PG0。原因係，在NAND快閃記憶體自動寫入抹除數目之情況下，需等待控制器完成寫入該資料至頁PG0至PG127並因此從減低丟失關於抹除數目之資訊之風險的觀點看，期望應在抹除之後立即寫入抹除及狀態數目。
[第四具體實施例]
下一步，將解釋依據本發明之一第四具體實施例之一半導體記憶裝置與一記憶系統。類似於第二及第三具體實施例，該第四具體實施例係關於如何使用在該第一具體實施例中未使用的一頁。在該第四具體實施例中，該冗餘頁係用以保持大小小於一頁大小的資料。由於該記憶系統之組態與卡控制器12與NAND快閃記憶體11之組態係如該第一具體實施例中所解釋之圖1至6所示，故將會省略其解釋。圖25係包括於該第四具體實施例之一8位準NAND快閃記憶體11內之一記憶區塊BLK之一方塊圖，以頁顯示一記憶區塊BLK。儘管在圖25中僅顯示記憶區塊BLK0，但此亦適用於其他記憶區塊BLK1至BLKm。
如圖25所示，由於如在該第一具體實施例中，各記憶胞電晶體MT能夠保持3位元資料，故各記憶區塊BLK具有(43WL×3位元)＝129頁。其中，頁PG0至PG127係用作一使用者資料區域。即，使用者可使用之區域之大小為512個千位元組。而且，在該第一具體實施例中不使用的頁PG128係用作用於儲存更新資料的一頁，其資料大小係小 於一頁大小(4個千位元組)且用於儲存於記憶區塊BLK內該等頁PG0至PG127之任一者內的資料。直至將更新資料寫入至頁PG128，頁128可從卡控制器12來存取，但無法從主機設備2來存取。反之，在其寫入之後，還可從主機設備2來存取，但禁止存取保持更新原始資料之頁。據此，在存取頁PG128之前及之後，使用者可存取之區域之大小為512個千位元組，從而保持不變。此可藉由卡控制器12來實現，該卡控制器丟棄保持更新原始資料之頁之邏輯位址並分配一新邏輯位址至頁PG128。
下一步，將使用圖26來解釋在寫入資料時卡控制器12之操作。圖26係用以幫助解釋卡控制器12之操作的一流程圖。
如圖26所示，卡控制器12之MPU 22決定欲覆寫至該等記憶區塊BLK之任一者的資料之資料大小是否小於頁大小(4個千位元組)(步驟S50)。若該等覆寫資料之大小係小於頁大小(在步驟S51中為是)，則MPU 22指定頁PG128作為一頁位址(步驟S52)。若該等覆寫資料之資料大小為頁大小，則MPU 22指定頁PG0至PG127之任一者為一頁位址(步驟S53)。接著，將該等覆寫資料寫入至在NAND快閃記憶體11中在步驟S52或步驟S53中所指定之頁(步驟S54)。
如在該第二具體實施例中，在該第四具體實施例中，記憶區塊BLK包括一第一記憶區域與一第二記憶區域。接著，更新在該第一區域內所保持之資料，MPU 22將該更新資料寫入至該第二記憶區域。
如上所說明，該第四具體實施例之NAND快閃記憶體不僅產生該第一具體實施例中所解釋之項目(1)中的效果，而且還產生下面項目(6)中所說明之效果。
(6)抑制一複製程序之出現，從而改良NAND快閃記憶體之寫入速度。
一般而言，無法在NAND快閃記憶體中覆寫資料。原因係開始於最靠近選擇閘極線SGS者，資料係在NAND快閃記憶中依序寫入至該等記憶胞電晶體MT。據此，當在該等頁之任一者中更新資料時，即使其係小於頁大小一較小數量的資料，仍需要一複製程序。將使用圖27來解釋此點。圖27係二個記憶區塊BLK0、BLK1之一方塊圖。
如圖27所示，考量在(例如)記憶區塊BLK0中更新頁PG3中資料的一情況。在此情況下，由於無法在記憶區塊BLK0之頁PG3中覆寫資料，故準備另一抹除記憶區塊BLK1。接著，將在記憶區塊BLK0之頁PG0至PG2內的資料複製至記憶區塊BLK1。下一步，將更新資料寫入至記憶區塊BLK1。最後，將在記憶區塊BLK0之頁PG4至PG127內的資料複製至記憶區塊BLK1。如上所說明，即使更新大小較小的資料，仍需要複製一極大數量資料的操作，從而引起使寫入操作更緩慢之問題。
然而，在該第四具體實施例中，不需要該複製程序。將使用圖28來解釋此點。圖28係記憶區塊BLK0之一方塊圖。
如圖28所示，在記憶區塊BLK0中，頁PG128係準備作為 一冗餘頁。當更新頁PG3中的資料時，將更新資料寫入至頁PG128。從此刻起，在頁PG3內的資料變成無效資料並禁止從外部存取其。
如上所說明，不需要一複製程序，從而使NAND快閃記憶體之寫入操作明顯地更快。雖然在該第四具體實施例中，更新資料一直小於頁大小，但更新資料可能為頁大小，假定其覆寫資料。當然，該第四具體實施例可應用於該第一具體實施例之第一及第二修改。而且，在頁PG0至PG128中，用作冗餘頁之頁不一定限於頁PG128而可能係頁PG0至PG128之任一者。
[第五具體實施例]
下一步，將解釋依據本發明之一第五具體實施例之一半導體記憶裝置與一記憶系統。該第五具體實施例使得該等第二至第四具體實施例應用於一4位準NAND快閃記憶體。由於該記憶系統、卡控制器12與NAND快閃記憶體11之每一者之組態係如該第一具體實施例中所解釋之圖1至4所示，故將會省略其解釋。圖29係包括於該第五具體實施例之一4位準NAND快閃記憶體11內的一記憶區塊BLK之一電路圖。
如圖29所示，該第五具體實施例之記憶區塊BLK使得，在該第一具體實施例中所解釋之圖5之組態下，字線WL之數目變成33並修改記憶胞電晶體MT以便保持4位準資料，即2位元資料。
圖30係顯示記憶胞電晶體MT之臨限電壓的一圖表，特 別顯示以該4個位準保持各資料項目時的一臨限電壓分佈。如圖30所示，記憶胞電晶體MT之臨限電壓按此順序上升：「11」、「10」、「01」及「00」。當然，此係解說性且非限制性。可適當設定個別資料項目與其臨限電壓之間的對應。
圖31係記憶區塊BLK之一方塊圖，以頁顯示記憶區塊BLK。儘管在圖31中僅顯示記憶區塊BLK0，但此亦適用於其他記憶區塊BLK1至BLKm。
如圖31所示，由於各記憶胞電晶體MT能夠保持2位元資料，故各記憶區塊BLK具有(33WL×2位元)＝66頁。其中，頁PG0至PG63係用作一使用者資料區域。頁PG64、PG65係用作冗餘頁。據此，使用者可使用之區域之大小為256個千位元組，從而可由一個二次方值來表達。該等冗餘頁PG64、PG65係用作在該等第二至第四具體實施例中所解釋之冗餘頁。即，該等冗餘頁PG64、PG65係用以保持系統管理資訊、抹除及狀態數目或更新資料。
換言之，記憶區塊BLK包括一第一記憶區域，其包括頁PG0至PG63；及一第二記憶區域，其包括頁PG64、PG65。該第一記憶區域係一記憶空間(256個千位元組)，其由連接至字線WL0至WL31之該等記憶胞電晶體MT之每一者內的2個位元所形成。該第二記憶區域係一記憶空間(8個千位元組)，其由連接至字線WL32之該等記憶胞電晶體MT之每一者內的2個位元所形成。MPU 22將頁PG64、65視為冗餘頁。當然，視為冗餘頁的該等頁不限於頁 PG64、PG65並可能係頁PG0至PG65中的二者。
如上所說明，該等第二至第四具體實施例可不僅應用於一8位準NAND快閃記憶體，而且還應用於一4位準NAND快閃記憶體。雖然在該第五具體實施例中，已解釋一4位準NAND快閃記憶體，但其仍可應用於一NAND快閃記憶體，其保持2i 位元資料(i係一自然數)，諸如2位準資料或16位準資料。
如上所說明，使用依據該等第一至第五具體實施例之每一者之一記憶系統與一NAND快閃記憶體，可改良資料保持可靠性。在該第一具體實施例之一NAND快閃記憶體中，在一8位準NAND快閃記憶體中調整字線之數目並禁止使用該等頁之任一者，從而設定該等記憶區塊BLK之容量至一個二次方值。
明確而言，該第一具體實施例之8位準NAND快閃記憶體包括複數個記憶胞電晶體MT，各記憶胞電晶體MT具有一堆疊閘極，其包括一電荷累積層與一控制閘極；複數個記憶區塊BLK，在各記憶區塊中該等記憶胞電晶體MT以一矩陣配置；及字線WL0至WL42，其係以該等記憶區塊BLK中的一共同連接方式在相同列內連接至該等記憶胞電晶體MT之該等控制閘極。在記憶區塊BLK內的該等記憶胞電晶體MT內的資料係同時抹除，從而使記憶區塊BLK成為資料的一抹除單元。而且，該等記憶胞電晶體MT之任一者能夠保持3位元資料。包括於記憶區塊BLK內的該等記憶胞電晶體MT可保持之資料大小為512個千位元組。
雖然在該第一具體實施例中，已解釋一8位準NAND快閃記憶體，但該具體實施例不限於此。該具體實施例可應用於另一類型的NAND快閃記憶體，假定各記憶胞電晶體MT保持M位元的資料(M≠2i ，其中i係一自然數而M係大於或等於3的一自然數)且一記憶區塊之大小係L個位元(L＝2k ，其中k係一自然數)。
在該等第二至第四具體實施例中，一冗餘頁係藉由調整字線之數目來提供。該冗餘頁係用以保持系統管理資訊、抹除數目或頁更新資料。
明確而言，依據該等第二及第三具體實施例之記憶系統係一記憶系統，其包括一半導體記憶裝置(一8位準NAND快閃記憶體11)，其能夠保持資料；及一記憶體控制器12，其從外部接收第一資料並將該等第一資料寫入至該半導體記憶裝置。該8位準NAND快閃記憶體11包括複數個記憶胞電晶體MT，各記憶胞電晶體MT具有包括一電荷累積層與一控制閘極之一堆疊閘極並能夠保持3位元資料；複數個記憶區塊BLK，在各記憶區塊中該等記憶胞電晶體MT以一矩陣配置；及字線WL0至WL42，其係以在該等記憶區塊BLK中的一共同連接方式在相同列內連接至該等記憶胞電晶體MT之該等控制閘極。記憶體控制器12包括一介面21，其從外部接收該等第一資料；及一處理器(MPU22)，其寫入該等第一資料至8位準NAND快閃記憶體11並產生第二資料、關於該等記憶區塊BLK之資料，然後將該第二資料寫入至該半導體記憶裝置。在記憶區塊BLK 內所包括的該等記憶胞電晶體MT內的資料係同時抹除，從而使記憶區塊BLK成為資料的一抹除單元。而且，該等字線WL0至WL42包括第一字線WL0至WL41與一第二字線WL42。記憶區塊BLK包括一第一記憶區域(頁PG0至PG127)與一第二記憶區域(頁PG128)。該第一記憶區域(頁PG0至PG127)係一記憶空間，其由連接至該等第一字線WL0至WL41之該等記憶胞電晶體MT之每一者中的該3個位元與連接至該等第二字線WL42的該等記憶胞電晶體MT之每一者中的該3個位元之二個(j＝2<3)所形成並可以總大小保持512個千位元組(＝2i ，其中i係一自然數)的資料。該第二記憶區域(頁PG128)係一記憶空間，其由連接至第二字線WL128之該等記憶胞電晶體MT之每一者中的1(＝3－2)位元所形成。MPU 22寫入該等第一資料至該第一記憶區域(頁PG0至PG127)並寫入該第二資料至該第二記憶區域(頁PG128)。
此外，在該第四具體實施例中，當從外部接收用於保持於該第一記憶區域(頁PG0至PG127)之資料的更新資料時，在該等第二及第三具體實施例之每一者之組態下，MPU 22將該更新資料寫入至該第二記憶區域(頁PG128)。
如在該第五具體實施例中所解釋，在4位準NAND快閃記憶體11之情況下，該第一記憶區域(頁PG0至PG63)係一記憶空間，其係由連接至該等第一字線WL0至WL31並可以總大小保持256個千位元組(＝2i ，其中i係一自然數)的該等記憶單元電晶體MT之每一者中的2個位元所形成。該第二 記憶區域(頁PG64、PG65)係一記憶空間，其由連接至第二字線WL32之該等記憶胞電晶體MT之每一者中的2個位元所形成。
當存在複數個冗餘頁時，可組合該等第二至第四具體實施例。明確而言，可在一冗餘頁中儲存系統管理資訊，在另一冗餘頁中儲存抹除數目，並在又另一冗餘頁中儲存更新資料。
此外，字線之數目、位元之數目及各記憶胞電晶體MT可保持之位元數目不限於上述具體實施例中所解釋的該等者並可適當地選擇。而且，在上述具體實施例中，已使用一記憶卡作為一範例來給出解釋，但當然該等具體實施例不限於一記憶卡。
習知此項技術者將會容易地明白額外的優點及修改。因此，本發明在其更廣泛態樣上不限於本文所示及所說明之特定細節及代表性具體實施例。據此，可進行各種修改而不脫離隨附申請專利範圍及其等效內容所定義之一般創新概念之精神或範疇。
1‧‧‧記憶卡
2‧‧‧主機設備
11‧‧‧8位準NAND快閃記憶晶片/NAND快閃記憶體
12‧‧‧卡控制器
13‧‧‧信號接針
14‧‧‧匯流排介面
21‧‧‧主機介面模組
22‧‧‧微處理器單元(MPU)
23‧‧‧快閃控制器
24‧‧‧唯讀記憶體(ROM)
25‧‧‧隨機存取記憶體(RAM)
26‧‧‧緩衝器
30‧‧‧記憶胞陣列
31‧‧‧列解碼器
32‧‧‧頁緩衝器
40‧‧‧記憶區塊/第一區域
41‧‧‧第二區域
42‧‧‧NAND胞
BL0至BL32767‧‧‧位元線
MT0至MT42‧‧‧記憶胞電晶體
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
WL0至WL43‧‧‧字線
圖1係依據本發明之一第一具體實施例之一記憶系統之一方塊圖；圖2係顯示在依據該第一具體實施例之一記憶卡中信號至信號接針之分配的一表格；圖3係包括於該第一具體實施例之記憶卡中的一卡控制器之一方塊圖； 圖4係依據該第一具體實施例之一快閃記憶體之一方塊圖；圖5係依據該第一具體實施例之快閃記憶體之一電路圖；圖6係顯示包括於該第一具體實施例之快閃記憶體內之一記憶胞電晶體之一臨限值分佈的一圖表；圖7係包括在該第一具體實施例之快閃記憶體內之一記憶區塊的一方塊圖；圖8係依據該第一具體實施例之快閃記憶體之記憶空間與記憶區塊之一概念圖；圖9係在快閃記憶體中記憶空間與記憶區塊之一概念圖；圖10係包括於快閃記憶體內之記憶區塊之一方塊圖；圖11係在依據該第一具體實施例之快閃記憶體內記憶空間與記憶區塊之一概念圖；圖12係依據該第一具體實施例之快閃記憶體之一電路圖；圖13及14分別係依據該第一具體實施例之一第一及一第二修改之快閃記憶體之電路圖；圖15係包括於本發明之第二具體實施例之一快閃記憶體內的一記憶區塊之一方塊圖；圖16係用以幫助解釋用於依據該第二具體實施例之一卡控制器之一資料寫入方法的一流程圖；圖17係包括於本發明之一第三具體實施例之一快閃記憶 體內的一記憶區塊之一方塊圖；圖18係用以幫助解釋用於依據該第三具體實施例之一卡控制器之一資料抹除方法的一流程圖；圖19係包括於快閃記憶體內之一記憶胞電晶體之一臨限值分佈的一圖表，顯示臨限分佈寬度由於消耗而增加的方式；圖20係顯示快閃記憶體之一寫入電壓變化的一圖表；圖21係用以幫助解釋在依據該第三具體實施例之快閃記憶體或卡控制器中一資料寫入方法與一資料讀取方法的一流程圖；圖22係用以幫助解釋在該第三具體實施例之快閃記憶體或卡控制器中一抹除數目均衡方法的一流程圖；圖23係用以幫助解釋該第三具體實施例之快閃記憶體或卡控制器中抹除數目均衡方法之一示意圖，顯示屬於各類別之記憶區塊之數目相對於時間的一變化；圖24係顯示在該第三具體實施例之快閃記憶體或卡控制器中在均衡化抹除數目中類別間之臨限位準與抹除數目之間的關係的一圖表；圖25係包括於依據本發明之一第四具體實施例之一快閃記憶體內的一記憶區塊之一方塊圖；圖26係用以幫助解釋用於依據該第四具體實施例之一卡控制器之一資料寫入方法的一流程圖；圖27係包括於該快閃記憶體內之記憶區塊之一方塊圖，顯示在更新資料時所執行之一複製操作； 圖28係包括於該第四具體實施例之快閃記憶體內之記憶區塊之一方塊圖，顯示在更新資料時不需要一複製操作；圖29係依據本發明之一第五具體實施例之一快閃記憶體之一電路圖；圖30係顯示包括於依據該第五具體實施例之快閃記憶體內之一記憶胞電晶體之臨限值分佈的一圖表；圖31係包括於依據該第五具體實施例之快閃記憶體內之記憶區塊的一方塊圖。
(無元件符號說明)

Claims (13)

  1. 一種記憶系統，其包含：一半導體記憶裝置，其能夠保持資料並包括複數個記憶區塊，各記憶區塊包括複數個記憶胞單元，保持於相同記憶區塊內之該資料係同時抹除；以及一控制器，其能夠從一主機設備接收第一資料；其中複數個記憶胞單元之每一者包括一第一選擇電晶體、一第二選擇電晶體、複數個第一記憶胞電晶體以及複數個第二記憶胞電晶體，該等第一及第二記憶胞電晶體係串聯連接於該第一選擇電晶體之源極與該第二選擇電晶體之汲極之間，該等第一記憶胞電晶體係串聯連接於該等第二記憶胞電晶體之第一者與該等第二記憶胞電晶體之第二者之間；該等第一及第二記憶胞電晶體之每一者包括一電荷累積層與一控制閘極並能夠保持M個位元的資料(M≠2i ，其中i係一自然數，且M係大於2的一自然數)；各記憶區塊包括一記憶空間，其由該等第一記憶胞電晶體之每一者中的該M個位元與該等第二記憶胞電晶體之每一者中的比該M個位元少的位元所形成，該記憶空間能夠以一資料大小保持L個位元(L=2k ，其中k係一自然數)；以及該控制器將該等第一資料寫入至該等記憶區塊之每一者，使得該等第一記憶胞電晶體之每一者保持M個位元且該等第二記憶胞電晶體之每一者僅保持比該M個位 元少的位元。
  2. 一種記憶系統，其包含：一半導體記憶裝置，其能夠保持資料並包括複數個記憶區塊，各記憶區塊包括複數個記憶胞單元，保持於相同記憶區塊內之該資料係同時抹除；以及一控制器，其能夠從一主機設備接收第一資料；其中複數個記憶胞單元之每一者包括一第一選擇電晶體、一第二選擇電晶體、複數個第一記憶胞電晶體以及複數個第二記憶胞電晶體，該等第一及第二記憶胞電晶體係串聯連接於該第一選擇電晶體之源極與該第二選擇電晶體之汲極之間，該等第一記憶胞電晶體係串聯連接於該等第二記憶胞電晶體之第一者與該等第二記憶胞電晶體之第二者之間；該等第一及第二記憶胞電晶體之每一者包括一電荷累積層與一控制閘極並能夠保持M個位元的資料(M係大於或等於2的一自然數)；各記憶區塊包括一第一記憶區域與一第二記憶區域，該第一記憶區域係一記憶空間，其由該等第一記憶胞電晶體之每一者中的該M個位元與該等第二記憶胞電晶體之每一者中的該M個位元之j個位元(j係一自然數，滿足j<M)所形成，該第一記憶區域能夠以一資料大小保持L個位元(L=2k ，其中k係一自然數)，且該第二記憶區域係一記憶空間，其由該等第二記憶胞電晶體之每一者中的M個位元或(M-j)個位元所形成；以及 該控制器將該等第一資料僅寫入至該半導體記憶裝置之該第一記憶區域；其中該控制器內部地產生第二資料，然後將該第二資料寫入至該第二記憶區域。
  3. 如請求項2之系統，其中該第二資料係關於該等記憶區塊的系統管理資訊。
  4. 如請求項2之系統，其中該第二資料係在抹除該等記憶區塊中資料的次數。
  5. 如請求項4之系統，其中在抹除資料時，該控制器從欲抹除該記憶區塊之一者中的該第二記憶區域內讀取該次數並在抹除之後，更新該第二記憶區域內所保持之該次數。
  6. 如請求項5之系統，其中在抹除資料時，該控制器存取欲抹除該記憶區塊內的該第二記憶區域，並在該第二記憶區域內的所有記憶胞電晶體處於一抹除狀態時重設該次數。
  7. 如請求項4之系統，其中用於一寫入操作或一讀取操作的一操作條件係依據該第二記憶區域內所保持之該次數來設定。
  8. 如請求項7之系統，其中用於一寫入操作的一條件係施加至該控制閘極之一程式電壓之量值，以及用於該讀取操作的操作條件係在決定讀出資料時的一臨限位準。
  9. 如請求項4之系統，其中該控制器依據在該第二記憶區 域內所保持之該次數來控制該等記憶區塊之使用頻率。
  10. 如請求項9之系統，其中該控制器藉由比較該第二記憶區域內所保持之該次數與一決定臨限值來決定是否要使用該等記憶區塊，以及依據用於該等記憶區塊之每一者之該次數之分佈來改變該臨限值。
  11. 一種記憶系統，其包含：一半導體記憶裝置，其能夠保持資料並包括複數個記憶區塊，各記憶區塊包括複數個記憶胞單元，保持於相同記憶區塊內之該資料係同時抹除；以及一控制器，其能夠從一主機設備接收第一資料；其中複數個記憶胞單元之每一者包括一第一選擇電晶體、一第二選擇電晶體、複數個第一記憶胞電晶體以及複數個第二記憶胞電晶體，該等第一及第二記憶胞電晶體係串聯連接於該第一選擇電晶體之源極與該第二選擇電晶體之汲極之間，該等第一記憶胞電晶體係串聯連接於該等第二記憶胞電晶體之第一者與該等第二記憶胞電晶體之第二者之間；該等第一及第二記憶胞電晶體之每一者包括一電荷累積層與一控制閘極並能夠保持M個位元的資料(M係大於或等於2的一自然數)；各記憶區塊包括一第一記憶區域與一第二記憶區域，該第一記憶區域係一記憶空間，其由該等第一記憶胞電晶體之每一者中的該M個位元與該等第二記憶胞電 晶體之每一者中的該M個位元之j個位元(j係一自然數，滿足j<M)所形成，該第一記憶區域能夠以一資料大小保持L個位元(L=2k ，其中k係一自然數)，且該第二記憶區域係一記憶空間，其由該等第二記憶胞電晶體之每一者中的M個位元或(M-j)個位元所形成；以及該控制器將該等第一資料僅寫入至該半導體記憶裝置之該第一記憶區域。其中在接收用於保持於該第一記憶區域內之資料的更新資料時，該控制器將該更新資料寫入至該第二記憶區域。
  12. 如請求項11之系統，其中在一抹除狀態下禁止從該主機設備存取該第二記憶區域並在已寫入該更新資料之後允許存取其。
  13. 如請求項12之系統，其中在寫入該更新資料至該第二記憶區域之後，該控制器禁止在該第一記憶區域內存取保持更新前資料的該第二記憶胞電晶體。
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