JP2004326867A - データ記憶システム - Google Patents

Abstract

【課題】リードディスターブによる不良発生を未然に防止することができるデータ記憶システムを提供する。
【解決手段】メモリセルアレイ１を含むメモリマクロ７と、互いに第１の内部配線９２で接続された誤りビット検出回路５と誤りビット判定回路６とを含み、メモリマクロ７と第２の内部配線９１を介して接続された誤り訂正符号回路部１００と、メモリセルアレイ１の誤り訂正において一時的に使用するテンポラリメモリ１０１，１０２とを備える。テンポラリメモリはメモリマクロ７内に形成されていてもよい。或いは又、メモリマクロ７及び誤り訂正符号回路部１００の外部に形成され、外部Ｉ／Ｏ線９４を介して誤りビット判定回路６に接続されていても良い。データ誤り符号訂正回路（ＥＣＣ）を用いて、データ破壊が生じる前にリードディスターブを検出し、リフレッシュする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不良ビットが生じても救済可能な信頼性の高いデータ記憶システムに関し、特に、読み出しによるデータ破壊に対する信頼性を向上したデータ記憶システムに関する。
【０００２】
【従来の技術】
電荷蓄積層にチャネルから絶縁膜を介してトンネル電流によって注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じた電界効果トランジスタ（ＭＯＳＦＥＴ）のコンダクタンス変化を測定し、情報を読み出す不揮発性半導体メモリ（ＥＥＰＲＯＭ）が開発されている。中でも、メモリセルを複数個直列又は並列接続してメモリセルブロックを形成したＮＡＮＤ型又は仮想接地型ＥＥＰＲＯＭは、選択トランジスタゲートの数をメモリセルよりも大幅に減らすことができ、より高密度化を実現することができる。ここで、上記ＥＥＰＲＯＭでは、ＤＲＡＭと異なりデータ破壊を伴わずに複数回読み出すことが可能である。しかし、読み出し操作によって、非選択のＥＥＰＲＯＭセルの選択ゲートに電圧が印加され、読み出し操作を繰り返すことにより、データが破壊するリードディスターブ（Ｒｅａｄ Ｄｉｓｔｕｒｂ）が生じ、読み出し時の電流を大きく確保できない問題があった。
【０００３】
従来のＥＥＰＲＯＭメモリセルのしきい値Ｖｔｈｉのゲートストレス印加時間に対する変化は、図４８に示すように、ストレス印加時間の経過と共に、上昇する傾向を示している。Ｖｔｈｉは、電荷蓄積層に電荷が蓄積していない場合のしきい値電圧示し、図４８では、ストレス印加前では、例えば、電荷蓄積層に正の電荷が蓄積している状態、いわゆる消去状態となっている。ここで、図４８の挿入図のように、ソース・ドレイン電極に対して制御ゲート電極に正の電圧を印加することにより、ソース・ドレイン領域と電気的に接続されたチャネル領域から、電荷蓄積層に電子が注入され、しきい値Ｖｔｈｉが上昇する。ここで、ゲート電圧が高いほど、電荷蓄積層とチャネル領域との電界が強くなり、注入される電流が増加するため、同じストレス印加時間でもしきい値Ｖｔｈｉの上昇量が大きくなる。ここで、電荷蓄積層とチャネル領域との間の絶縁膜（トンネル絶縁膜）が薄膜化するほど、同じ電圧でも電界が上昇するためこの電流注入が顕著になり、例えば、シリコン窒化膜（ＳｉＮ）を電荷蓄積層として用いたＥＥＰＲＯＭメモリセルエレメントでは、特許文献１に記載されているように、２．５Ｖ以下の低い制御電圧でも、しきい値Ｖｔｈｉ上昇が生じてしまうことが知られている。
【０００４】
浮遊ゲート型メモリセルにおいても、電荷蓄積層への電流注入は同様に生じるため、このしきい値Ｖｔｈｉが上昇する問題は同様に生じる。特に浮遊ゲート型メモリセルでは、しきい値上昇が著しく主分布からはずれた分布を示す、いわゆる「裾ビット」が存在し、問題となる。ここで、「裾ビット」とは、メモリセルアレイを構成するメモリセルの内、しきい値電圧の度数分布を測定した時に、誤り訂正符号回路（ＥＣＣ）で救済できるレベル以下の、正規分布から外れて検出される、メモリセルのことをいう。具体的には、例えば、１Ｇビットのメモリセルアレイに対して、１０ビット程度であるが、その発生原因は浮遊ゲートと半導体基板との間のトンネル酸化膜のリーク電流であるといわれている。
【０００５】
特に、このようなしきい値Ｖｔｈｉの変化は、メモリセル又はメモリセルの情報蓄積領域が直列に接続され、それぞれが独立にデータ読み出しを実行する、メモリセルブロック構成において問題となる。なぜならば、読み出しを行うメモリセルに対して直列に接続された非選択メモリセルでは、書き込みしきい値よりも高い電圧を制御電極に印加する必要があるからである。対策として、例えば本発明者らにより既に開示された特許文献２では、データ記憶用のメモリセルと並列して、データ選択線を共有するようにデータ破壊検出用のメモリセルを形成し、データ読み出し時に同時により強い電界ストレスを印加することにより、データ記憶用のメモリセルよりも先にしきい値変化を起こさせることにより、データ破壊を未然に検知する例が開示されている。しかしながら、特許文献２では、データ記憶用のメモリセルとデータ破壊検出用のメモリセルは別々に構成するために、それら２種類のメモリセルの特性ばらつきによって、必ずしもデータ破壊検出セルがデータ記憶用のメモリセルよりも早くデータ破壊するとは限らないという問題があった。これは特に、例えば、データ破壊検出用セルが読み出しストレスに強く、一方、データ記憶用のメモリセルが異常に読み出しストレスに弱いセル、いわゆる「裾ビット」であった場合に問題となる。また、この問題を回避するために、データ破壊検出用メモリセルの電界をより大きくすることが必要になるが、これによりデータリフレッシュ間隔が短くなり、より多くの時間がデータリフレッシュに費やされるという問題があった。また、データ破壊検出用のメモリセルが特別に必要であり、このメモリセルはリードディスターブデータ破壊検出専用であるため、例えば書き込み電荷保持の電荷漏れに起因する不良ビットについては救済できず、チップ面積が増大するという問題があった。
【０００６】
【特許文献１】
特開平１１−３３０２７７号公報
【０００７】
【特許文献２】
特開２００２−１５０７８３号公報
【０００８】
【発明が解決しようとする課題】
本発明の目的は、読み出しによるデータ破壊に対してデータ破壊セルを直接検出し、かつそのデータを完全に復元可能とすることにより、データリフレッシュの間隔を長くし、データ記憶用メモリセルと別にデータ破壊検出用メモリセルを形成することを不要としたデータ記憶システムを提供することにある
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、（ロ）第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出し、その誤り位置の情報を出力する回路と、（ハ）誤りを生じたビットのデータが”１”か”０”かを判別する回路とを備え、（二）判別結果が”１”または”０”いずれかで選択的に第１のページのメモリセルを消去し、誤り訂正したデータを書き込みするデータ記憶システムであることを要旨とする。
【００１０】
本発明の第２の特徴は、（イ）少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、（ロ）第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出し、その誤り位置の情報を出力する回路と、（ハ）誤りを生じたビットのデータが”１”か”０”かを判別する回路とを備え、（二）判別結果が”１”または”０”いずれかで選択的に第１のページと異なるページに第１の複数のメモリセルに誤り訂正したデータを書き込みするデータ記憶システムであることを要旨とする。
【００１１】
本発明の第３の特徴は、（イ）少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、（ロ）少なくとも１つのページからなる第３の複数のメモリセルと、（ハ）第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出する回路とを備え、（二）第３の複数のメモリセルが誤りページの位置情報を複数個記録するデータ記憶システムであることを要旨とする。
【００１２】
本発明の第４の特徴は、（イ）少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができる第１の複数のメモリセルと、（ロ）第１の複数のメモリセルのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出する第１のデータ制御回路とからなり、（ハ）第１の複数のメモリセルの少なくとも１つは、”１”または”０”の保持状態のいずれかで、複数回読み出し操作を行うとビット変化が生じ、（二）第１のデータ制御回路は外部データ出力端子を有し、（ホ）電源投入時、複数の第１のメモリセルの第１のページは外部入出力から情報ビットをすべて読み出すことができ、電源投入時に第１のページを読み出すことができるように構成され、（へ）第１のデータ制御回路に対し、電源遮断、電源投入、および少なくとも１つのページのデータを外部データ出力端子より読み出す一連の動作を複数回繰り返した場合に、ページに書き込んだ情報データと同じ情報データが読み出せる回数は、少なくとも１つのページのデータを連続的に読み出す操作をページに書き込んだ情報データと同じ情報データが読み出せる回数よりも多いデータ記憶システムであることを要旨とする。
【００１３】
本発明の第５の特徴は、（イ）メモリセルアレイを含むメモリマクロと、（ロ）メモリマクロと接続された誤り訂正符号回路部と、（ハ）メモリセルアレイの誤り訂正において一時的に使用されるテンポラリメモリとを備え、（二）テンポラリメモリは、メモリマクロ内において、メモリセルアレイの一部として形成されるデータ記憶システムであることを要旨とする。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
本発明の概要は、データ誤り符号訂正回路（ＥＣＣ）を用いて、データ破壊が生じる前にリードディスターブを検出し、リフレッシュするデータ記憶システムである。データ誤り符号訂正回路（ＥＣＣ）を分析することによりリードディスターブによる不良発生を未然に防止することができる。ＮＡＮＤ型フラッシュメモリを例えば、携帯電話等の応用分野に代表されるような高速動作させる環境において使用する場合においては、リードディスターブリフレッシュが必須となる。また、リフレッシュ検出において、ＮＡＮＤ型フラッシュメモリを用いることができ、「裾ビット」があっても正しくリフレッシュ時期を検出することができるので、応用面も拡大される。データ誤り符号訂正回路（ＥＣＣ）の読み出し出力が遅れる問題に対しても対応することができる。
【００１６】
このため、第１の実施の形態においては、テンポラリメモリをメモリマクロの外部に配置した構成について説明する。第２の実施の形態においては、テンポラリメモリをメモリマクロの内部に配置した構成について説明する。更に、第３の実施の形態においては、動作シーケンスの異なるモードについて説明しており、第１のメモリセルブロックの内容を誤り訂正して第２のメモリセルブロックに書き込み、更に、第２のメモリセルブロックの内容を第１のメモリセルブロックに書き込むことによって、第１のメモリセルの内容を第１のメモリセルの場所にリフレッシュすることを特徴とする動作方法について説明する。更に又、第４の実施の形態においては、ＮＡＮＤセルアレイブロックをＭＯＮＯＳ型ゲートを用いて構成した例について説明する。更に又、第５の実施の形態においては、メモリセルアレイブロックをＭＯＮＯＳ構造で形成された仮想接地構造によって構成した例について説明する。又、第６の実施の形態においては、上記の第１乃至第５の実施の形態において開示されたデータ記憶システムにおいて、多値論理を適用する実施例について説明する。更に、第７の実施の形態においては、上記の第１乃至第６の実施の形態において開示されたデータ記憶システムを、メモリカード、ＩＣカード等のシステムに適用可能なシステムＬＳＩに適用した例を説明する。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係るデータ記憶システムは、図１に示すように、メモリセルアレイ１を含むメモリマクロ７と、誤りビット検出回路５及び誤りビット判定回路６を含むＥＣＣ回路部１００と、ＥＣＣ回路部１００に接続されたテンポラリメモリ１０１とから構成される。誤りビット検出回路５と誤りビット判定回路６との間には第１の内部Ｉ／Ｏ線９２が配線され、メモリマクロ７とＥＣＣ回路部１００との間には第２の内部Ｉ／Ｏ線９１が配線され、誤りビット判定回路６とテンポラリメモリ１０１との間には外部Ｉ／Ｏ線９４が配線されている。更に、メモリマクロ７の詳細は図２に、ＥＣＣ回路部１００の詳細は図３に示す通りである。
【００１８】
［データ記憶システム］
本発明の第１の実施の形態に係るデータ記憶システムについてより詳細に説明すると、図２に示すように、メモリマクロ７は、ＮＡＮＤ型、ＡＮＤ型若しくは仮想接地型等からなるメモリセルアレイ１と、データ制御線ドライバ２と、ロウデコーダ３と、アドレスバッファ４７と、カラムデコーダ４８と、センスアンプ／データラッチ４６と、データ入出力バッファ４５と、基板電位制御回路４２と、制御回路４０と、Ｖｐｇｍ発生回路４１ａと、Ｖｐａｓｓ発生回路４１ｂと、Ｖｒｅａｄ発生回路４１ｃと、Ｖｒｅｆ発生回路４１ｄから構成される。データ入出力バッファ４５とセンスアンプ／データラッチ４６との間には第３の内部Ｉ／Ｏ線９０が配線され、データ入出力バッファ４５と誤りビット検出回路５との間には第２の内部Ｉ／Ｏ線９１が配線され、更に、ＥＣＣ回路部１００の内部において、誤りビット検出回路５と誤りビット判定回路６との間には、第１の内部Ｉ／Ｏ線９２と誤り検出信号線９３が配線されている。
【００１９】
メモリセルアレイ１は、後述するように、不揮発性メモリセルと選択トランジスタを直列又は並列接続したメモリセルブロックがマトリックス状に配列されて構成される。このメモリセルアレイ１のデータ転送線のデータをセンスし、或いは書き込みデータを保持するためにセンスアンプ／データラッチ４６が設けられている。このセンスアンプ／データラッチ４６はデータラッチを兼ねており、例えばフリップフロップ回路を主体として構成される。このセンスアンプ／データラッチ４６は、データ入出力バッファ４５に接続されている。これらの接続は、アドレスバッファ４７からアドレス信号を受けるカラムデコーダ４８の出力によって制御され、第２の内部Ｉ／Ｏ線９１を介してデータ入出力バッファ４５に加えられたデータを、第１の内部Ｉ／Ｏ線９０を介してメモリセルアレイ１に書き込み、及びメモリセルアレイ１に記憶されたデータを、第１の内部Ｉ／Ｏ線９０を介して、データ入出力バッファ４５に読み出し可能となっている。上記メモリセルアレイ１には、メモリセルエレメントの選択を行うため、具体的にはデータ選択線及びブロック選択線の制御をするために、アドレス選択回路からなるロウデコーダ３が設けられている。
【００２０】
基板電位制御回路４２は、後述する図８或いは図９に示すように、メモリセルアレイ１が形成されるｐ型半導体基板２１（又はｐ型ウェル領域２３）の電位を制御するために設けられており、特に消去時に１０ Ｖ以上の消去電圧に昇圧されるように構成されることが望ましい。更に、メモリセルアレイ１中の選択されたメモリセルエレメントにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Ｖｐｇｍを発生するためのＶｐｇｍ発生回路４１ａが形成されている。このＶｐｇｍ発生回路４１ａとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するためのＶｐａｓｓ発生回路４１ｂ、及びデータ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧 Ｖｒｅａｄ発生回路４１ｃが設けられている。これらは、書き込み、消去、及び読み出しの各状態で、必要な電圧出力がデータ制御線ドライバ２に加えられるように、制御回路４０によって制御されている。
【００２１】
書き込み電圧Ｖｐｇｍは６ Ｖ以上３０ Ｖ以下の電圧であり、書き込み用中間電圧Ｖｐａｓｓは３ Ｖ以上１５ Ｖ以下の電圧である。また、読み出し用中間電圧Ｖｒｅａｄは１ Ｖ以上９ Ｖ以下の電圧で、ＮＡＮＤ型アレイの場合、読み出し電流を十分確保し、リードディスターブを低下させるのには、書き込みしきい値上限よりも１ Ｖ 程度高い電圧が望ましい。上記データ制御線ドライバ２は、ロウデコーダ３の出力に従って、前記電圧出力を、書き込み又は読み出しが必要なメモリセルエレメントの制御ゲート電極や選択トランジスタのゲート電極に印加するスイッチ回路である。
【００２２】
［ＥＣＣ回路部］
（誤りビット検出回路）
ＥＣＣ回路部１００内の誤りビット検出回路５は、図３に示すように、符号器１４と、復号器１５から構成される。符号化においては、情報ビット入力ＩＢＩを第１の内部Ｉ／Ｏ線９２から入力し、符号出力ＣＯを第２の内部Ｉ／Ｏ線９１に出力する。誤りビットデータ判定回路１０５を含む誤りビット判定回路６において、外部Ｉ／Ｏ線９４を第１の内部Ｉ／Ｏ線９２に電気的に接続することによって、メモリセルに１ビットの訂正が可能な符号を書きこむことができる。復号化においては、符号入力ＣＯＩを第２の内部Ｉ／Ｏ線９１から入力し、誤り訂正した情報ビット出力ＩＢＯを第１の内部Ｉ／Ｏ線９２に出力する。また、誤り位置検出出力ＥＰＤを誤り検出信号として、誤り検出出力線９３に出力する。以上により、メモリセルに１ビットの誤りを検出し、その位置情報を出力する回路が具体的に構成できる。
【００２３】
（誤りビット判定回路）
ＥＣＣ回路部１００内の誤りビット判定回路６は、図３に示すように、ページカウンタ１０を含むＣＰＵ １０８と、ページバッファ１１と、ＲＡＭ １１１と、Ｉ／Ｏポート１０６及び１０７と、誤りビットデータ判定回路１０５とから構成される。ＣＰＵ １０８と、ページバッファ１１と、ＲＡＭ １１１と、Ｉ／Ｏポート１０６及び１０７は共通のバス配線９５によって、互いに接続されている。更に、Ｉ／Ｏポ−ト１０７は外部Ｉ／Ｏ線９４を介してテンポラリメモリ１０１に接続されている。誤りビットデータ判定回路１０５に対しては誤りビット検出回路５からの誤り検出信号が誤り検出信号線９３を介して入力される。また、誤りビットデータ判定回路１０５とＩ／Ｏポート１０６に対しては第１の内部Ｉ／Ｏ線９２が接続されている。
【００２４】
本発明の第１の実施の形態に係るデータ記憶システムの動作は、最も簡単に説明すると、図４に示すようなフローチャートに従う。
【００２５】
（ａ） ステップＳＴ１において、スタートする。
【００２６】
（ｂ） 次にステップＳＴ２において、誤り位置を検出する。
【００２７】
（ｃ） 次にステップＳＴ３において、上記誤り位置の生じたデータビットを抽出する。
【００２８】
（ｄ） 次にステップＳＴ４において、上記誤りデータビットが“１”か“０”かを判定する。
【００２９】
（ｅ） 次にステップＳＴ５において、終了する。
【００３０】
［メモリセルアレイとセンスアンプ／データラッチのレイアウト］
本発明の第１の実施の形態にかかるデータ記憶システムにおいて、メモリセルアレイ１とセンスアンプ／データラッチ４６のレイアウトは、その一部を抽出して模式的に示すと、図５に示すように、メモリセルアレイ１と、センスアンプａ，・・・，ｋを含むセンスアンプ／データラッチ４６と、センスアンプａ，・・・，ｋとデータ入出力バッファ４５との間に接続され、カラムデコーダ４８によって選択されるＭＯＳトランジスタＱａａ，Ｑａｂ，・・・，Ｑｋａ，Ｑｋｂとから構成される。メモリセルアレイ１は、ロウ方向のソース線ＳＬとカラム方向のビット線ＢＬ１ａ，ＢＬ２ａ，・・・，ＢＬ１ｋ，ＢＬ２Ｋの間にマトリックス状に配置されたメモリセルブロック４９，４９’と、データ転送線選択トランジスタＱ１ａ，Ｑ２ａ，・・・，Ｑ１ｋ，Ｑ２ｋと、データ転送線選択ゲート線ｓｅｌ１，ｓｅｌ２とから構成される。尚、以下において、同一部分は同じ符号をつけて説明を省略する。また、図５では、図を判り易くするために、紙面左右方向に１のメモリセルブロック４９及び４９’で共有されたメモリセルのデータ選択線ＷＬ０〜ＷＬ１５，ブロック選択線ＳＳＬ，ＧＳＬは省略して記載されている。
【００３１】
「メモリセルブロック」とは、単一又は複数のページを含み、同時に消去動作が行われるメモリセルの単位をいう。ここで、例えば、電荷蓄積層を有したフラッシュメモリセルのように、１ページのメモリセルの消去時間が１ページのメモリセルの書き込み時間よりも長い場合には、メモリセルブロック４９，４９’は複数のページを含み、複数のページで一度に消去動作を行うように構成することができる。以上のような構成においては、１ブロック当りの書き込み時間と１ブロック当りの消去時間とを同程度にすることができ、システムから見た書き込みデータ転送速度と消去速度のパフォーマンスを向上させることができ望ましい。
【００３２】
また、本発明の第１の実施の形態に係るデータ記憶システムにおいて、メモリセルはデータ破壊を伴わずに複数回読み出すことができるメモリセルである。この点は、後述する本発明の第２乃至第７の実施の形態においても、同様である。これは、読み出し操作毎に、必ずデータ破壊を伴い再書き込み動作が必要とされるメモリセルとは異なり、以下に述べるように、リードディスターブによるビット誤りを訂正する書き込み・消去シーケンスの頻度を下げ、前記シーケンスによるメモリセルアクセスの占有時間を短くし、消費電力を削減するのに望ましい。
【００３３】
［ＮＡＮＤ型メモリセルブロック］
（等価回路及びパターン平面図）
本発明の第１の実施の形態に係るデータ記憶システムにおいて、メモリセルアレイ１を構成するメモリセルブロック中に配列されるの等価回路及びパターン平面図はそれぞれ図６及び図７に示す通りである。図７では、図５のメモリセルブロックを３個並列配置したパターン構造を示しており、セル構造をわかりやすくするために、制御ゲート電極２７よりも下の構造のみを示している。
【００３４】
図６及び図７に示すように、電荷蓄積層２６を有するＭＯＳトランジスタからなるメモリセルトランジスタＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してＢＬと記してあるデータ転送線に接続されている。また他の一端は選択トランジスタＳ２を介してＳＬと記してある共通ソース線に接続されている。これらのトランジスタは、同一のｐ型ウェル領域２３上に形成されている。また、それぞれのメモリセルトランジスタＭ０〜Ｍ１５の制御電極は、ＷＬ０〜ＷＬ１５と記したデータ選択線に接続されている。データ転送線ＢＬに沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続されている。更に、選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されており、いわゆるＮＡＮＤ型メモリセルブロック４９（破線の領域）を形成している。
【００３５】
本実施の形態では、選択トランジスタＳ１，Ｓ２の制御配線であるブロック選択線ＳＳＬ，ＧＳＬは、メモリセルトランジスタの制御配線であるデータ選択線ＷＬ０〜ＷＬ１５の電荷蓄積層２６と同じ層の導電体によって、紙面左右方向に隣接するメモリセルブロック４９，４９’で共通接続されている。ここで、メモリセルブロック４９には、ブロック選択線ＳＳＬ及びＧＳＬは少なくとも１本あればよく、高密度化するためにはデータ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが望ましい。また、メモリセルブロック４９に１６＝２^４個のメモリセルエレメントが接続されている例を示したが、データ転送線ＢＬ及びデータ選択線ＷＬに接続するメモリセルエレメントの数は複数であればよく、アドレスデコードをする上で２^ｎ個（ｎは正の整数）であることが望ましい。
【００３６】
（素子構造）
本発明の第１の実施の形態に係るデータ記憶システムにおいて、ＮＡＮＤ型メモリセルブロックの素子断面構造は、図８及び図９に示すように、図７に示すパターン平面図において、それぞれＩＩ−ＩＩ方向及びＩ−Ｉ方向断面図に相当する。ＩＩ−ＩＩ方向断面図は、メモリセル部断面図に相当する。図８及び図９において、例えば、ボロン不純物濃度が１０^１４ ｃｍ^−３から１０^１９ ｃｍ^−３の間のｐ型ウェル領域２３に、例えば、３ ｎｍから１５ ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜から形成されたトンネルゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬを介して、例えばリン又は砒素を１０^１８ ｃｍ^−３から１０^２１ ｃｍ^−３添加したポリシリコンからなる電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが１０ ｎｍから５００ ｎｍの厚さで形成されている。これらは、例えば、シリコン酸化膜からなる素子分離絶縁膜２４が形成されていない領域上に、ｐ型ウェル領域２３と自己整合的に形成されている。これは、例えば、ｐ型ウェル領域２３にシリコン酸化膜又はオキシナイトライド膜から形成されたトンネルゲート絶縁膜２５、及びポリシリコンからなる電荷蓄積層２６を全面堆積した後、パターニングしてｐ型ウェル領域２３に達するまで、ｐ型ウェル領域２３を例えば０．０５ μｍ〜０．５ μｍの深さエッチングし、素子分離絶縁膜２４を埋め込むことで形成することができる。このようにシリコン酸化膜又はオキシナイトライド膜から形成されたトンネルゲート絶縁膜２５及び電荷蓄積層２６を段差のない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。
【００３７】
この上に、例えば、厚さ５ ｎｍから３０ ｎｍの間のシリコン酸化膜又はオキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるブロック絶縁膜５０，５０_ＳＳＬ，５０_ＧＳＬを介して、例えばリン、砒素、又はボロンを１０^１７〜１０^２１ ｃｍ^−３ を不純物添加したポリシリコン、又は、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ， ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート電極２７が１０ ｎｍから５００ ｎｍの厚さで形成されている。この制御ゲート電極２７は、図７において隣接するメモリセルブロックで接続されるように図７において紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５を形成している。なお、ｐ型ウェル領域２３は、ｎ型シリコン領域２２によってｐ型半導体基板２１と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。本実施の形態のゲート形状では、ｐ型ウェル領域２３の側壁が素子分離絶縁膜２４で覆われているので、浮遊ゲート電極として形成される電荷蓄積層２６を形成する前のエッチングで露出することがなく、電荷蓄積層２６がｐ型ウェル領域２３よりも下に来ることを防ぐことができる。よって、ｐ型ウェル領域２３と素子分離絶縁膜２４との境界での、ゲート電界集中やしきい値低下した寄生トランジスタが生じにくい。更に、電界集中に起因する書き込みしきい値の低下現象、いわゆる、サイドウォーク（Ｓｉｄｅ Ｗａｌｋ）現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【００３８】
図９に示すように、これら電荷蓄積層２６及び制御ゲート電極２７の両側には、例えば５ ｎｍから２００ ｎｍの厚さのシリコン窒化膜、又はシリコン酸化膜からなる側壁絶縁膜４３を挟んでソース又はドレイン領域となるｎ型拡散層２８が形成されている。これらｎ型拡散層２８、電荷蓄積層２６及び制御ゲート電極２７により、電荷蓄積層２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。これらソース・ドレイン領域として働くｎ型拡散層２８としては、例えばリンや砒素、アンチモンを表面濃度が１０^１７ｃｍ^−３から１０^２１ｃｍ^−３となるように、深さ１０ ｎｍから５００ ｎｍの間で形成されている。更に、これらｎ型拡散層２８は隣接するメモリセル同士共有され、ＮＡＮＤ接続が実現されている。
【００３９】
また、図９において、２６_ＳＳＬ，２６_ＧＳＬは、それぞれＳＳＬ及びＧＳＬに相当するブロック選択線に接続されたゲート電極であり、前記浮遊ゲート型ＥＥＰＲＯＭ の浮遊ゲート電極と同層で形成されている。ゲート電極２６_ＳＳＬ及び２６_ＧＳＬのゲート長は、メモリセルトランジスタにおける制御ゲート電極２７のゲート長よりも長く、例えば１μｍ以下で且つ０．２μｍ以上に形成することにより、ブロック選択時と非選択時のオン／オフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【００４０】
また、制御ゲート電極２７_ＳＳＬの片側に形成され、ソース又はドレイン領域として働くｎ型拡散層２８_ｄは、例えばタングステンやタングステンシリサイド、チタン、チタンナイトライド、又はアルミニウムからなるデータ転送線３６（ＢＬ）とコンタクト３１_ｄを介して接続されている。ここで、データ転送線３６（ＢＬ）は、隣接するメモリセルブロックで接続されるように、図７において紙面上下方向にブロック境界まで形成されている。一方、制御ゲート電極２７_ＧＳＬの片側に形成されたソース又はドレイン領域として働くｎ型拡散層２８_ｓは、コンタクト３１_ｓを介して共通ソース線３３_ＳＬに接続されている。この共通ソース線３３_ＳＬは、隣接するメモリセルブロックで接続されるように、図７において紙面左右方向にブロック境界まで形成されている。勿論、ｎ型拡散層２８_ｓを紙面左右方向にブロック境界まで形成することにより、ソース線としてもよい。これらＢＬコンタクト及びＳＬコンタクトとしては、例えばｎ型又はｐ型の不純物がドープされたポリシリコン、タングステンやタングステンシリサイド、Ａｌ，ＴｉＮ，Ｔｉなどが充填されて、導電体領域となっている。更に、これら共通ソース線３３_ＳＬ及びデータ転送線３６（ＢＬ）と、前記トランジスタとの間は、例えばＳｉＯ_２やＳｉＮからなる素子分離絶縁膜６８によって充填されている。このデータ転送線３６（ＢＬ）上部には、例えばＳｉＯ_２やＳｉＮ、又はポリイミドからなる絶縁膜保護層３７、図には示していないが、例えばＷ，Ａｌ，やＣｕからなる上部配線が形成されている。
【００４１】
［データビット数ｎと１ページのメモリブロック数の関係］
また、本発明の第１の実施の形態に係るデータ記憶システムでは、一連のシーケンスで読み出されるデータビット数ｎが、ｍを自然数として、（２ ^ｍ−１−ｍ）より大きく（２ ^ｍ−ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセルブロック４９を図５又は図２６の紙面左右方向、つまりデータ選択線の延びる方向に並列に用意し、１ページとして用いる。また、図２の構成では、センスアンプの数も少なくとも（２ ^ｍ−１）個以上のセンスアンプ／データラッチ４６を用意することが望ましい。このようにメモリセルを準備することにより、例えば、ハミング符号を用いてメモリセルアレイ１の一連のシーケンスで読み出された１ページのビット誤りを１ビット検出し、その位置を求めることができる。更に、一般には、ｔを自然数として一連のシーケンスで読み出されるデータビット数が、［２ ^ｍ−１−ｔ×（ｍ−１）−１］より大きく（２ ^ｍ−ｔ×ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセル４９を図５又は図２６の紙面左右方向、つまりデータ選択線の延びる方向に並列に用意し、１ページとして用いる。尚、１ページに属するメモリセルについては、例えば、１つのデータ選択線ＷＬに共通に接続された複数のメモリセルとすることが、１度のデータ選択によって、複数のメモリセルを同時選択することができ望ましい。このようにメモリセルを準備することにより、例えば、ボウズ−チョウドゥリ−ホッケンゲム（ＢＣＨ）符号を用いてメモリセルアレイ１の一連のシーケンスで読み出されたｔビットのビット誤りを検出し、その位置を求めることができる。上記事情は本発明の第２乃至第７の実施の形態に係るデータ記憶システムにおいても適用されることはあきらかである。
【００４２】
更に、センスアンプ／データラッチ４６の入出力は、メモリセルの読み出しや書き込み、及び消去を制御する制御回路４０に接続されている。制御回路４０は、例えばデータ入出力バッファ４５に与えられたデータをコマンド入力とし、メモリセルの読み出しや書き込み、及び消去を制御する。また、図２では単純化のため示していないが、制御回路４０より、センスアンプの動作を制御する制御信号やデータ転送線選択ゲート線ｓｅｌ１、ｓｅｌ２を制御する信号が供給されている。尚、メモリマクロ７で示す実線で囲った部分は、例えば、ＮＡＮＤ型フラッシュメモリとして従来１つの半導体基板上に形成された記憶装置を示している。ここで、図２において、メモリマクロ７中のメモリセルアレイ１の構成を除く各部分の構成ついては、例えば、特開平２００２−１５０７８３号公報によって公知な回路ブロックを用いてもよい。
【００４３】
尚、以後、わかりやすくするために、符号化前のデータ列を「情報ビット」、符号化後に付加されるビットを「検査ビット」、復号化後のデータ列で、情報ビットに引き続き誤り位置を示すビットを「シンドローム」と呼ぶことにする。データ入出力バッファ４５は誤りビット検出回路５と第２の内部Ｉ／Ｏ線９１を介して接続されている。更に、誤りビット検出回路５は誤りビットデータ判定回路１０５を含む誤りビット判定回路６と第１の内部Ｉ／Ｏ線９２により接続されている。更に、誤りビット検出回路５は誤りビットデータ判定手段を含む誤りビット判定回路６に誤り検出信号を出力する。この誤り検出信号は、誤りビット検出回路５から第１の内部Ｉ／Ｏ線９２を通じて出力されるシンドロームによって代用してもよい。また、誤りビットデータ判定回路１０５を含む誤りビット判定回路６は、外部入出力Ｉ／Ｏ線９４によって、これらデータ記憶システムと外部とのデータの授受を行っている。
【００４４】
また、誤りビットデータ判定回路１０５を含む誤りビット判定回路６は、図３に示すように、例えばフリップフロップや揮発性メモリからなるページカウンタ１０を含んでいる。このページカウンタ１０は、１消去ブロック内のページ数のインデックスを記憶するためのものであり、ページ数をｉとしてｌｏｇ_２（ｉ）以上のビット数の段数のカウンタを用意すればよく、少なくともカウンタのすべてのビットを一定の初期値とするリセット機能と、１ブロック内のすべてのページを１度ずつアクセスするようにページ数を増やす機能を有する。以下では、最も機能的に簡単な例として、最初のページのインデックスを初期値とするリセット機能と、ページカウンタ１０を１だけ増やす機能を有しているとして説明する。また、誤りビットデータ判定回路１０５を含む誤りビット判定回路６は、例えばＳＲＡＭやＤＲＡＭなどの揮発性メモリからなるページバッファ１１を含んでいることが、高速化の点で望ましい。図２に示すデータ記憶システム内において、データ訂正とリフレッシュを実行することができるからである。外部入出力Ｉ／Ｏ線９４にデータ出力し、テンポラリメモリ１０１との間においてデータを授受する時間や手順が必要ないので高速化に望ましい。もちろん、ページバッファ１１は、図２に示すデータ記憶システムの外部に配置されていてもよい。外部入出力Ｉ／Ｏ線９４によって記憶読み出し可能な状態にあれば、本発明の実施の形態で示すリフレッシュ動作を実現することはできるからである。尚、ページバッファ１１に必要なビット数は、情報ビット数に等しいビット数以上あればよい。
【００４５】
［誤りビット検出回路］
ここで、誤りビット検出回路５は、データ入出力バッファ４５から出力された一連のデータのビット誤りを検出し、更に、その位置を特定し、その位置情報を誤り検出信号線９３又は第１の内部Ｉ／Ｏ線９２に出力する。この誤りビット検出回路５としては、例えば、１ビットのエラー修正が必要な場合には、公知の巡回ハミング符号復号器を用いればよい。図１０及び図１１に、例えば、４ビットのデータビットで１ビット誤り訂正可能な、７ビットの符号を形成するデータ巡回ハミング符号符号器、及び巡回ハミング符号復号器の具体例を示す。更に慣例では消去状態の論理値を“１”、書き込み状態の論理値を“０”とするが、本発明の第１の実施の形態に係るデータ記憶システムでは、消去状態の論理値を“０”、書き込み状態の論理値を“１”と逆に定義する。これは、本発明の第１の実施の形態では、線形な誤り訂正を行う回路を用いることを実施の形態としているため、シンドロームがすべて論理値“０”であることが誤りが無い状態に対応し、シンドロームを含む１ブロック全部消去を行うだけで、誤りのない初期値を形成することができるようにするためである。もちろん、メモリセルの書き込み及び消去論理値を従来通りとし、第２の内部Ｉ／Ｏ線９１に論理反転回路を介在させることによって、誤りビット検出回路５では論理値がメモリセルと逆となるように設定しても良い。
【００４６】
（ハミング符号符号器）
例えば、４ビットのデータビットで１ビット誤り訂正可能な、７ビットの符号を形成するデータ巡回ハミング符号符号器は、図１０に示すように、３個の単位時間遅延回路８と、２個の排他的論理和回路１２と、２個のスイッチＳＷ１，ＳＷ２から構成される。図１０において、情報ビット入力ＩＢＩは単位時間ごとに時系列として４ビット与えられるとする。また、単位時間遅延回路８は１単位時間だけ遅延させる機能を有し、例えば、公知であるＤ型フリップフロップなどフリップフロップやラッチ回路で構成すればよく、Ｄ型フリップフロップにクロックが与えられる前は論理値“０”に設定されているものとする。また、スイッチＳＷ１は、情報ビット入力中、つまり、１ビットから４ビットまでは、ＳＷ１ａ側に接続され、情報ビット入力終了後検査ビット出力中、つまり５ビットから７ビットまではＳＷ１ｂに接続されるスイッチ回路である。また、スイッチＳＷ２は、情報ビット入力中、つまり、１ビットから４ビットまでは接続状態となり、情報ビット入力終了後検査ビット出力中、つまり５ビットから７ビットまでは論理値“０”を○（白丸）方向に出力するスイッチ回路である。このような構成を７ビットの出力が終了するまで７回クロックを与えることにより、１ビット修正可能な巡回符号を作成することができる。よって、符号化においては、情報ビット入力ＩＢＩを第１の内部Ｉ／Ｏ線９２に電気的に接続し、符号出力ＣＯを第２の内部Ｉ／Ｏ線９１に電気的に接続し、誤りビットデータ判定回路１０５を含む誤りビット判定回路６において、外部Ｉ／Ｏ線９４を第１の内部Ｉ／Ｏ線９２に電気的に接続することによって、メモリセルに１ビットの訂正が可能な符号を書きこむことができる。なお、ここで、外部Ｉ／Ｏ線９４は、具体的には、例えば、メモリカードの入出力端子や、本システムパッケージより外にコネクタ又は無線通信手段を通じて接続される入出力部分を示す。
【００４７】
（ハミング符号復号器）
更に、本発明の第１の実施の形態において適用される一例としての巡回ハミング符号復号器は、図１１に示すように、１１個の単位時間遅延回路８と、３個の排他的論理和回路１２と、１個のＡＮＤゲート１３とから構成される。符号入力ＣＯＩから８単位時間遅れ後に、誤り訂正された情報ビット出力ＩＢＯが出力される。また、情報ビット出力ＩＢＯと同時に、誤り位置検出出力ＥＰＤを得ることができる。この誤り位置検出出力ＥＰＤは、誤り位置を生じたビット部分のクロックで、論理値“１”を出力し、誤り位置が無い場合には論理値“０”を出力する構成となっている。よって、復号化においては、符号入力ＣＯＩを第２の内部Ｉ／Ｏ線９１に電気的に接続し、誤り訂正した情報ビット出力ＩＢＯを第１の内部Ｉ／Ｏ線９２に電気的に接続し、誤り位置検出出力ＥＰＤを誤り検出信号として誤りビットデータ判定回路１０５を含む誤りビット判定回路６に電気的に接続する図２の構成を形成する構成とする。尚、誤り位置検出出力ＥＰＤを単に得るだけであれば、図１１の点線部分で表される誤り位置検出出力回路９があればよい。以上により、メモリセルに１ビットの誤りを検出し、その位置情報を出力する回路が具体的に構成できる。これら図１０及び図１１の回路を誤りビット検出回路５とすればよい。
【００４８】
ここでは１ビットの誤り修正可能な巡回ハミング符号の符号及び復号回路を示したが、もちろん、他の符号系、例えば、一般のＢＣＨ符号やＭ系列符号、畳み込み符号（Ｃｏｎｖｏｌｕｔｉｏｎ Ｃｏｄｅ）、差集合巡回符号でも良く、それらを組み合わせても良い。但し、第２の内部Ｉ／Ｏ線９１の配線数及び第１の内部Ｉ／Ｏ線９２の配線数を少なくするためには、時系列で情報ビットを与えられ、少ない回路規模で符号化及び復号化できる巡回符号であることが望ましい。また、例えば、符号語をｒ［ビット］まとめた２^ｒ 個の元を持ついわゆるバイト符号でももちろん良く、例えば、ＢＣＨ符号の中でのバイト符号であるリードソロモン符号でもよい。このバイト符号の場合には、まず、元の何れかが誤りがあるというバイト誤りを検出し、その後に、誤り訂正前のバイトと誤り訂正後のバイトを１ビットずつ比較することにより、そのバイト内のデータの各ビットで誤りを生じたビットを”１”か”０”かを判別すればよい。この後、例えば、上記判定結果で、少なくとも１つのビットで、消去状態が書き込み状態に誤っている場合に、リフレッシュ動作を行うようにすればよい。
【００４９】
また、畳み込み符号としては、例えば１ビット誤り訂正可能なワイナー・アッシュ符号やバースト誤り訂正可能な岩垂符号、ハーゲルバーガー符号を用いることができる。また、この場合は、その拘束長（Ｃｏｎｓｔｒａｉｎｔ Ｌｅｎｇｔｈ）を前記ページ長よりも短くすることにより、１つの誤り訂正符号で符号化した場合よりも、復号化に対して最初の誤り訂正情報の出力を早く得ることができる。同様に、符号の組み合わせに対しては、例えば、情報ビットを複数個、例えば２つに分解し、符号長の短い誤り訂正符号を前記ページの最初に出力される情報ビット符号化に用い、符号長の長い誤り訂正符号を前記ページに後側に出力される情報ビット符号化に用いてもよい。この場合の構成としては、第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を時系列データとして入力とし、少なくとも１ビットのデータ誤りを訂正し第１の符号長を有する第１の誤り訂正復号化手段と、第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を時系列データとして入力とし、少なくとも１ビットのデータ誤りを訂正し第２の符号長を有する第２の誤り訂正復号化手段とを有し、前記第１の符号長は第２の符号長よりも短く、前記第１の誤り訂正復号化手段の情報ビット出力が第２の誤り訂正復号化手段の情報ビット出力よりも先に出力されるようにすればよい。このようにすることにより、１ページ全部を１つの誤り訂正符号で符号化した場合よりも、復号化に対して最初の誤り訂正情報の出力を早く得ることができ、かつ、符号ビット長の情報ビット長に対する割合を小さくし、効率よい符号化を実現することができる。
【００５０】
また、誤りビット検出回路５や誤りビットデータ判定回路１０５を含む誤りビット判定回路６の一部は、ここでは回路で形成する方法を示したが、もちろん、例えば、アキュムレータとメモリ素子によって形成したマイクロコード演算器のソフトウェアや、シーケンサー（Ｓｅｑｕｅｎｃｅｒ）のハードウェアによって実現しても良い。但し、誤りビット検出回路５は検出及び訂正ビット数が少ない場合には、図１０及び図１１のようにハードウェアで実現した方が、回路面積が小さくクロック遅れが少なくデータ出力できより望ましい。これら、復号回路や誤り訂正復号化手段については、本実施の形態に限らず、以後述べるすべての実施の形態について有効である。
【００５１】
［リードディスターブ検知回路］
ここで、本発明の第１の実施の形態に係るデータ記憶システムでは、誤りビットデータ判定回路１０５を含む誤りビット判定回路６に特徴がある。誤りビットデータ判定回路１０５は、例えば、図１２のような回路で実現される。図１２は、図４８で示すように、読み出しを繰り返すとしきい値が上昇する問題を有するメモリセルアレイについて、そのリードディスターブを検知する回路を示したものである。本回路では、入力として、図１１で示される誤り訂正された情報ビット出力ＩＢＯの否定と、誤り位置検出出力ＥＰＤの２つが入力される。図１２の回路により、誤り位置が検出された場所において、誤り訂正された出力が消去しきい値“０”となっている、つまり消去状態“０”が書き込み状態“１”と誤っていた場合のみ、論理値“１”が出力される。ここで、メモリセルブロックを消去した場合に、ベリファイ消去を行うことによって、消去しきい値を一定以下に抑えた構成では、リードディスターブストレスが印加される前は、消去状態“０”を実現するようにされている。よって、この消去状態“０”が書き込み状態“１”と誤っていた場合は、読み出し電圧ストレスによる状態変移と考えてよい。このように、ＡＮＤゲート１つとインバータ１つという非常に少ない論理回路で、誤りを生じたビットが“１”か“０”かを判別する手段を形成することができる。もちろん、図１１で、８段の単位時間遅延回路８の最終段の出力をインバータ出力と結線された側のＡＮＤゲートの入力に代用すれば、ＡＮＤゲート１つでリードディスターブを検出することができ、より簡便な回路となる。
【００５２】
［テンポラリメモリ］
更に、本発明の第１の実施の形態に係るデータ記憶システムに含まれるテンポラリメモリは、外部Ｉ／Ｏ線に接続されたテンポラリメモリ１０１を用いている。図１３にそのメモリの回路例を示す。図１３では、ｋビットのデータを一時記憶するテンポラリメモリ１０１の例を示している。本例ではＤ型フリップフロップ２０１を直列にｋ段接続し、最終段の出力を、ｎ型トランジスタ２０２とｐ型トランジスタ２０３、及びインバータ２０４からなる双方向スイッチ回路によって、接続している。尚、Ｄ型フリップフロップ２０１としては、クロック入力ＣＩが”Ｌ”（ここでは便宜的に０［Ｖ］とする）から”Ｈ”（ここでは便宜的に電源電圧Ｖｃｃとする）に立ち上がる瞬間に出力が確定し、それ以後はクロックが”Ｈ”のままでも”Ｌ”のままでも”Ｈ”から”Ｌ”へ変化しても出力は変化しないエッジトリガー型のフリップフロップとする。更に、この双方向スイッチ回路は、データ出力制御入力が”Ｈ”の場合に、ｎ型トランジスタ２０２とｐ型トランジスタ２０３の電流端子が導通状態となり、”Ｌ”の場合に遮断状態となる回路である。図１４にその回路の動作を示す。図１４において、Ｔ１はページバッファ又はテンポラリメモリへデータを記憶する期間を表し、Ｔ２はページバッファ又はテンポラリメモリからデータを読み出す期間を表す。Ｄ型フリップフロップにデータを記憶する場合には、まず、データ出力制御入力ＤＯＣを”Ｌ”とし、Ｄ型フリップフロップ２０１の出力がデータ入出力線Ｄ Ｉ／Ｏに出力されないようにする。更に、データ入出力線ＤＩ／ＯにＶｃｃ（”Ｈ”）か０Ｖ（”Ｌ”）のディジタルデータ入力Ｄｉｎ１を与えた後、クロック入力ＣＩを”Ｌ”から”Ｈ”にする。これにより、データ入力Ｄｉｎ１のデータが図１３の最も左側のＤ型フリップフロップ２０１に保持される。ついで、データ入出力線Ｄ Ｉ／ＯにＶｃｃ（”Ｈ”）か０Ｖ（”Ｌ”）のディジタルデータ入力Ｄｉｎ２を与えた後、クロック入力ＣＩを”Ｌ”から”Ｈ”にする。これにより、データ入力Ｄｉｎ１のデータが図１３の左から２番めのＤ型フリップフロップ２０１に転送及び保持され、最も左側のＤ型フリップフロップ２０１にデータ入力Ｄｉｎ２が保持される。後は、順次ｋ［ビット］までデータ入出力線Ｄ Ｉ／Ｏにディジタルデータを与え、クロック入力ＣＩを与えることにより、図
１３の右のＤ型フリップフロップから順にＤｉｎ１，Ｄｉｎ２．．．Ｄｉｎｋのデータが保持され、ｋ［ビット］のデータを保持することができる。
【００５３】
次にテンポラリメモリ１０１からデータを読み出す際には、、まず、データ出力制御入力ＤＯＣを”Ｈ”とし、最も右側のＤ型フリップフロップ２０１の出力をデータ入出力線Ｄ Ｉ／Ｏに出力する。これによりデータ入出力線Ｄ Ｉ／Ｏにはデータ入力Ｄｉｎ１のデータと同じデータ（ここではデータ出力Ｄｏｕｔ１とする）が出力される。更に、クロック入力ＣＩを”Ｌ”から”Ｈ”にする。これにより、左から右のＤ型フリップフロップに１ビットデータが転送及び保持される。その結果、データ入出力線ＤＩ／Ｏにはデータ入力Ｄｉｎ２のデータと同じデータ（ここではデータ出力Ｄｏｕｔ２とする）が出力される。後は、全部で（ｋ−１）回クロック入力ＣＩを”Ｌ”から”Ｈ”にすることにより、データ入出力線（Ｄ Ｉ／Ｏ）に図１３の右のＤ型フリップフロップから順にデータ入力Ｄｉｎ１，Ｄｉｎ２．．．Ｄｉｎｋのデータに相当するデータ出力Ｄｏｕｔ１，Ｄｏｕｔ２．．．Ｄｏｕｔｋが出力され、ｋ［ビット］のデータを出力することができる。
【００５４】
以上により、図１３がｋ［ビット］のデータをシーケンシャルに記憶し、記憶した順序で取り出せることが判明した。本回路は、図３で説明したページバッファ１１の回路にも用いることができる。この場合には、上記ｋを情報ビット数と読み替えればよい。
【００５５】
図１３で示した回路では、不揮発性メモリは不要であり、論理回路を形成するトランジスタによって構成できる。よって、論理回路形成と同じプロセスを用いることにより、プロセスコストを削減できる。
【００５６】
［リフレッシュ動作］
次いで、メモリセルアレイ１の１メモリセルブロック（第１のメモリセルブロック）について、リードディスターブによるビット破壊を検出し、データを完全に復元するリフレッシュ動作について、図１５乃至図１７に示すように、フローチャートを用いて説明する。
【００５７】
（ａ） まず、手順ＳＥ１において、ページカウンタ１０を最初のページを示すようにリセットする。
【００５８】
（ｂ） 次に、手順ＳＥ２において、第１のメモリセルブロックについて、ページカウンタ１０の示すページを読み出し、誤り訂正してページバッファ１１に記憶する。この際、例えば、本メモリセルブロックの読み出し操作が当該メモリマクロ７の外部より指示されている場合には、本読み出し内容、即ち、ページカウンタ１０の示す内容をページバッファ１１に転送するとともに、そのままを外部入出力Ｉ／Ｏ線９４に並列に出力することができる。ここで、読み出しデータが外部入出力Ｉ／Ｏ線９４に出力される動作は、リードディスターブによるデータ破壊検出動作を含むので、リードディスターブによるデータ破壊検出動作と外部入出力Ｉ／Ｏ線９４へのデータ出力操作を別シーケンスで行う場合よりも、実行時間を短縮することができる。
【００５９】
（ｃ） 次に、例えば、手順ＳＥ３において、誤りビット判定回路６内に形成されたページカウンタ１０の出力が論理値“１”であることが少なくとも１回生じることを誤り訂正中に検出することにより、リードディスターブが生じたビットがあるかどうかを検出する。
【００６０】
（ｄ） もし、これによって、誤りビット判定回路６に形成されたページカウンタ１０の出力が一度も論理値“１”とならない場合には、本ページではリードディスターブによる誤りビットは生じていないとして、手順ＳＥ４において、ページカウンタ１０内のページカウント数を例えば１増やす。
【００６１】
（ｅ） この後、手順ＳＥ５において、ページカウンタ１０がすべてのページのインデックスを参照したかどうか判定する。これは、ページカウンタ１０を１ずつ増やす手順ＳＥ４のシーケンスを用いている場合には、１メモリセルブロックに含まれるページ数と比較してインデックスがそれ以下かどうかを判定することと等価である。本手順ＳＥ５のシーケンスでページ数が１メモリセルブロックに含まれるページ数以下の場合には、そのページにリードディスターブによる誤りビットを生じたセルは無いので、次ページのリードディスターブを調べる手順ＳＥ２のシーケンスに移行する。また、ページ数よりも大きい場合は、本メモリセルブロックにリードディスターブしたセルは無いとして終了する。
【００６２】
（ｆ） 次に、手順ＳＥ３でリードディスターブによる誤りビットが検出された場合には、手順ＳＥ６の、第１のメモリセルブロックのデータを読み出し、誤り訂正したデータをメモリセルに書きこむシーケンスに移行する。
【００６３】
ここで、電荷蓄積層２６を有する不揮発性メモリにおいて、リードディスターブによるしきい値変化は、特許文献１において開示されたように、ストレス印加時間ｔｓに対してｌｏｇ（ｔｓ） のように依存するため、ストレス印加後にストレスが一回追加されても大きくしきい値は変化しない。よって、読み出し回数が大きな値である場合には、リードディスターブによる誤りビットが生じる１回当りの読み出しに対する確率は大きく減少する。つまり、例えば、ｎが１０００回以上では、読み出し回数を１回増やしても、リードディスターブによる誤りビットは急に増加することはない。よって、手順ＳＥ６は、手順ＳＥ３の直後に行われる必要はなく、例えば手順ＳＥ３後にデータ破壊を示すフラグや当該ページの位置情報をテンポラリメモリ１０１に記憶しておき、手順ＳＥ３と手順ＳＥ６との間で通常の情報ビットの読み出し、書き込み、及び消去を行った後、本発明の第１の実施の形態に係るデータ記憶システムに対するデータ入出力要求頻度が低いときに、テンポラリメモリ１０１の内容を参照して、リードディスターブによるデータ破壊が生じている場合に、手順ＳＥ６を行うようにしてもよい。また、例えば、手順ＳＥ３のシーケンス後に、データ破壊を示すフラグをテンポラリメモリ１０１に記憶しておき、第１のメモリセルブロック内のページを、例えば、すべて読み出し、外部入出力Ｉ／Ｏ線９４にデータ出力することにより、手順ＳＥ６のシーケンスよりも先に第１のメモリセルブロック内の必要なページを読み出す処理を行ってもよい。
【００６４】
このようにすることにより、本発明の第１の実施の形態に係るデータ記憶システムにおいて、情報データ読み出し要求が実行された時に、手順ＳＥ６のシーケンスに起因するデータ遅延に関係なく、第１のメモリセルブロック内の必要なページを読み出し出力し、又、データ入出力要求頻度が低いときに、情報ビットのリフレッシュに相当する手順ＳＥ６を行うことができる。ここで、手順ＳＥ１から手順ＳＥ５までは、メモリセルアレイ１への情報データの書き込み及び消去動作を伴わず、読み出し操作だけで行えるので高速動作可能である。一方、手順ＳＥ６は、メモリセルアレイ１への情報データの書き込み及び消去動作を伴うため、時間がかかる。よって、データ入出力要求頻度が低いときに、情報ビットのリフレッシュに相当する手順ＳＥ６を行うことにより、外部から見た読み出しのレイテンシー（Ｌａｔｅｎｃｙ）を向上させることができる。
【００６５】
尚、手順ＳＥ１から手順ＳＥ５までのシーケンスを電源投入時に行うことによって、電源投入時にイニシャルプログラムローダーやファイルアロケーションテーブルなど、あらかじめ決まったブロックを読み出す用途では、本発明の第１の実施の形態に係るデータ記憶システムにおいて、特に、手順ＳＥ１から手順ＳＥ５までのデータ破壊検出動作と読み出し動作を同じ動作で行うことにより、読み出し頻度が高い、つまり、リードディスターブによるデータ破壊頻度が他のメモリセルブロックよりも高いと予想されるブロックを選択的にリフレッシュすることができる。即ち、全体としてよりデータ破壊の少ない高信頼のデータ記憶システムを実現することができる。尚、イニシャルプログラムローダーやファイルアロケーションテーブルなどあらかじめ決まったページの情報ビットは、当然にすべて外部入出力Ｉ／Ｏ線９４から読み出すことができることが望ましい。１ページを同時に読み出した場合のデータバンド幅を大きくし、高速読み出しできるからである。
【００６６】
（手順ＳＥ６の具体的シーケンス）
ついで、手順ＳＥ６の具体的シーケンス内容を図１６を用いて説明する。図１６では、第１のメモリセルブロックの内容をリードディスターブによる誤りを訂正して第２のメモリブロックに書きこむことにより、リードディスターブによる誤りビットを含むデータをリフレッシュする例が示されている。尚、ここで第２のメモリセルブロックは第１のメモリセルブロックと実質的に同じ構造を有することが、メモリセルアレイ１の面積を縮小し、より安価なチップを構成するのに望ましい。また、第２のメモリセルブロックのページ数は、少なくとも第１のメモリセルブロックの総ページ数以上であることが必要である。
【００６７】
（ｇ） 手順ＳＥ７において、まず、第２のメモリセルブロックを消去する。このシーケンスは、既に第２のメモリセルブロックが消去してある場合は不要である。
【００６８】
（ｈ） 次いで、手順ＳＥ８において、ページカウンタ１０を最初のページを示すようにリセットする。
【００６９】
（ｉ） ついで、手順ＳＥ９において、第１のメモリセルブロックについて、ページカウンタ１０の示すページを読み出し、誤り訂正してページバッファ１１に記憶する。この際、例えば、第１のメモリセルブロックの読み出し操作が、本発明の第１の実施の形態に係るデータ記憶システムの外部より、指示されている場合には、必要に応じ、本読み出し内容を外部入出力Ｉ／Ｏ線９４から出力してもよい。
【００７０】
（ｊ） 更に、手順ＳＥ１０において、ページカウンタ１０の示す第２のメモリセルブロックに、ページバッファ１１の内容を誤り検出符号になるよう符号化して書き込む。この書き込みの情報ビットに加え、データ書き込み終了フラグを、書き込み終了後に第２のメモリセルブロックの他のビットに書き込んでもよく、このようにすることにより、書き込み時の電源の遮断による書き込み失敗を検出し、復帰シーケンスを行うことができる。
【００７１】
（ｋ） ついで、手順ＳＥ１１のシーケンスでページカウンタ１０を、例えば、１増やす。
【００７２】
（ｌ） この後、手順１２において、ページカウンタ１０がすべてのページのインデックスを参照したかどうか判定する。これは、ページカウンタ１０を１ずつ増やす手順ＳＥ１１のシーケンスを用いている場合には、第１の１メモリセルブロックに含まれる総ページ数と比較してインデックスがそれ以下かどうかを判定することと等価である。手順ＳＥ１２のシーケンスでページ数が１メモリセルブロックに含まれるページ数以下の場合には、次ページの内容をリードディスターブ修正してコピーする手順ＳＥ９のシーケンスに移行する。また、１メモリセルブロックに含まれるページ数よりも大きい場合は、第１のメモリセルブロックの全ページの情報ビットの内容を、リードディスターブによる符号誤りを訂正して第２のメモリセルブロックにコピーしたことになる。
【００７３】
（ｍ） この後、手順ＳＥ１３において、例えば、本発明の第１の実施の形態に係るデータ記憶システムとして、公知のファイルアロケーションテーブルを利用している場合には、そのファイルアロケーションテーブルの内容で、第１のメモリセルブロックを指し示す部分を第２のメモリセルブロックを指し示す部分と変更して終了する。
【００７４】
以上説明した手順ＳＥ６の操作によって、該ブロックの消去しきい値及び書き込みしきい値は、すべてリードディスターブを受ける前の設定しきい値に再設定される。このシーケンスを「リフレッシュ」と呼ぶことにする。このように、リードディスターブを検出しリフレッシュを行うことで、［リードディスターブ判定までの累計リード回数］×［メモリセルの書込み消去可能回数］まで、読み出し可能回数を増やすことができる。よって、リフレッシュを行わない従来例よりも読み出し回数を大幅に増加することができ、より信頼性が高いメモリセルを実現することができる。また、書き込みしきい値及び消去しきい値も、リードディスターブや長期間のデータ保持を生じる前の状態に再設定されるため、リフレッシュ前のしきい値低下も補正することができ、より信頼性が高いデータ記憶システムが形成できる。更に、リードディスターブ検出動作によってデータ破壊が生じないので、リードディスターブ検出を行った後も、再書き込みを行わない状態では、再び当該セルを読み出すことによりリードディスターブを検出できる。よって、複数ブロックでリードディスターブによる誤りデータ検出が生じた場合でも、図１５のフローチャートに示した１ブロックごとのリフレッシュを複数回繰り返すことにより、１ブロックずつデータ修正を行い、リフレッシュの頻度を平均化することができる。
【００７５】
ここで、複数ブロック、例えば、メモリセル全アレイのリードディスターブ修復を行うには、図１５のフローチャートに示すシーケンスを、互いに異なる第１のメモリセルブロックについて行えばよい。この場合、例えば、第３の複数のメモリセルを準備し、そこに、リードディスターブによって符号誤りが生じた場合に、そのページの位置又はブロックの位置を指定するインデックスを記録すればよい。更に、第３の複数のメモリセルに複数のページ位置又は複数のブロック位置のインデックスを記録できるようにすることが、複数ブロックでリードディスターブによる誤りデータ検出が生じた場合でも、図１５のフローチャートに示す１ブロックごとのリフレッシュを複数のブロックで一回ずつ、複数回繰り返すことにより、１ブロックずつデータ修正を行うことができ、リフレッシュ頻度を平均化することができ望ましい。もちろん、ここで第３の複数のメモリセルとしては、ＤＲＡＭやＳＲＡＭでも良い。或いは又、第１のメモリセルと実質上同じ構造を有する複数のメモリセル、例えば、図２２若しくは図２７において、テンポラリメモリとして示すメモリと同じ構造のメモリでも良い。特に、第１のメモリセルと実質上同じ構造を有する複数のメモリセルの場合は、電源遮断後もデータ保持を行うことができ、複数のメモリセルブロックのリフレッシュ動作を電源遮断、電源投入のサイクルが存在してもリフレッシュ頻度を平均化することができ望ましい。
【００７６】
［不揮発性半導体記憶装置のリフレッシュ・アルゴリズム］
図１７は、上記第１の実施の形態に係るデータ記憶システムにおいて、不揮発性半導体記憶装置のリフレッシュ・アルゴリズムを示すフローチャートである。
【００７７】
（ａ） 図１７に示されるように、手順ＳＲ１において、電源が投入されると、自動的に全クラスタの前回のリフレッシュからこれまでの総読み出し回数Ｙｉが読出され、総読み出し回数をカウントするページカウンタ１０にプリセットされる。その後、ＣＰＵ １０８はメモリマクロ７からのデータの読出をモニタする。
【００７８】
（ｂ） 次に、手順ＳＲ２において、データの読み出しが行われると、手順ＳＲ３において、ページカウンタ１０によって総読み出しカウント数Ｙｉを１ずつ増やし、更に手順ＳＲ４において、総読み出し回数Ｙｉが予め設定された基準読み出し回数Ｙｃになったかどうかを判定する。
【００７９】
（ｃ） 次に、手順ＳＲ５において、総読み出し回数Ｙｉが基準値Ｙｃに等しくなると、全データが読み出され、ＥＣＣ回路部１００を介してページバッファ１１に記憶される。これらのデータ中の誤りがＥＣＣ回路部１００によって判定され、ＥＣＣ回路部１００内の誤り個数カウンタによって個数Ｅｉが計数される。
【００８０】
（ｄ）次に、手順ＳＲ６において、誤り個数Ｅｉは誤り個数比較器に予め設定されている許容値Ｅｃと比較される。尚、許容値Ｅｃは適宜変更することが出来る。
【００８１】
（ｅ） 次に、手順ＳＲ７において、誤り個数Ｅｉが許容値Ｅｃを越えているときは、ｉ番目のクラスタ中の全ブロックは消去され、手順ＳＲ８において、エラー訂正済みのデータが再度同クラスタに書込まれ、データのリフレッシュが行われる。
【００８２】
（ｆ） その後、手順ＳＲ９において、クラスタｉについての総読み出し回数Ｙｉは”０”に書き換えられ、リセットされる。
【００８３】
（ｇ） 一方、手順ＳＲ６において、誤り個数が許容値を越えていなかった場合には、データの消去及び再書込み（手順ＳＲ７，ＳＲ８）は行われず、手順ＳＲ９において、総読み出し回数Ｙｉは０に書替えられリセットされる。
【００８４】
（ｈ） 次に、手順ＳＲ９において一連の動作を繰り返す。
【００８５】
このような不揮発性半導体記憶装置のリフレッシュ・アルゴリズムの例については、特開平８−２７９２９５号公報に開示されている通りである。
【００８６】
［本発明の第１の実施の形態の特徴］
（１） 本発明の第１の実施の形態では、少なくとも１ビットのデータ誤りを検出し、その誤りを生じたビットが“１”か“０”かを判別する手段を有している。ここで、リードディスターブによる消去ビット“０”を書き込みビット“１”と誤る方向は、書き込みビット“１”を消去ビット“０”と誤る書き込みデータ保持不良による誤る方向と逆であり、これらを区別できる。よって、例えば、書き込みデータ保持不良のリフレッシュを行わず前者のリードディスターブによる誤りビットを選択的にリフレッシュすることにより、判別する手段を有しない場合よりも長いリフレッシュサイクルを得ることができる。
【００８７】
また、書き込みデータ保持不良ビットに対しては、追加書き込みを行えばよく、リードディスターブのリフレッシュのように全ブロックを消去した後に書き戻しする必要はない。よって、この方法では、誤りを生じたビットが“１”か“０”かを判別する手段を有することによって、書き込みデータ保持不良ビットについては長い時間を有する消去時間を短縮することができ、より全リフレッシュ時間を短縮することができる。
【００８８】
（２） 本発明の第１の実施の形態に係るデータ記憶システムにおいて、メモリマクロ７内には誤り訂正ビットを含む複数の半導体メモリが形成されており、誤り訂正ビットを含まない記憶手段とメモリセルのアレイのロウ方向の数が異なるのみでデータ破壊検出専用セルなど特別な回路や手段はメモリマクロ７には必要ない。よって、特に、誤り訂正ビットと情報記憶ビットとを隣接して同様のパターンで繰り返し形成することができるため、従来と同じメモリマクロ７を用いて安価でチップ面積の小さいデータ記憶システムを実現できる。更に、リードディスターブによって誤り訂正必要な情報ビットが発生した時点より後に必ずリードディスターブ検知がなされる。よって、リードディスターブを生じる「裾ビット」の統計的挙動がチップ間又は経時変化によって変化しても正しくリードディスターブ検知を行うことができる。
【００８９】
（３）本発明の第１の実施の形態に係るデータ記憶システムには、誤りビット訂正を行える手段を有しており、データを外部Ｉ／Ｏ線９４に出力する過程で“１”から“０”へのデータ誤りでも“０”から“１”へのデータ誤りのいずれでも訂正を行える。よって、本構成で、リードディスターブのリフレッシュと共に書き込みデータ保持不良のデータ訂正も行うことができる。
【００９０】
（４） 本発明の第１の実施の形態に係るデータ記憶システムの構成では、少なくともページバッファ１１に相当する１次記憶メモリを有すればよく、ブロック全体を記憶する容量を用意する必要はない。よって、より、リフレッシュに必要とされる１次記憶メモリの容量を小さくし、消費電力が小さくより小さな面積の回路でデータ記憶システムを実現することができる。
【００９１】
（５） 本発明の第１の実施の形態に係るデータ記憶システムの構成では、従来例と異なり、リードディスターブによる誤りビットを誤り訂正符号化したデータより直接検出している。よって、符号化したいずれのビットが異常に読み出しストレスに弱いセル、即ち、「裾ビット」であっても、データ誤りが生じた時点で正しくリードディスターブを検出できる。よって、データリフレッシュ間隔を実メモリセルの「裾ビット」の特性に即して設定でき、より長くすることによりデータリフレッシュに費やされる時間を短くできる。
【００９２】
（６） 本発明の第１の実施の形態に係るデータ記憶システムの構成では、１ページに対して１回のデータ読み出しによってリードディスターブによる誤りビット検出を行っている。よって、従来のリードディスターブを検出しない場合と比較して読み出しにかかる時間は変化せず、高速で読み出しを行うことができる。
【００９３】
（７） 本発明の第１の実施の形態に係るデータ記憶システムの構成では、電源遮断、電源投入、及び１つのページのデータを前記外部データ出力端子より読み出す一連の動作を複数回繰り返した場合に前記ページに書き込んだ情報データと同じ情報データが読み出せる回数は、前記１つのページのデータを連続的に読み出す操作を前記ページに書き込んだ情報データと同じ情報データが読み出せる回数よりも多くできる。よって、システム外部から見て、メモリマクロ７単体よりリードディスターブに対して信頼性が向上したデータ記憶システムとなる。
【００９４】
（８） 本発明の第１の実施の形態に係るデータ記憶システムの構成では、第２のメモリセルブロックを消去すればよく、第１のメモリセルブロックを消去する必要はない。よって後述する第３の実施の形態よりもメモリセルブロックを消去する時間を短縮でき、よりリフレッシュに占有される時間を短くすることができる。
【００９５】
（第２の実施の形態）
本発明の第１の実施の形態においては、テンポラリメモリはメモリマクロ７の外部に構築される構成を示していたが、メモリマクロ７の内部に構築することもできる。尚、テンポラリメモリの具体例については、特願２０００−３４４３６４に開示されている。本発明の第２の実施の形態に係るデータ記憶システムは、図１８に示すように、メモリセルアレイ１及びメモリセルアレイ１と同一チップ上にメモリセルアレイ１と隣接して実質的に同一回路にて構成されたテンポラリメモリ１０２を含むメモリマクロ７と、誤りビット検出回路５及び誤りビット判定回路６を含むＥＣＣ回路部１００とから構成される。誤りビット検出回路５と誤りビット判定回路６との間には第１の内部Ｉ／Ｏ線９２が配線され、メモリマクロ７とＥＣＣ回路部１００との間には第２の内部Ｉ／Ｏ線９１が配線されている。更に、メモリマクロ７の詳細は図１９に示す通りであり、ＥＣＣ回路部１００の詳細は図３に示す通りである。
【００９６】
［データ記憶システム］
本発明の第２の実施の形態においては、図１９に示すように、メモリマクロ７内において、テンポラリメモリ１０２をメモリセルアレイ１に隣接して同一チップ上に形成している。ここで、上記図１５及び図１６に示したリフレッシュ動作については、例えば、詳しくは図２０及び図２１のフローチャートで示すシーケンスを、図１９で示す回路構成において実行すれば、メモリマクロ７の外部に新たにテンポラリメモリを用いなくてもリードディスターブの生じているメモリセルブロックのデータをリフレッシュすることができる。ここで、図１９は、基本的には、図２と同じであるが、テンポラリメモリ１０２と、ページカウンタ８６とが追加されている。ここで、ページカウンタ８６とは、１ブロック内のページの位置を数えるための装置であり、例えば、フリップフロップを用いたシフトレジスタと二進カウンタから形成されており、テンポラリメモリ１０２内とリードディスターブの生じているメモリセルブロックの１ページ内において、データ制御線ドライバ２，２０５を通じていずれか１つのデータ選択線をカウンタの値にしたがって選択するように形成されている。また、このページカウンタ８６の入力として、制御回路４０が接続されており、ページカウンタ８６の初期化とカウンタ値の増加（インクリメント）を行っている。
【００９７】
更に、図１９におけるテンポラリメモリ１０２は、例えば、図２２のようにメモリセルアレイ１を形成しているメモリブロックと同一の１ブロックを追加したものを、同じデータ転送線ＢＬの延長に形成すればよい。尚、図２２は、図５に対応する回路図である。図２２では、同一データ選択線に接続された複数のメモリセルがテンポラリメモリ１０２として用いられている。このような構成を用いることにより、テンポラリメモリ１０２のデータビット数をデータを記憶する同一データ選択線に接続されたメモリセルの数と揃えることができる。更に、テンポラリメモリ１０２に接続されるデータ制御線ドライバ２０５もメモリセルアレイ１に接続されるデータ制御線ドライバ２と同一の回路でよい。このようにすることにより、テンポラリメモリ１０２の面積を、メモリセルアレイ１と同様に小さくデザインすることができる。
【００９８】
［データビット数ｎと１ページのメモリブロック数の関係］
本発明の第２の実施の形態に係るデータ記憶システムでは、一連のシーケンスで読み出されるデータビット数ｎが、ｍを自然数として、（２ ^ｍ−１−ｍ）より大きく（２ ^ｍ−ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセルブロック４９を図２２の紙面左右方向、つまりデータ選択線の延びる方向に並列に用意し、１ページとして用いる。また、図１９の構成では、センスアンプの数も少なくとも（２ ^ｍ−１）個以上のセンスアンプ／データラッチ４６を用意することが望ましい。このようにメモリセルを準備することにより、例えば、ハミング符号を用いてメモリセルアレイ１の一連のシーケンスで読み出された１ページのビット誤りを１ビット検出し、その位置を求めることができる。更に、一般には、ｔを自然数として一連のシーケンスで読み出されるデータビット数が、［２ ^ｍ−１−ｔ×（ｍ−１）−１］より大きく（２ ^ｍ−ｔ×ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセル４９を図２２の紙面左右方向、つまりデータ選択線の延びる方向に並列に用意し、１ページとして用いる。尚、１ページに属するメモリセルについては、例えば、１つのデータ選択線ＷＬに共通に接続された複数のメモリセルとすることが、１度のデータ選択によって、複数のメモリセルを同時選択することができ望ましい。このようにメモリセルを準備することにより、例えば、ボウズ−チョウドゥリ−ホッケンゲム（ＢＣＨ）符号を用いてメモリセルアレイ１の一連のシーケンスで読み出されたｔビットのビット誤りを検出し、その位置を求めることができる。上記事情は本発明の他の実施の形態に係るデータ記憶システムにおいても適用されることはあきらかである。
【００９９】
［リフレッシュ動作］
図２０及び図２１のフローチャートを用いてリフレッシュ動作のシーケンスを詳しく説明する。図２０は、リードディスターブの生じているメモリセルブロックのデータをテンポラリメモリ１０２へコピーするシーケンスである。
【０１００】
（ａ） まず、手順ＳＥ１６において、テンポラリメモリ１０２をブロック消去する。
【０１０１】
（ｂ） ついで、手順ＳＥ１７において、ページカウンタ８６を初期値、例えば０に設定し、最初のページ、つまりＷＬ０が選択されるようにする。ここでページカウンタ８６の値がｉの場合、例えば、ＷＬｉが選択されるものとする。
【０１０２】
（ｃ） 更に、手順ＳＥ１８において、センスアンプ／データラッチ４６にリードディスターブの生じているメモリセルブロックの、ｉページのデータを読み出す。ここで、該メモリセルブロックはブロックアドレスラッチ８７に貯えられているので、これをアドレスバッファ４７に転送することにより、該メモリセルブロックを選択することができる。更に、センスアンプ／データラッチ４６は、通常動作で１ページを読み出す必要があるため、当然に１ページ分のデータを蓄積できるメモリを有しており、情報を貯えることができる。
【０１０３】
（ｄ） ついで、手順ＳＥ１９において、センスアンプ／データラッチ４６に貯えられた情報１ページ分を、テンポラリメモリ１０２の該１ページへコピーする。
【０１０４】
（ｅ） 更に、手順ＳＥ２０において、ページカウンタ８６のカウンタ値を１増加させる。
【０１０５】
（ｆ） この後、手順ＳＥ２１において、ｉが１メモリセルブロックに含まれるページ数である場合には、終了し、その他の場合には、ＳＥ１８の動作を繰り返す。
【０１０６】
この一連の動作によって、リードディスターブの生じているメモリセルブロックの全データを、テンポラリメモリ１０２にコピーすることができる。
【０１０７】
図２１のフローチャートは、テンポラリメモリ１０２からリードディスターブの生じていたメモリセルブロックにデータを書き戻すシーケンスである。
【０１０８】
（ｇ） まず、手順ＳＥ１７において、ページカウンタ８６を初期値、例えば０に設定し、最初のページ、つまりＷＬ０が選択されるようにする。ここでページカウンタ８６の値がｉの場合、例えば、ＷＬｉが選択されるものとする。
【０１０９】
（ｈ） 更に、手順ＳＥ２２において、センスアンプ／データラッチ４６にテンポラリメモリ１０２の、ｉページのデータを読み出す。ここで、センスアンプ／データラッチ４６は、通常動作で１ページを読み出す必要があるため、当然に１ページ分のデータを蓄積できるメモリを有しており、情報を貯えることができる。
【０１１０】
（ｉ） ついで、手順ＳＥ２３において、センスアンプ／データラッチ４６に貯えられた情報１ページ分を、リードディスターブの生じていたメモリセルブロックの該１ページへコピーする。
【０１１１】
（ｊ） 更に、手順ＳＥ２０において、ページカウンタ８６のカウンタ値を１増加させる。
【０１１２】
（ｋ） この後、手順ＳＥ２１において、ｉが１メモリセルブロックに含まれるページ数である場合には、終了し、その他の場合には、ＳＥ１８の動作を繰り返す。
【０１１３】
この一連の動作によって、テンポラリメモリ１０２の全データをリードディスターブの生じていたメモリセルブロックに書き戻すことができる。
【０１１４】
これらの図２０及び図２１のシーケンスにおいて、センスアンプ／データラッチ４６は、従来と同様に１ページ分の情報を貯えるだけで、本コピーを実現でき、外部入出力Ｉ／Ｏ線９４より外部にデータを読み出す必要はなく、また外部にテンポラリメモリを設ける必要もない。よって、外部入出力Ｉ／Ｏ線９４を通じることによるデータ転送にかかる時間がなく、高速にシーケンスを実行でき、外部Ｉ／Ｏ回路を駆動する電力を削減することができる。また、例えば、電源投入時や遮断時の外部メモリアクセスがなく電源が投入されている時にこのリフレッシュ動作を行うようにすれば、外部からの入力無しに自動的にリフレッシュ動作を行うことができる。よって、このようにすれば、通常使用時の読み出し、書き込み、消去のアクセス時間などを従来と同じに保ったままで、セルフリフレッシュが可能となる。
【０１１５】
本発明データ記憶システムを用いれば、データ記憶用メモリセルと別にデータ破壊検出用メモリセルを形成することが不要で、リードディスターブによる書き込みが異常に早いビットが存在しても、正しくデータ破壊セルを直接検出できる。更に、リードディスターブによって誤り訂正必要な情報ビットが発生した時点より後に必ずリードディスターブ検知がなされる。よって、裾ビットの統計的挙動がチップ間又は経時変化によって変化しても正しくリードディスターブ検知を行うことができる。また、読み出しによるデータ破壊に対してデータ破壊セルを直接検出し、かつそのデータを完全に復元可能とすることにより、データリフレッシュの間隔を長くすることができる。
【０１１６】
（第３の実施の形態）
本発明の第３の実施の形態に係るデータ記憶システムの動作方法は、図２３に示すように、フローチャート図において、第１の実施の形態に係るデータ記憶システムの動作方法とほぼ同一であるが、手順ＳＥ６のシーケンスが異なっている。尚、第１の実施の形態と同一の部分や同一の電圧関係には、同一符号をつけて詳しい説明は省略する。
【０１１７】
［データ記憶システムの動作方法］
第３の実施の形態に係るデータ記憶システムの動作方法では、第１のメモリセルブロックの内容を誤り訂正して第２のメモリセルブロックに書き込み、更に、第２のメモリセルブロックの内容を第１のメモリセルブロックに書き込むことによって、第１のメモリセルの内容を第１のメモリセルの場所にリフレッシュすることを特徴としている。具体的な手順ＳＥ６に相当するフローは、図２３に示すように、手順ＳＥ７から手順ＳＥ１２までの第１のメモリセルブロックの内容を誤り訂正して第２のメモリセルブロックに書きこむ部分は、第１の実施の形態において説明したので省略する。
【０１１８】
（ｎ） 手順ＳＥ１２の結果、ＮＯであるならば、手順ＳＥ１４において、第１のメモリセルブロックを消去する。
【０１１９】
（ｏ） 次に、手順ＳＥ１５において、ページカウンタ１０を最初のページを示すようにリセットする。
【０１２０】
（ｐ） 次に、手順ＳＥ２４において、第２のメモリセルブロックについて、ページカウンタ１０の示すページを第１のメモリセルブロックの該当するページにコピーする。手順ＳＥ９及び手順ＳＥ１０シーケンスで既に誤り訂正されているので、この手順ＳＥ２４のシーケンスでは、誤り訂正する必要はなく、メモリマクロ７内のコピーモードを用いて直接コピーすればよい。この書き込みの情報ビットに加え、データ書き込み終了フラグを書き込み終了後に第１のメモリセルブロックの情報ビット以外の他のビットに書き込んでもよく、このようにすることにより、書き込み時の電源の遮断による書き込み失敗を検出し回復することができる。
【０１２１】
（ｑ） 更に、手順ＳＥ２５において、ページカウンタ１０を例えば１増やす。
【０１２２】
（ｒ） この後、手順ＳＥ２６において、ページカウンタ１０がすべてのページのインデックスを参照したかどうか判定する。これは、ページカウンタ１０を１ずつ増やす手順ＳＥ２５のシーケンスを用いている場合には、第１の１メモリセルブロックに含まれるページ数と比較してインデックスがそれ以下かどうかを判定することと等価である。手順ＳＥ２６のシーケンスでページ数が１メモリセルブロックに含まれるページ数以下の場合には、次ページの内容を第２のメモリセルブロックから第１のメモリセルブロックにコピーする手順ＳＥ２４のシーケンスに移行する。また、１メモリセルブロックに含まれるページ数よりも大きい場合は、第２のメモリセルブロックの全ページの情報ビットの内容を、第１のメモリセルブロックにコピーしたことになる。
【０１２３】
第３の実施の形態の特徴は第１の実施の形態において述べた（１）乃至（８）の特徴に加えて、更に以下の特徴がある。
【０１２４】
（９） 第３の実施の形態では、第１のメモリセルブロックのデータをエラー訂正して、第１のメモリセルブロックに書き戻している。よって、ファイルアロケーションテーブルを用いたデータ記憶システムにおいて、第１のメモリセルブロックに情報データを記録した場合に、そのファイルアロケーションテーブルを変更する必要がなく、ファイル構造に依らずデータのリフレッシュを行うことができる。
【０１２５】
（１０） 電源投入後にイニシャルプログラムローダーやファイルアロケーションテーブルなどあらかじめ決まったブロックを読み出す用途でも、決まったメモリセルブロックとして、第３の実施の形態にかかるデータ記憶システムの第１のブロックアドレスを割り当てることができる。
【０１２６】
更に、例えば、電源投入時に、図１５に示すリードディスターブによる誤りビット検知を、データ読み出しと共に行うことにより、読み出しデータのレイテンシーを増大させることなく、誤りビット検知を行うことが可能となる。尚、第１の実施の形態において示したと同様に、手順ＳＥ３のシーケンスにおいてデータ誤りを検出したことと、ページの位置情報をテンポラリメモリ１０１又は１０２に記憶しておけば、手順ＳＥ６は必ずしもリードディスターブによる誤りビットを検知した直後に行う必要はない。
【０１２７】
手順ＳＥ６は、手順ＳＥ３の直後に行われる必要はなく、例えば手順ＳＥ３後にデータ破壊を示すフラグや当該ページの位置情報をテンポラリメモリ１０１ 又は１０２に記憶しておき、手順ＳＥ３と手順ＳＥ６との間で通常の情報ビットの読み出し、書き込み、及び消去を行った後、本発明の第３の実施の形態に係るデータ記憶システムに対するデータ入出力要求頻度が低いときに、テンポラリメモリ１０１又は１０２の内容を参照して、リードディスターブによるデータ破壊が生じている場合に、手順ＳＥ６を行うようにしてもよい。また、例えば、手順ＳＥ３のシーケンス後に、データ破壊を示すフラグをテンポラリメモリ１０１又は１０２に記憶しておき、第１のメモリセルブロック内のページを、例えば、すべて読み出し、外部入出力Ｉ／Ｏ線９４にデータ出力することにより、手順ＳＥ６のシーケンスよりも先に第１のメモリセルブロック内の必要なページを読み出す処理を行ってもよい。
【０１２８】
このようにすることにより、本発明の第３の実施の形態に係るデータ記憶システムにおいて、情報データ読み出し要求が実行された時に、手順ＳＥ６のシーケンスに起因するデータ遅延に関係なく、第１のメモリセルブロック内の必要なページを読み出し出力し、又、データ入出力要求頻度が低いときに、情報ビットのリフレッシュに相当する手順ＳＥ６を行うことができる。ここで、手順ＳＥ１から手順ＳＥ５までは、メモリセルアレイ１への情報データの書き込み及び消去動作を伴わず、読み出し操作だけで行えるので高速動作可能である。一方、手順ＳＥ６は、メモリセルアレイ１への情報データの書き込み及び消去動作を伴うため、時間がかかる。よって、データ入出力要求頻度が低いときに、情報ビットのリフレッシュに相当する手順ＳＥ６を行うことにより、外部から見た読み出しのレイテンシー（Ｌａｔｅｎｃｙ）を向上させることができる。
【０１２９】
例えば、あらかじめ決まったデータ領域を、例えば、ＤＲＡＭやＳＲＡＭに読み出した後では、本発明の第３の実施の形態にかかるデータ記憶システムの外部からのデータ入出力アクセスが低減するので、このときにテンポラリメモリ１０１又は１０２を参照してリードディスターブによるデータ破壊が生じている場合に手順ＳＥ６のリフレッシュ動作を行えばよい。（第４の実施の形態）
本発明の第４の実施の形態に係るデータ記憶システムは、図２４及び図２５に示すように、本発明の第１及び第２の実施の形態に係るデータ記憶システムにおいて、ＮＡＮＤ型メモリセルブロックを、ＭＯＮＯＳ型ゲート構造を用いたＮＡＮＤセルアレイブロックに変更した構造を有する。素子断面構造は、図２４及び図２５に示すように、図８及び図９に示す構造に対応しており、図７に示すパターン平面図において、それぞれＩＩ−ＩＩ方向及びＩ−Ｉ方向断面図に相当する。ＩＩ−ＩＩ方向断面図は、メモリセル部断面図に相当する。尚、平面図は、図７と同一なので、省略する。
【０１３０】
［ＭＯＮＯＳ構造］
図２４及び図２５において、例えば、ＳｉＮやＳｉＯＮ又はＡｌ_２Ｏ_３を電荷蓄積層２６としたＭＯＳトランジスタからなる不揮発性メモリセルトランジスタＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してＢＬと記してあるデータ転送線に接続されている。また他の一端は選択トランジスタＳ２を介してＳＬと記してある共通ソース線に接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。図２４及び図２５において、例えばボロン不純物濃度が１０^１４ ｃｍ^−３から１０^１９ ｃｍ^−３の間のｐ型ウェル領域２３に、例えば、１ ｎｍから１０ ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなるトンネルゲート絶縁膜を介して、例えばＳｉＮ、ＳｉＯＮ又はＡｌ_２Ｏ_３からなる電荷蓄積層２６が３ ｎｍから５０ ｎｍの厚さで形成されている。この上に、例えば、厚さ２ ｎｍから１０ ｎｍの間のシリコン酸化膜や、Ａｌ_２Ｏ_３、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＳｉＯＮ、又はＺｒＳｉＯＮからなるブロック絶縁膜５０を介して、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート電極２７が１０ ｎｍから５００ ｎｍの厚さで形成されている。この制御ゲート電極２７は、図７に示すように、隣接するメモリセルブロック間で接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５及び、選択ゲート制御線ＳＳＬ，ＧＳＬを形成している。尚、ｐ型ウェル領域２３は、ｎ型シリコン領域２２によって、ｐ型半導体基板２１と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。
【０１３１】
本発明の第４の実施の形態に係るデータ記憶システムのゲート構造では、ｐ型ウェル領域２３の側壁が素子分離絶縁膜２４で覆われているので、ｐ型ウェル領域２３の側壁が電荷蓄積層２６を形成する前のエッチングで露出することがなく、電荷蓄積層２６がｐ型ウェル領域２３よりも下に来ることを防ぐことができる。よって、ｐ型ウェル領域２３と素子分離絶縁膜２４との境界での、ゲート電界集中やしきい値電圧の低下した寄生トランジスタが生じにくい。更に、電界集中に起因する書込みしきい値の低下現象、いわゆる、サイドウォーク現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【０１３２】
これらゲート電極の両側には、例えば５ ｎｍから２００ ｎｍの厚さのシリコン窒化膜又はシリコン酸化膜からなる側壁絶縁膜４３を挟んでソース又はドレイン電極となるｎ型拡散層２８が形成されている。これらｎ型拡散層２８と電荷蓄積層２６、制御ゲート電極２７により、Ｍ−ＯＮＯ−Ｓ型不揮発性ＥＥＰＲＯＭセルが形成されており、電荷蓄積層２６のゲート長としては、０．５μｍ以下０．０１μｍ以上とする。これらソース・ドレインｎ型拡散層２８としては、例えばリンや砒素、アンチモンを表面濃度が１０^１７ ｃｍ^−３から１０^２１ ｃｍ^−３となるように深さ１０ ｎｍから５００ ｎｍの間で形成されている。更に、これらソース・ドレインｎ型拡散層２８はメモリセル同士で直列に接続され、ＮＡＮＤ接続が実現されている。また、図２４及び図２５において、２７_ＳＳＬ、更に２７_ＧＳＬは、それぞれブロック選択線ＳＳＬ及びＧＳＬに接続された制御ゲート電極であり、前記ＭＯＮＯＳ型ＥＥＰＲＯＭの制御ゲート電極２７と同層で形成されている。これら制御ゲート電極２７， ２７_ＳＳＬ、更に２７_ＧＳＬは、例えば３ ｎｍから１５ ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなるトンネルゲート絶縁膜２５_ＳＳＬ及び２５_ＧＳＬを介してｐ型ウェル領域２３と対向し、ＭＯＳトランジスタを形成している。ここで、制御ゲート電極２７_ＳＳＬ 及び２７_ＧＳＬのゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、１ μｍ以下０．０２ μｍ以上と形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１３３】
また、制御ゲート電極２７_ＳＳＬの片側に形成されたソース又はドレイン電極となるｎ型拡散層２８_ｄは、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、又はアルミニウムからなるデータ転送線３６（ＢＬ）とコンタクト３１_ｄを介して接続されている。ここで、データ転送線３６（ＢＬ）は、隣接するメモリセルブロックで接続されるように、図７の紙面上下方向にブロック境界まで形成されている。一方、制御ゲート電極２７_ＧＳＬの片側に形成されたソース又はドレイン電極となるｎ型拡散層２８_ｓは、コンタクト３１_ｓを介してソース線ＳＬと接続されている。このソース線ＳＬは、隣接するメモリセルブロックで接続されるように、図７の紙面左右方向にブロック境界まで形成されている。勿論、ｎ型拡散層２８_ｓを紙面左右方向にブロック境界まで形成することにより、ソース線としてもよい。これらＢＬコンタクト及びＳＬコンタクトとしては、例えばｎ型又はｐ型にドープされたポリシリコンやタングステン、及びタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域となっている。更に、これらソース線ＳＬ及びデータ転送線ＢＬと、前記トランジスタとの間は、例えばＳｉＯ_２やＳｉＮらなる素子分離絶縁膜６８によって充填されている。更に、このデータ転送線ＢＬ上部には、例えばＳｉＯ_２、ＳｉＮ、又は、ポリイミドらなる絶縁膜保護層３７や、図には示していないが、例えば、Ｗ，ＡｌやＣｕからなる上部配線が形成されている。
【０１３４】
本発明の第４の実施の形態に係るデータ記憶システムでは、第１及び２の実施の形態の特徴に加え、ＭＯＮＯＳ型セルを用いているため、第１及び２の実施の形態において適用される浮遊ゲート型ＥＥＰＲＯＭセルよりも書き込み電圧及び消去電圧を低電圧化することができる。又、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。更に、第１及び第２の実施の形態と比較して、電荷蓄積層２６の厚さを２０ ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減化することができる。更に、ゲート電極の加工形状を向上させ、素子分離絶縁膜６８のゲート間の埋め込みも向上させることができ、より耐圧を向上させることができる。又、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。又、ＭＯＮＯＳ型ＥＥＰＲＯＭセルを用いているため、電荷蓄積層２６が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。更に、電荷蓄積層２６の側壁絶縁膜４３が薄膜化しても、電荷蓄積層２６に捕獲された電荷がすべて抜けてしまうことなく良好な保持特性を維持できる。更に、電荷蓄積層２６をｐウェル領域２３と合わせずれなく形成することができろことから、電荷蓄積層２６とｐ型ウェル領域２３との間の容量をより均一に形成することができる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。
【０１３５】
（第５の実施の形態）
本発明の第５の実施の形態にかかるデータ記憶システムにおいて、メモリセルアレイ１とセンスアンプ／データラッチ４６のレイアウトは、その一部を抽出して模式的に示すと、図２６及び図２７に示すように、メモリセルアレイ１と、センスアンプａ，・・・，ｋを含むセンスアンプ／データラッチ４６と、センスアンプａ，・・・，ｋとデータ入出力バッファ４５との間に接続され、カラムデコーダ４８によって選択されるＭＯＳトランジスタＱａａ，Ｑａｂ，・・・，Ｑｋａ，Ｑｋｂとから構成される。本発明の第５の実施の形態の構造は、第１乃至第３の実施の形態において、ＮＡＮＤ型のメモリセルアレイブロック４９をＭＯＮＯＳ構造で形成された仮想接地構造のセルアレイブロック４９に変更した構成を有するものである。尚、図５に示した第１の実施の形態及び図２２に示した第２の実施の形態と同一の部分には、同一符号をつけて詳しい説明は省略する。また、第１乃至第４の実施の形態において、実施の形態の限定無く詳述している同一の効果については、説明は省略する。メモリセルアレイ１は、図２６及び図２７示すように、不揮発性メモリセルを並列接続したメモリセルブロック４９，４９’を配列して構成される。このメモリセルアレイ１のデータ転送線ＢＬのデータをセンスし、或いは書き込みデータを保持するためにセンスアンプ／データラッチ４６がデータ転送線選択トランジスタＱ１ａ、Ｑ２ａ…Ｑ１ｋ，Ｑ２ｋを介して設けられている。このセンスアンプ／データラッチ４６は、例えばフリップフロップ回路を主体として構成される。更に、センスアンプ／データラッチ４６は、データ入出力バッファ４５に接続されている。これらの接続は、アドレスバッファ４７からアドレス信号を受けるカラムデコーダ４８の出力によって制御され、データ入出力バッファ４５に与えられたデータをメモリセルアレイ１に書き込み、及びデータを第３の内部Ｉ／Ｏ線９０へ読み出し可能となっている。メモリセルアレイ１に対して、メモリセルの選択を行うため、具体的にはデータ制御線ＷＬ１〜ＷＬ３、及びデータ転送線選択ゲート線ｓｅｌ１，ｓｅｌ２の制御をするために、ロウデコーダ３が設けられている。
【０１３６】
本発明の第５の実施の形態に係るデータ記憶システムにおいて、特に図２６に示す構成においては、図１に示すように、メモリセルアレイ１を含むメモリマクロ７と、誤りビット検出回路５及び誤りビット判定回路６を含むＥＣＣ回路部１００と、ＥＣＣ回路部１００に接続されたテンポラリメモリ１０１とから構成される。誤りビット検出回路５と誤りビット判定回路６との間には第１の内部Ｉ／Ｏ線９２が配線され、メモリマクロ７とＥＣＣ回路部１００との間には第２の内部Ｉ／Ｏ線９１が配線され、誤りビット判定回路６とテンポラリメモリ１０１との間には外部Ｉ／Ｏ線９４が配線されている。更に、メモリマクロ７の詳細は図２に、誤りビット判定回路６の詳細は図３に示す通りである。
【０１３７】
本発明の第５の実施の形態に係るデータ記憶システムにおいて、特に図２７に示す構成においては、図１８に示すように、メモリセルアレイ１及びメモリセルアレイ１と同一チップ上に隣接して形成されたテンポラリメモリ１０２を含むメモリマクロ７と、誤りビット検出回路５及び誤りビット判定回路６を含むＥＣＣ回路部１００とから構成される。誤りビット検出回路５と誤りビット判定回路６との間には第１の内部Ｉ／Ｏ線９２が配線され、メモリマクロ７とＥＣＣ回路部１００との間には第２の内部Ｉ／Ｏ線９１が配線されている。更に、メモリマクロ７の詳細は図１９に示す通りであり、誤りビット判定回路６の詳細は図３に示す通りである。
【０１３８】
又、本発明の第５の実施の形態において、特に、図２７に示す構成においては、図１９に示すように、メモリマクロ７内において、テンポラリメモリ１０２をメモリセルアレイ１に隣接して同一チップ上に実質的に同一回路にて形成している。ここで、上記図１５及び図１６に示したリフレッシュ動作については、例えば、詳しくは図２０及び図２１で示すシーケンスを、図１９で示す回路構成において実行すれば、メモリマクロ７の外部に新たにテンポラリメモリを用いなくてもリードディスターブの生じているブロックのデータをリフレッシュすることができる。ここで、図１９は、基本的には、図２と同じであるが、テンポラリメモリ１０２と、ページカウンタ８６とが追加されている。ここで、ページカウンタ８６とは、１ブロック内のページの位置を数えるための装置であり、例えば、フリップフロップを用いたシフトレジスタと２進カウンタから形成されており、テンポラリメモリ１０２内とリードディスターブの生じているブロックの１ページ内において、データ制御線ドライバ２０５を通じていずれか１つのデータ選択線をカウンタの値にしたがって選択するように形成されている。また、このページカウンタ８６の入力として、制御回路４０が接続されており、ページカウンタ８６の初期化とカウンタ値の増加（インクリメント）を行っている。
【０１３９】
更に、図１９におけるテンポラリメモリ１０２は、例えば、図２７のようにメモリセルアレイを形成しているメモリブロックと同一の１ブロックを追加したものを、同じデータ転送線の延長に形成すればよい。尚、図２７は、図５及び図２２に対応する回路図である。図２７では、同一データ選択線に接続された複数のメモリセルがテンポラリメモリ１０２として用いられている。このような構成を用いることにより、テンポラリメモリ１０２のデータビット数をデータを記憶する同一データ選択線に接続されたメモリセルの数と揃えることができる。更に、テンポラリメモリ１０２に接続されるデータ制御線ドライバ２０５もメモリセルアレイ１に接続されるデータ制御線ドライバ２と同一の回路でよい。このようにすることにより、テンポラリメモリ１０２の面積を、メモリセルアレイ１と同様に小さくデザインすることができる。
【０１４０】
［データビット数ｎと１ページのメモリブロック数の関係］
また、本発明の第５の実施の形態に係るデータ記憶システムでは、一連のシーケンスで読み出されるデータビット数ｎが、ｍを自然数として、（２ ^ｍ−１−ｍ）より大きく（２ ^ｍ−ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセルブロック４９を図２６又は図２７の紙面左右方向、つまりデータ選択線ＷＬの延びる方向に並列に用意し、１ページとして用いる。また、図２又は図１９の構成では、センスアンプの数も少なくとも（２ ^ｍ−１）個以上のセンスアンプ／データラッチ４６を用意することが望ましい。このようにメモリセルを準備することにより、例えば、ハミング符号を用いてメモリセルアレイ１の一連のシーケンスで読み出された１ページのビット誤りを１ビット検出し、その位置を求めることができる。更に、一般には、ｔを自然数として一連のシーケンスで読み出されるデータビット数が、［２ ^ｍ−１−ｔ×（ｍ−１）−１］より大きく（２ ^ｍ−ｔ×ｍ−１）以下である場合、少なくとも（２ ^ｍ−１）個以上のメモリセル４９を図２６又は図２７の紙面左右方向、つまりデータ選択線ＷＬの延びる方向に並列に用意し、１ページとして用いる。尚、１ページに属するメモリセルについては、例えば、１つのデータ選択線ＷＬに共通に接続された複数のメモリセルとすることが、１度のデータ選択によって、複数のメモリセルを同時選択することができ望ましい。このようにメモリセルを準備することにより、例えば、ボウズ−チョウドゥリ−ホッケンゲム（ＢＣＨ）符号を用いてメモリセルアレイ１の一連のシーケンスで読み出されたｔビットのビット誤りを検出し、その位置を求めることができる。上記事情は本発明の他の実施の形態に係るデータ記憶システムにおいても適用されることはあきらかである。
【０１４１】
［ＭＯＮＯＳ構造］
本発明の第５の実施の形態に係るデータ記憶システムにおいて、仮想接地アレイブロックのそれぞれロウ方向、及びカラム方向のメモリセル部断面図は、図２８及び図２９に示すように、それぞれ２つのメモリセルが接続された構造を示している。図２８はＭＯＮＯＳメモリの断面図で、制御ゲート電極２７で制御電極５１が接続された２つのメモリセルについて示している。また、図２９は、制御電極５１を通る図２８と直交した断面での断面構造を示している。
【０１４２】
本発明の第５の実施の形態に係るデータ記憶システムにおいては、素子構造は基本的にはＭＯＮＯＳ構造を有する点で、第４の実施の形態と同様であるが、制御電極５１に接続されるデータ選択線ＷＬ１，ＷＬ２，ＷＬ３（制御ゲート電極２７や金属裏打ち層２７’に相当）の形成方向とチャネルの形成方向が一致している点が、第４の実施の形態と異なっている。更に、本発明の第５の実施の形態に係るデータ記憶システムにおいては、メモリセルトランジスタのそれぞれのソース及びドレイン電極近傍に電荷を蓄積させ、１セル当り、少なくとも２ ビットの情報を記憶するように形成されている。このような構造で、ソース電極及びドレイン電極の電圧の方向により、例えば、米国特許第６，２０１，２８２号明細書に開示された公知な方法を用いてそれぞれのビットを読み出すことができる。この場合、情報を読み出さない側のビットと情報を読み出す側のビットの電流端子は直列接続されていることと等価なので、情報を読み出さない側のビットはＮＡＮＤ型メモリセルと同様なリードディスターブストレスが印加される。よって、情報を読み出さない側のビットは、読み出しを繰り返すことにより消去状態から書き込み状態に変化する。
【０１４３】
図２８及び図２９において、例えば、ボロン又はインジウム不純物濃度が１０^１４ ｃｍ^−３から１０^１９ ｃｍ^−３の間のｐ型ウェル領域２３に、例えば、０．５ ｎｍから１０ ｎｍの厚さを有するシリコン酸化膜又はオキシナイトライド膜からなる第１のトンネルゲート絶縁膜２５が形成されている。更に、第１のトンネルゲート絶縁膜２５の上部には、例えばシリコン窒化膜、ＳｉＯＮ又はＡｌ_２Ｏ_３からなる電荷蓄積層２６が３ ｎｍから５０ ｎｍの厚さで形成されている。この上に、例えば、厚さ５ ｎｍ以上で、３０ ｎｍ以下の厚さでシリコン酸化膜又はオキシナイトライド膜、Ａｌ_２Ｏ_３、ＺｒＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯＮ又はＨｆＳｉＯＮからなるブロック絶縁膜（第２の絶縁膜）５０を介して、例えば、ボロン又はリン、砒素が１×１０^１９ ｃｍ^−３から１×１０^２１ ｃｍ^−３の範囲で不純物添加された制御電極５１及び２７が１０ ｎｍから５００ ｎｍの厚さで形成されている。ここで、制御電極５１及び制御ゲート電極２７を形成するポリシリコン層のボロン、リン、又は砒素の濃度は１×１０^１９ ｃｍ^−３以上とすることが望ましい。制御電極５１の空乏化によって、ＯＮＯ積層膜にかかる電界が小さくなり、消去時間又は書き込み時間が増大することを防ぐことができるからである。
【０１４４】
更に、例えば、この制御ゲート電極２７を形成するポリシリコン上に、ＷＳｉ（タングステンシリサイド）又は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ，Ｗ，Ａｌ，ＡｌＣｕからなる制御ゲート電極２７の金属裏打ち層２７’が１０ ｎｍから５００ ｎｍの厚さで形成されていても良い。これらポリシリコン層が制御電極５１及び制御ゲート電極２７を形成し、金属裏打ち層２７’が制御ゲート電極２７を低抵抗化している。
【０１４５】
また、この金属裏打ち層２７’の上には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜６０が５ ｎｍから５００ ｎｍの厚さで形成されていてもよい。これは、制御電極５１の加工時のマスクとなる絶縁膜として機能する。更に、これら制御電極５１の両側には、シリコン酸化膜又はシリコン酸窒化膜からなる側壁絶縁膜１９が形成されている。この側壁絶縁膜１９の少なくとも制御電極５１に接する側面は、堆積膜で形成した絶縁膜よりも電荷トラップ密度を小さく、絶縁耐圧を高く、かつ制御電極５１と側壁絶縁膜１９との間の界面準位密度を低くするために、シリコンを含む制御電極５１の酸化又は酸窒化によって形成されている。このように、ゲート側壁に堆積膜よりも品質の高い熱酸化膜を用いることが可能である。図２８においては、ソース領域及びドレイン領域を形成するｎ型拡散層２８上で電荷蓄積層２６が一部取り除かれ、例えばシリコン酸化膜からなる素子分離絶縁膜６８が形成されている例が挙げられているが、電荷蓄積層２６が絶縁体で形成されているために、ソース領域及びドレイン領域を形成するｎ型拡散層２８上で電荷蓄積層２６を取り除く必要は必ずしもなく、連続的に形成されていても構わない。
【０１４６】
図２８に示したＭＯＮＯＳ構造は、例えば次のような手順で形成することができる。
【０１４７】
（ａ） 例えば、金属裏打ち層２７’を形成せずに、シリコンを含む制御電極５１を積層し、トンネルゲート絶縁膜２５に達するまで紙面表裏方向が長手となるような線状にパターンニングし異方性エッチングを行い、制御電極５１、ブロック絶縁膜５０、電荷蓄積層２６、トンネルゲート絶縁膜２５を取り除く。
【０１４８】
（ｂ） この後、側壁絶縁膜１９を制御電極５１の酸化又は酸窒化により形成し、ソース領域及びドレイン領域となるｎ型拡散層２８を、例えばリンや砒素、アンチモンを表面濃度が１０^１７ ｃｍ^−３から１０^２１ ｃｍ^−３となるように深さ１０ ｎｍから５００ ｎｍの間でイオン注入して形成する。
【０１４９】
（ｃ） この後、全面に素子分離絶縁膜６８となるシリコン酸化膜、シリケートガラス、又は無機ガラスを１０ ｎｍから１０００ ｎｍの厚さの範囲で堆積する。
【０１５０】
（ｄ） その後、例えば化学的機械研磨（ＣＭＰ）によって素子分離絶縁膜６８を平坦化し、更に、制御電極５１の上部表面を例えばフッ化アンモニウム溶液などのウェットエッチングによって露出させる。
【０１５１】
（ｅ） この後、制御ゲート電極２７となる例えばポリシリコンやＳｉＧｅ混晶からなる第２のゲート電極材を１０ ｎｍか３００ ｎｍの範囲で堆積し、更に、金属裏打ち層２７’、更にマスク用の絶縁膜６０を全面堆積する。ここで、第２のゲート電極材のボロン，リン、又は砒素の濃度は１Ｘ１０^１９ ｃｍ^−３以上とすることが、制御ゲート電極２７の空乏化によって、ＯＮＯ積層膜にかかる電界が小さくなり、消去時間又は書き込み時間が増大するのを防ぐのに望ましい。
【０１５２】
（ｆ） ついで、メモリセルトランジスタにおいて、図２８のパターンと直交する方向に線状にパターニングし、異方性エッチングを行い、マスク用の絶縁膜６０、金属裏打ち層２７’、制御ゲート電極２７、及び制御電極５１、ブロック絶縁膜５０までエッチングを行う。
【０１５３】
（ｇ） この後、図２９で示した２つの制御電極５１で示されるメモリセルのチャネル間の漏れ電流を少なくするために、例えば、ボロンかＢＦ_２，インジウムを表面濃度が１０^１６ｃｍ^−３から１０^１８ｃｍ^−３となるように深さ１０ ｎｍから５００ ｎｍの間になるようにイオン注入して、ｐ型層１８を形成しても良い。（ｈ） 更に、全面に、シリコン窒化膜かシリコン酸窒化膜、又はアルミナ膜からなる絶縁膜６１を例えば、厚さ５ ｎｍから２００ ｎｍの範囲で形成する。この絶縁膜６１は、例えばＣＶＤ法やスパッタ法で形成された堆積絶縁膜である。また、メモリセルトランジスタに対して全面堆積されていることが、絶縁膜６１より上方に形成された膜からのガス又はラジカル、イオンがメモリセルトランジスタに悪影響を及ぼすのを防ぐことができ望ましい。
【０１５４】
（ｉ） 更に、絶縁膜６１の上方に、例えば、ボロン又はリンを１×１０^２０ ｃｍ^−３以上含むＢＰＳＧ，ＰＳＧ、ＢＳＧといったシリケートガラスからなる層間絶縁膜６２が１０ ｎｍから１０００ ｎｍの厚さの範囲で形成する。このシリケートガラスはアルカリイオンをゲッタリングする機能があり、メモリセルトランジスタ上方全面に形成されることがアルカリイオンによる汚染を防ぐためには望ましい。図２８及び図２９に示した素子構造例では、層間絶縁膜６２は絶縁膜６１に直接接して形成されているが、必ずしも接して形成される必要はなく、例えば配線層間の絶縁膜や配線層上の絶縁膜として形成しても、前記ゲッタリングの効果はあるので構わない。
【０１５５】
（ｊ） シリケートガラスは一般的に堆積直後の埋め込み性が悪いので、堆積後に、例えば７５０℃から１０００℃の間で２分から１２０分の範囲でアニールすることにより粘性流動させ平坦化させる。このアニールの際にシリケートガラスに含まれる水分又はヒドロニウムイオンが遊離するが、絶縁膜６１を形成することによって、この水分によりメモリセルトランジスタのゲート端が酸化されてしまい制御電極５１端のブロック絶縁膜５０が厚膜化し、形状が変化してしまうのを防ぐことができる。
【０１５６】
また、層間絶縁膜６２としては、例えば、シクロペンタシラン又はポリシラザンから形成された無機ガラスを用いてもよい。この場合、シクロペンタシラン又はポリシラザンを無機ガラスに転換するためには酸化工程が必要であるが、この酸化剤がメモリセルトランジスタのゲートエッジ部分を酸化してしまうために制御電極５１端のブロック絶縁膜５０が厚膜化し形状が変化してしまう問題を、絶縁膜６１を形成することによって防ぐことができる。尚、層間絶縁膜６２としては、例えばテトラエトキシシラン（ＴＥＯＳ）やＨＤＰによって形成したシリコン酸化膜や水素シルセスキオキサン（ＨＳＱ）、ＭＳＱなどの他の層間膜との積層構造を用いてもよい。
【０１５７】
（ｋ） 更に、層間絶縁膜６２の上方には、例えば、Ｗ、Ａｌ、ＡｌＣｕやＣｕからなる上部配線３８を形成する。図２８及び図２９において図示された例では、配線層として上部配線３８は１層の例が示されているが、もちろん、多層配線構造を積層してもよい。
【０１５８】
（ｌ） 更に、上部配線３８の上には、例えば、ＴＥＯＳやＨＤＰによって形成したシリコン酸化膜やＨＳＱという絶縁膜保護層３７を介して、プラズマ化学気相成長法を用いて、シリコン窒化膜層３７’を２０ ｎｍから１μｍの範囲で全面堆積する。このシリコン窒化膜層３７’は、チップ外部（上面）から拡散してくる水分をブロックする機能がある。
【０１５９】
［本発明の第５の実施の形態の特徴］
本発明の第５の実施の形態では、第１乃至第４の実施の形態の特徴に加え、以下の特徴ある。
【０１６０】
（１１） ソース領域及びドレイン領域となるｎ型拡散層２８が形成される方向（図２８では紙面表裏方向）と直交して制御ゲート電極２７（図では紙面左右方向）が形成されおり、隣接するメモリセルのソース電極及びドレイン電極を並列接続する構造、例えば、仮想接地アレイＡＮＤ型を実現している。メモリセルブロックの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。また、素子分離絶縁膜６８とｎ型拡散層２８、及び電荷蓄積層２６を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。これらメモリセルアレイ構造及び特徴については、例えば、当発明者らによる先行出願である特願２００１−２６４７５４号に記載されているので、ここでは省略する。
【０１６１】
（１２） 第５の実施の形態に係るデータ記憶システムにおいては、第１乃至第３の実施の形態の特徴に加え、ＭＯＮＯＳ型セルを用いているため、第１乃至第３の実施の形態において適用した浮遊ゲート型ＥＥＰＲＯＭセルよりも書き込み電圧及び消去電圧を低電圧化することができる。このため、素子分離間隔を狭め、ゲート絶縁膜厚を薄く形成しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。更に、第１乃至第３の実施の形態と比較して、電荷蓄積層２６の厚さを２０ ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減できる。このため、制御電極５１の加工形状を向上させ、層間絶縁膜６２のゲート間の埋め込みも向上させることができ、より耐圧を向上させることができる。また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層２６が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。
【０１６２】
本発明の第１乃至第５の実施の形態に係るデータ記憶システムにおいて、素子分離膜や層間絶縁膜の絶縁膜形成方法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層２６としては、ＴｉＯ_２やＡｌ_２Ｏ_３、或いは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。本発明の第１乃至第５の実施の形態において、半導体基板としてｐ型半導体基板を想定したが、代わりにｎ型半導体基板を用いても良い。或いは又、ＳＯＩ基板のＳＯＩシリコン層、又はＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板を用いてもよい。
【０１６３】
本発明の第４及び第５の実施の形態において、ｐ型ウェル領域２３上のｎ型ＭＯＮＯＳ−ＦＥＴの形成について述べたが、ｎ型ウェル領域上のｐ型 ＭＯＮＯＳ−ＦＥＴの形成に置き換えてもよく、その場合、上述の実施の形態のソース・ドレイン電極及び半導体領域に対するｎ型をｐ型、ｐ型をｎ型と読み替え、更に、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと読み替えればよい。また、制御電極５１はＳｉ半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスＳｉ、アモルファスＳｉＧｅ混晶、又はアモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。但し、半導体であること、特に、Ｓｉを含んだ半導体であることが、良好な側壁絶縁膜１９を制御電極５１の酸化又は酸窒化によって形成することができ望ましい。更に電荷蓄積層２６はソース・ドレイン間で分離形成されていてもよく、或いはドット状に形成されていても構わず、上述した本発明の第５の実施の形態の説明において記載した製造方法が適用できることは言うまでもない。又、上述した本発明の第５の実施の形態では、制御ゲート電極２７上に堆積法によって形成した金属裏打ち層２７’の断面を示したが、例えば、ＴｉやＣｏ，Ｎｉ，Ｍｏ，Ｐｄ，Ｐｔといった金属と制御ゲート電極２７とを反応させシリサイドを形成し金属裏打ち層２７’として形成してもよい。
【０１６４】
（第６の実施の形態）
また本発明の実施の形態においては、主として２値を記憶する半導体メモリセルを用いた例について説明したが、３値以上のディジタル値を複数のしきい値として記憶する半導体メモリセルトランジスタを用いてもよい。多値論理を用いる場合の方が、２値の場合の比べて、複数のしきい値間の間隔が狭く、リードディスターブによるビット破壊が問題となる。従って、本発明のデータ記憶システムを用いれば、より大きな効果を得ることができることは明らかである。ここで、１つのメモリセルに記憶するしきい値としては、２^ｎ値となることが、情報データのデコードが簡単化されるため望ましい。
【０１６５】
特に４値論理を用いる本発明のデータ記憶システムにおいては、メモリセルアレイ１の構造上、２値論理を用いる上記と同一のマスク構造にて構成することができる。従って、上述した本発明の第１乃至第５の実施の形態に係るデータ記憶システムと同様の構成にてメモリマクロ７、ＥＣＣ回路部１００、誤りビット検出回路５、誤りビット判定回路６を構成することができる。更に、メモリマクロ７の外部にテンポラリメモリ１０１を配置する構成、或いはメモリマクロ７の内部にテンポラリメモリ１０２を配置する構成のいずれにおいても、４値論理を用いる本発明のデータ記憶システムを構成することができることはもちろんである。
【０１６６】
特に、第５の実施の形態と同様に、ＭＯＮＯＳ構造のＡＮＤ型仮想接地アレイを採用することによって、ソース領域及びドレイン領域となるｎ型拡散層２８が形成される方向（図２８では紙面表裏方向）と直交して制御ゲート電極２７（図では紙面左右方向）が形成され、隣接するメモリセルのソース電極及びドレイン電極を並列接続する構造においては、メモリセルブロックの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。また、素子分離絶縁膜６８とｎ型拡散層２８、及び電荷蓄積層２６を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。
【０１６７】
多値論理を用いる場合の方が、２値の場合の比べて、複数のしきい値間の間隔が狭く、リードディスターブによるビット破壊が問題となるが、データ誤り符号訂正回路（ＥＣＣ）を用いて、データ破壊が生じる前にリードディスターブを検出し、リフレッシュすることができる。データ誤り符号訂正回路（ＥＣＣ）を分析することによりリードディスターブによる不良発生を未然に防止することができる。
【０１６８】
（第７の実施の形態）
本発明の実施の形態に係るデータ記憶システムにおいて、メモリセルアレイ１の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１６９】
ページモードとは、図３０に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図３０において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【０１７０】
これに対して、バイトモードとは、図３１に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１７１】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図３２に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図３２に示されている。
【０１７２】
図３３は、図３２に示した、本発明の第７の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的回路構成図を示す。図３３に図示された回路例は３トランジスタＮＡＮＤセル構成である点に特徴を有する。即ち、１つのＮＡＮＤメモリセルに対して２つのスイッチング用トランジスタを配置して、３トランジスタ／セル方式のＮＡＮＤ型メモリセルアレイが構成されている。ＣＧＬはコントロールゲートライン、ＳＳＬはソース側スイッチングトランジスタ用のゲートライン、ＧＳＬはドレイン側スイッチングトランジスタ用のゲートラインを示す。行方向の１ブロック内においては、同一のＣＧＬライン上のＮＡＮＤ型メモリセルが１ページを構成する。列方向にビット線ＢＬ０，ＢＬ１，Ｂ２，ＢＬ３，…，ＢＬ１０２２，ＢＬ１０２３が配置されている。このような３トランジスタ／セル方式のＮＡＮＤメモリセルを用いて、図３２に示した、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリセルアレイ６０１を実現することができる。
【０１７３】
上述した本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、上述した本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいて、ＮＡＮＤ型フラッシュメモリ、仮想接地型（ＡＮＤ型）フラッシュメモリの例について説明したが、これら２つのタイプのフラッシュメモリのいずれにおいても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードの動作モードを実現することができることは明らかである。特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【０１７４】
［システムＬＳＩ］
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図３４乃至図４７に示す。
【０１７５】
（適用例１）
一例として、半導体メモリデバイス５２を含むメモリカード５４は、図３４に示すように構成される。半導体メモリデバイス５２には、本発明の第１乃至第６の実施の形態に係るデータ記憶システムに使用するメモリセルアレイ１が適用可能である。メモリカード５４は、図３４に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１７６】
半導体メモリデバイス５２を内蔵するメモリカード５４に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５２がレディーか否かを示す信号を伝達する。
【０１７７】
（適用例２）
メモリカード５４の別の具体例は、図３５に示すように、図３４のメモリカードの例とは異なり、半導体メモリデバイス５２に加えて、更に、半導体メモリデバイス５２を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるＥＣＣ回路部１００とを備える。テンポラリメモリ１０２については、本発明の第２の実施の形態に示したように半導体メモリデバイス５２に内蔵されていても良い。或いは又、本発明の第１の実施の形態に示したように外部にテンポラリメモリ１０１を接続しても良い。
【０１７８】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５２との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。ＥＣＣ回路部１００は、エラー訂正コードを発生する。
【０１７９】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード５４に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【０１８０】
（適用例３）
更に別のメモリカード５４の構成例は、図３６に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるＥＣＣ回路部１００及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード５４内に搭載されている。適用例２と同様に、テンポラリメモリ１０２については、本発明の第２の実施の形態に示したように半導体メモリデバイス領域５０１に内蔵されていても良い。或いは又、本発明の第１の実施の形態に示したように外部にテンポラリメモリ１０１を接続しても良い。
【０１８１】
（適用例４）
更に別のメモリカード５４の構成例は、図３７に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４及びインタフェースユニット（Ｉ／Ｆ）７２に含まれるＥＣＣ回路部１００をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード５４内に搭載されている。適用例２，３と同様に、テンポラリメモリ１０２については、本発明の第２の実施の形態に示したように半導体メモリデバイス領域５０１に内蔵されていても良い。或いは又、本発明の第１の実施の形態に示したように外部にテンポラリメモリ１０１を接続しても良い。
【０１８２】
（適用例５）
更に別のメモリカード５４の構成例は、図３８に示すように、図３４或いは図３５において示された半導体メモリデバイス５２に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１８３】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図３６において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図３７において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。適用例２，３，４と同様に、テンポラリメモリ１０２については、本発明の第２の実施の形態に示したようにＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域に内蔵されていても良い。或いは又、本発明の第１の実施の形態に示したように外部にテンポラリメモリ１０１を接続しても良い。
【０１８４】
（適用例６）
図３５乃至図３８において示されたメモリカード５４の適用例としては、図３９に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいて使用されるメモリマクロ７を半導体メモリデバイス５２として備えた、メモリカード５４を収容することができる。
【０１８５】
メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード５４と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図３５乃至図３８に開示されたメモリカード５４内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ ７４、ＥＣＣ回路部１００、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１８６】
（適用例７）
図４０を参照して、更に別の適用例を説明する。メモリカード５４若しくはメモリカードホルダ８０を収容可能な接続装置１９０について、図４０には開示されている。メモリカード５４若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５２或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいて使用されるメモリマクロ７を備えている。メモリカード５４或いはメモリカードホルダ８０は接続装置１９０に装着され、しかも電気的に接続される。接続装置１９０は接続ワイヤ１９２及びインタフェース回路１９３を介して、ＣＰＵ１９４及びバス１９５を備えた回路ボード１９１に接続される。
【０１８７】
（適用例８）
図４１を参照して、別の適用例を説明する。メモリカード５４若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５２或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいて使用されるメモリマクロ７を備えている。メモリカード５４或いはメモリカードホルダ８０は接続装置１９０に対して装着され、電気的に接続される。接続装置１９０は、接続ワイヤ１９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１８８】
（適用例９）
図４２を参照して、別の適用例を説明する。メモリカード５４は、半導体メモリデバイス５２或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態に係るデータ記憶システムにおいて使用されるメモリマクロ７を備えている。このようなメモリカード５４をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図４２は示している。
【０１８９】
（適用例１０）
本発明の第１乃至第６の実施の形態に係るデータ記憶システムの別の適用例は、図４３及び図４４に示すように、半導体メモリデバイス５２とＲＯＭ ４１０とＲＡＭ ４２０とＣＰＵ ４３０とから構成されたＭＰＵ ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ ４００に結合される。ＣＰＵ ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５２、ＲＯＭ ４１０及びＲＡＭ ４２０に結合されている。ＭＰＵ ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図４４において、半導体メモリデバイス５２に対して、ＥＣＣ回路部１００を接続することによって、本発明の第１乃至第６の実施の形態に係るデータ記憶システムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
【０１９０】
（適用例１１）
更に別のＩＣカード５００の構成例は、図４５に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域５０１、ＥＣＣ回路部１００をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図４５において、半導体メモリデバイス領域５０１に対して、ＥＣＣ回路部１００を接続することによって、本発明の第１乃至第６の実施の形態に係るデータ記憶システムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
【０１９１】
（適用例１２）
更に別のＩＣカード５００の構成例は、図４６に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０と、ＥＣＣ回路部１００をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。図４６において、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０に対して、ＥＣＣ回路部１００を接続することによって、本発明の第１乃至第６の実施の形態に係るデータ記憶システムを適用することができる。
【０１９２】
（適用例１３）
更に別のＩＣカード５００の構成例は、図４７に示すように、図４４に示した半導体メモリデバイス５２において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図４４と同様である。図４７において、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０に対して、ＥＣＣ回路部１００を接続することによって、本発明の第１乃至第６の実施の形態に係るデータ記憶システムを適用することができる。
【０１９３】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１９４】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
【０１９５】
【発明の効果】
本発明のデータ記憶システムのよれば、誤り訂正符号回路（ＥＣＣ）を分析することによりリードディスターブによる不良発生を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデータ記憶システムの模式的ブロック構成図。
【図２】本発明の第１の実施の形態に係るデータ記憶システムの詳細なブロック構成図。
【図３】本発明の第１の実施の形態に係るデータ記憶システムにおける、誤りビット判定回路のブロック構成図。
【図４】本発明の第１の実施の形態に係るデータ記憶システムにおける、誤りビット判定アルゴリズムのフローチャート図。
【図５】本発明の第１の実施の形態に係るデータ記憶システムにおけるセルアレイとセンスアンプ回路のレイアウトを示す回路構成図。
【図６】本発明の第１の実施の形態に係るデータ記憶システムにおいて、メモリセルアレイを構成するメモリセルブロックのＮＡＮＤ回路構成図。
【図７】図６に対応する平面レイアウトパターン構成図。
【図８】本発明の第１の実施の形態に係るデータ記憶システムのメモリセルアレイ内のメモリセル構造であって、図７のＩＩ−ＩＩ線における模式的断面構成図。
【図９】本発明の第１の実施の形態に係るデータ記憶システムのメモリセルアレイ内のメモリセル構造であって、図７のＩ−Ｉ線における模式的断面構成図。
【図１０】本発明の第１の実施の形態に係るデータ記憶システムにおいて適用される巡回符号器の論理回路構成図。
【図１１】本発明の第１の実施の形態に係るデータ記憶システムにおいて適用される巡回復号器の一例としての論理回路構成図。
【図１２】本発明の第１の実施の形態に係るデータ記憶システムにおいて適用されるリードディスターブ検出回路の一例としての論理回路構成図。
【図１３】本発明の第１の実施の形態に係るデータ記憶システムにおいて適用されるテンポラリメモリの一例としての論理回路構成図。
【図１４】図１３に示したテンポラリメモリの動作波形図。
【図１５】本発明の第１の実施の形態に係るデータ記憶システムにおいて、１ブロックのデータリフレッシュ動作を説明するフローチャート図。
【図１６】本発明の第１の実施の形態に係るデータ記憶システムにおいて、ステップＳＥ６のデータリフレッシュ動作の詳細なフローチャート図。
【図１７】本発明の第１の実施の形態に係るデータ記憶システムにおいて、ブロックのリフレッシュを説明するフローチャート図。
【図１８】本発明の第２の実施の形態に係るデータ記憶システムの詳細なブロック構成図。
【図１９】本発明の第２の実施の形態に係るデータ記憶システムにおいて、データリフレッシュ動作のステップＳＥ４のフローチャート説明図。
【図２０】本発明の第２の実施の形態に係るデータ記憶システムにおいて、データリフレッシュ動作のステップＳＥ７フローチャート説明図。
【図２１】本発明の第２の実施の形態に係るデータ記憶システムにおいて、テンポラリメモリを含むセルアレイとセンスアンプ回路のレイアウトを示す回路構成図。
【図２２】本発明の第２の実施の形態に係るデータ記憶システムにおけるセルアレイとセンスアンプ回路のレイアウトを示す回路構成図であって、特にテンポラリメモリの形成例を説明する図。
【図２３】本発明の第３の実施の形態に係るデータ記憶システムの動作方法を説明するフローチャート図であって、１ブロックのＳＥ６のデータリフレッシュ動作を説明する図。
【図２４】本発明の第４の実施の形態に係るデータ記憶システムにおいて、ＮＡＮＤ型メモリセルブロックを、ＭＯＮＯＳ型ゲート構造を用いたＮＡＮＤセルアレイブロックにて構成したＩＩ−ＩＩロウ方向素子断面構造図。
【図２５】本発明の第４の実施の形態に係るデータ記憶システムにおいて、ＮＡＮＤ型メモリセルブロックを、ＭＯＮＯＳ型ゲート構造を用いたＮＡＮＤセルアレイブロックにて構成したＩ−Ｉカラム方向素子断面構造図。
【図２６】本発明の第４の実施の形態に係るデータ記憶システムにおけるセルアレイとセンスアンプ回路のレイアウトを示す回路構成図。
【図２７】本発明の第４の実施の形態に係るデータ記憶システムにおいて、テンポラリメモリを含むセルアレイとセンスアンプ回路のレイアウトを示す回路構成図。
【図２８】本発明の第５の実施の形態に係るデータ記憶システムにおいて、２つのメモリセルが接続された仮想接地アレイブロックのＭＯＮＯＳメモリのロウ方向素子断面構造図。
【図２９】本発明の第５の実施の形態に係るデータ記憶システムにおいて、２つのメモリセルが接続された仮想接地アレイブロックのＭＯＮＯＳメモリのカラム方向素子断面構造図。
【図３０】本発明の第７の実施の形態に係るデータ記憶システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図３１】本発明の第７の実施の形態に係るデータ記憶システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図３２】本発明の第７の実施の形態に係るデータ記憶システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図３３】本発明の第７の実施の形態に係るデータ記憶システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的回路構成図。
【図３４】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３５】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３６】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３７】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３８】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３９】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図４０】本発明の第７の実施の形態に係るデータ記憶システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図４１】本発明の第７の実施の形態に係るデータ記憶システム不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図４２】本発明の第７の実施の形態に係る不データ記憶システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図４３】本発明の第７の実施の形態に係るデータ記憶システムを適用するＩＣカードの模式成図。
【図４４】本発明の第７の実施の形態に係るデータ記憶システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４５】本発明の第７の実施の形態に係るデータ記憶システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４６】本発明の第７の実施の形態に係るデータ記憶システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４７】本発明の第７の実施の形態に係るデータ記憶システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４８】従来の不揮発性半導体記憶装置において、メモリセルしきい値Ｖｔｈｉとストレス時間との関係を説明する図。
【符号の説明】
１…メモリセルアレイ
２，２０５…データ制御線ドライバ
３…ロウデコーダ
４…データ記憶システム
５…誤りビット検出回路
６…誤りビット判定回路
７…メモリマクロ
８…単位時間遅延回路
９…誤り位置検出出力回路
１０…ページカウンタ
１１…ページバッファ
１２…排他的論理和回路
１３，１６…ＡＮＤゲート
１４…符号器
１５…復号器
１８…ｐ型層
１９，４３…側壁絶縁膜
２１…ｐ型半導体基板
２２…ｎ型シリコン領域
２３…ｐ型ウェル領域
２４，６８…素子分離絶縁膜
２５，２５_ＳＳＬ，２５_ＧＳＬ…トンネルゲート絶縁膜
２６…電荷蓄積層
２６_ＳＳＬ，２６_ＧＳＬ…ゲート電極
２７，２７_ＷＬ０，２７_ＷＬ１，…，２７_ＷＬ１３，２７_ＷＬ１４，２７_ＷＬ１５， ２７_ＳＳＬ，２７_ＧＳＬ，２７（ＳＳＬ）…制御ゲート電極
２７’…金属裏打ち層
２８，２８_ｓ，２８_ｄ…ｎ型拡散層
２９，６２…層間絶縁膜
３０_ｓ，３０_ｄ…
３１_ｓ，３１_ｄ…コンタクト
３３， ３３_ＳＬ，３３_ｄ，…共通ソース線
３６，３６（ＢＬ）…データ転送線
３７…絶縁膜保護層
３７’…シリコン窒化膜層
３８・・・上部配線
４０…制御回路
４１ａ…Ｖｐｇｍ発生回路
４１ｂ…Ｖｐａｓｓ発生回路
４１ｃ…Ｖｒｅａｄ発生回路
４１ｄ…Ｖｒｅｆ発生回路
４２…基板電位制御回路
４５…データ入出力バッファ
４６，８５…センスアンプ／データラッチ
４７…アドレスバッファ
４８…カラムデコーダ
４９，４９’…メモリセルブロック
５０， ５０_ＳＳＬ，５０_ＳＧＬ，５０（ＳＳＬ）…ブロック絶縁膜
５１…制御電極
５２…半導体メモリデバイス
５４…メモリカード
６０， ６１…絶縁膜
７１，７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７６…コントローラ
８０…メモリカードホルダ
８４・・・リードディスターブ評価用セルアレイおよびスイッチ
８６・・・ページカウンタ
８７・・・ブロックアドレスラッチ
８８・・・制御ロジック回路
９０…第３の内部Ｉ／Ｏ線
９１…第２の内部Ｉ／Ｏ線
９２…第１の内部Ｉ／Ｏ線
９３…誤り検出信号線
９４…外部入出力Ｉ／Ｏ線
１００…ＥＣＣ回路部
１０１，１０２…テンポラリメモリ
１０５…誤りビットデータ判定回路
１０６，１０７…Ｉ／Ｏポート
１１１…ＲＡＭ
１９０…接続装置
１９１…回路ボード
１９２…接続ワイヤ
１９３…インタフェース回路
１９４，４３０…ＣＰＵ
１９５…バス
２０１・・・Ｄ型フリップフロップ
２０２・・・ｎ型トランジスタ
２０３・・・ｐ型トランジスタ
２０４・・・インバータ
３５０…パーソナルコンピュータ
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…半導体メモリデバイス領域
５０２…メモリ混載ＭＰＵ
５０３，５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６，５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０，Ｍ１，Ｍ２，…，Ｍ１４，Ｍ１５…メモリセルトランジスタ
ＢＬ， ＢＬ１ａ，ＢＬ２ａ，・・・，ＢＬ１ｋ，ＢＬ２Ｋ…データ転送線（ビット線）
ＳＬ…共通ソース線
Ｓ１，Ｓ２…選択トランジスタ
ＳＳＬ，ＧＳＬ…ブロック選択線
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬ１４，ＷＬ１５…データ選択線
ＳＴ１，ＳＴ２，…，ＳＴ５…ステップ
ＳＲ１，ＳＲ２，…，ＳＲ１０…ステップ
Ｓ１，Ｓ２，…，Ｓ２４…ステップ
ＳＥ１，ＳＥ２，…，ＳＥ２３…ステップ
ＩＢＩ…情報ビット入力
Ｓ１…スイッチ回路
ＣＯＩ…符号入力
ＣＯ…符号出力
ＩＢＩ…情報ビット入力
ＩＢＯ…誤り訂正された情報ビット出力
ＥＰＤ…誤り位置検出出力
ＲＤＯ…誤り位置検出出力
ＤＯＣ…データ出力制御入力
ＤＩ／Ｏ…データ入出力
ＣＩ…クロック入力
Ｔ１…ページバッファ又はテンポラリメモリへデータ記憶
Ｔ２…ページバッファ又はテンポラリメモリからデータ読み出し
Ｑ１ａ，Ｑ２ａ，…，Ｑ１ｋ，Ｑ２ｋ…データ転送線選択トランジスタ
ｓｅｌ１．ｓｅｌ２…データ転送線選択ゲート線
Ｑａａ，Ｑａｂ，・・・，Ｑｋａ，Ｑｋｂ…ＭＯＳトランジスタ
ＳＷ１，ＳＷ２…スイッチ
Ｖｃｃ・・・電源電圧
Ｄｉｎ１，Ｄｉｎ２，Ｄｉｎ３，・・・，Ｄｉｎｋ・・・データ入力
Ｄｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３，・・・，Ｄｏｕｔｋ・・・データ出力
ＣＩ・・・クロック入力
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン

Claims (25)

1. 少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、
   前記第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出し、その誤り位置の情報を出力する回路と、
   誤りを生じたビットのデータが”１”か”０”かを判別する回路
   とを備え、前記判別結果が”１”または”０”いずれかで選択的に前記第１のページのメモリセルを消去し、誤り訂正したデータを書き込みすることを特徴とするデータ記憶システム。
2. 少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、
   前記第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出し、その誤り位置の情報を出力する回路と、
   誤りを生じたビットのデータが”１”か”０”かを判別する回路
   とを備え、前記判別結果が”１”または”０”いずれかで選択的に前記第１のページと異なるページに前記第１の複数のメモリセルに誤り訂正したデータを書き込みすることを特徴とするデータ記憶システム。
3. 少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができ、複数のページからなる第１の複数のメモリセルと、
   少なくとも１つのページからなる第３の複数のメモリセルと、
   前記第１の複数のメモリセルを含む少なくとも１つの第１のページのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出する回路
   とを備え、前記第３の複数のメモリセルが前記誤りページの位置情報を複数個記録することを特徴とするデータ記憶システム。
4. 少なくとも”１”と”０”の２値のディジタルデータを複数回非破壊で読み出すことができる第１の複数のメモリセルと、
   前記第１の複数のメモリセルのディジタルデータ出力を入力とし、少なくとも１ビットのデータ誤りを検出する第１のデータ制御回路
   とからなり、前記第１の複数のメモリセルの少なくとも１つは、”１”または”０”の保持状態のいずれかで、複数回読み出し操作を行うとビット変化が生じ、前記第１のデータ制御回路は外部データ出力端子を有し、
   電源投入時、前記複数の第１のメモリセルの第１のページは外部入出力から情報ビットをすべて読み出すことができ、電源投入時に前記第１のページを読み出すことができるように構成され、
   前記第１のデータ制御回路に対し、電源遮断、電源投入、および前記少なくとも１つのページのデータを前記外部データ出力端子より読み出す一連の動作を複数回繰り返した場合に、前記ページに書き込んだ情報データと同じ情報データが読み出せる回数は、前記少なくとも１つのページのデータを連続的に読み出す操作を前記ページに書き込んだ情報データと同じ情報データが読み出せる回数よりも多いことを特徴とするデータ記憶システム。
5. メモリセルアレイを含むメモリマクロと、
   前記メモリマクロと接続された誤り訂正符号回路部と、
   前記メモリセルアレイの誤り訂正において一時的に使用されるテンポラリメモリ
   とを備え、前記テンポラリメモリは、前記メモリマクロ内において、
   前記メモリセルアレイの一部として形成されることを特徴とするデータ記憶システム。
6. 前記第１の複数のメモリセルを含むページのメモリセルは、１つのデータ選択線に共通接続されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
7. 前記第１の複数のメモリセルを含むページのメモリセルは、複数のページで同時に消去動作が行われるメモリセルブロックを構成することを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
8. 誤りを生じたビットのデータが”１”か”０”かを判別する手段と、前記判別結果が”１”または”０”いずれかで選択的に前記第３の複数のメモリセルに記録を行うことを特徴とする請求項３記載のデータ記憶システム。
9. 前記第１のメモリセルは、データを書き込んだ後に、データ書きこみ終了を示すフラグを追加書きこみすることを特徴とする請求項７記載のデータ記憶システム。
10. 前記第１の複数のメモリセルは、複数回読み出し操作を行うと書きこみ状態へとビット変化が生じることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
11. 前記第１の複数のメモリセルは、複数回読み出し操作を行うと書きこみ状態へとビット変化が生じ、前記誤りを生じたビットのデータが、誤り前で消去状態である場合に、選択的に判別を行うことを特徴とする請求項１又は２に記載のデータ記憶システム。
12. 前記メモリセルが、絶縁膜からなる電荷蓄積層を有し、前記電荷蓄積層に蓄積される電荷量の大小による情報を記憶することを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
13. 前記電荷蓄積層は、シリコン窒化膜、シリコン酸窒化膜またはアルミナ膜を含むことを特徴とする請求項１２記載のデータ記憶システム。
14. 前記電荷蓄積層は、浮遊ゲート電極を含むことを特徴とする請求項１２記載のデータ記憶システム。
15. 前記第１の複数のメモリセルは、メモリセルの電流端子を直列に接続したＮＡＮＤ構造のメモリセルからなることを特徴とする請求項１３記載のデータ記憶システム。
16. 前記第１の複数のメモリセルは、メモリセルの電流端子を直列に接続したＮＡＮＤ構造のメモリセルからなることを特徴とする請求項１４記載のデータ記憶システム。
17. 前記第１の複数のメモリセルは、メモリセルの電流端子を直列に接続したＮＡＮＤ構造のメモリセルからなることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
18. 前記第１の複数のメモリセルは、メモリセルの電流端子を並列に接続した仮想接地構造のメモリセルからなることを特徴とする請求項１３記載のデータ記憶システム。
19. 前記第１の複数のメモリセルは、それぞれ１つのメモリセルに複数のディジタルビットを電荷蓄積層の異なる位置に記憶することを特徴とする請求項１８記載のデータ記憶システム。
20. 前記第１の複数のメモリセルは、メモリセルの電流端子を並列に接続した仮想接地構造のメモリセルからなることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
21. 前記第１の複数のメモリセルは、それぞれ１つのメモリセルに複数のディジタルビットを電荷蓄積層の異なる位置に記憶することを特徴とする請求項２０記載のデータ記憶システム。
22. 前記外部入出力から”１”か”０”かを記録できる情報ビットの数をｎとし、ｍを２^ｍ−１−１＜ｎ≦２^ｍ−ｍ−１を満たす自然数とすると１ページのメモリセル数は（２^ｍ−１）以上であることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
23. 前記第１の複数のメモリセルを含むページのメモリセルは、ベリファイ消去を行うことを特徴とする請求項７記載のデータ記憶システム。
24. 電源投入時、前記複数の第１のメモリセルの第１のページは外部入出力から情報ビットをすべて読み出すことができ、電源投入時に前記第１のページを読み出すことができるように構成されたことを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。
25. 前記複数の第１のメモリセルは、３値以上のディジタル値を複数のしきい値として記憶する半導体メモリセルトランジスタであることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデータ記憶システム。

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