JP6837419B2 - 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 - Google Patents
半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 Download PDFInfo
- Publication number
- JP6837419B2 JP6837419B2 JP2017233135A JP2017233135A JP6837419B2 JP 6837419 B2 JP6837419 B2 JP 6837419B2 JP 2017233135 A JP2017233135 A JP 2017233135A JP 2017233135 A JP2017233135 A JP 2017233135A JP 6837419 B2 JP6837419 B2 JP 6837419B2
- Authority
- JP
- Japan
- Prior art keywords
- memory block
- data
- memory
- allocation information
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
- G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1041—Resource optimization
Description
まず、関連技術について説明する。図1は、関連技術にかかる半導体記憶装置を示すブロック図である。図1に示すように、関連技術にかかる半導体記憶装置(フラッシュメモリ)101は、メモリアレイ110と、デコーダ111と、を備える。半導体記憶装置101の外部には、RAM(Random Access Memory)119が設けられている。
次に、実施の形態にかかる半導体記憶装置について説明する。図2は、実施の形態にかかる半導体記憶装置を示すブロック図である。図2に示すように、本実施の形態にかかる半導体記憶装置1は、メモリアレイ10、デコーダ11、アドレス割付情報格納部12、ブロック選択回路13、及びリフレッシュ制御回路17を備える。
10 メモリアレイ
11 デコーダ
12 アドレス割付情報格納部
13 ブロック選択回路
15_0〜15_4 メモリブロック
17 リフレッシュ制御回路
21〜24 論理回路
31_0〜31_3 セレクタ
41 フラッシュメモリ
42 ラッチ回路
51_0〜51_n 書き込みデータラッチ回路
52 センスアンプ
53 切替回路
Claims (11)
- 複数のメモリブロックを備えるメモリアレイと、
前記複数のメモリブロックに割り付けられたアドレス情報であるアドレス割付情報を格納するアドレス割付情報格納部と、
入力された入力アドレスに対応したメモリブロックを前記アドレス割付情報に基づいて選択するブロック選択回路と、
前記メモリアレイのリフレッシュ動作を制御するリフレッシュ制御回路と、を備え、
前記複数のメモリブロックのうちの1つは余剰メモリブロックに割り当てられており、
前記リフレッシュ制御回路は、リフレッシュコマンドが供給された際に、
前記複数のメモリブロックのうちリフレッシュ対象のメモリブロックに格納されているデータを前記余剰メモリブロックに転送し、
前記余剰メモリブロックへのデータ転送が完了した後、前記データが転送された前記余剰メモリブロックに前記リフレッシュ対象であったメモリブロックのアドレス情報を割り付け、前記リフレッシュ対象であった前記メモリブロックを新たに余剰メモリブロックに割り当てる、
半導体記憶装置。 - 前記リフレッシュ制御回路は、前記余剰メモリブロックに前記データを転送する前に、前記余剰メモリブロックのデータを一括消去する、請求項1に記載の半導体記憶装置。
- 前記リフレッシュ制御回路は、前記リフレッシュ対象のメモリブロックのデータを前記余剰メモリブロックに転送した後に、前記リフレッシュ対象のメモリブロックのデータを一括消去する、請求項1に記載の半導体記憶装置。
- 前記複数のメモリブロックに書き込むデータを一時的にラッチする書き込みデータラッチ回路を備え、
前記リフレッシュ制御回路は、前記リフレッシュ対象のメモリブロックから読み出されたデータを前記書き込みデータラッチ回路に一時的にラッチした後、当該ラッチされているデータを前記余剰メモリブロックに書き込む、
請求項1に記載の半導体記憶装置。 - 前記書き込みデータラッチ回路は、前記複数のメモリブロックに渡って設けられたビット線に接続されている、請求項4に記載の半導体記憶装置。
- 前記リフレッシュ対象のメモリブロックから前記余剰メモリブロックへのデータの転送は、ワード線単位で実施される、請求項5に記載の半導体記憶装置。
- 前記リフレッシュ制御回路は、
前記リフレッシュ対象のメモリブロックのワード線WL_aを活性状態にして前記リフレッシュ対象のメモリブロックの前記ワード線WL_aに対応するn+1個(nは0を含む正の整数である)のデータをn+1本のビット線を介して読み出して前記書き込みデータラッチ回路にラッチした後、
前記余剰メモリブロックのワード線WL_aを活性状態にして前記書き込みデータラッチ回路にラッチされている前記n+1個のデータを前記n+1本のビット線を介して前記余剰メモリブロックに書き込む動作を、前記ワード線WL_a毎に実施する(ここで、a=0〜mであり、a、mは0を含む正の整数である)、請求項6に記載の半導体記憶装置。 - 前記アドレス割付情報格納部は、
前記アドレス割付情報を格納するフラッシュメモリと、
前記フラッシュメモリから前記アドレス割付情報を読み出してラッチするラッチ回路と、を備え、
前記ブロック選択回路は、前記ラッチ回路にラッチされている前記アドレス割付情報を読み出す、
請求項1に記載の半導体記憶装置。 - 前記ラッチ回路は、前記半導体記憶装置に電源が投入された際に、前記フラッシュメモリから前記アドレス割付情報を読み出してラッチする、請求項8に記載の半導体記憶装置。
- 前記ラッチ回路は、前記フラッシュメモリに格納されている前記アドレス割付情報が書き換えられた際に、前記フラッシュメモリから前記書き換えられた後のアドレス割付情報を読み出してラッチする、請求項8に記載の半導体記憶装置。
- 半導体記憶装置のリフレッシュ方法であって、
前記半導体記憶装置は、
複数のメモリブロックを備えるメモリアレイと、
前記複数のメモリブロックに割り付けられたアドレス情報であるアドレス割付情報を格納するアドレス割付情報格納部と、
入力された入力アドレスに対応したメモリブロックを前記アドレス割付情報に基づいて選択するブロック選択回路と、を備え、
前記複数のメモリブロックのうちの1つを余剰メモリブロックに割り当て、
リフレッシュコマンドが供給された際に、
前記複数のメモリブロックのうちリフレッシュ対象のメモリブロックに格納されているデータを前記余剰メモリブロックに転送し、
前記余剰メモリブロックへのデータ転送が完了した後、前記データが転送された前記余剰メモリブロックに前記リフレッシュ対象であったメモリブロックのアドレス情報を割り付け、前記リフレッシュ対象であった前記メモリブロックを新たに余剰メモリブロックに割り当てる、
半導体記憶装置のリフレッシュ方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017233135A JP6837419B2 (ja) | 2017-12-05 | 2017-12-05 | 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 |
EP18196337.2A EP3496103A1 (en) | 2017-12-05 | 2018-09-24 | Semiconductor memory device and refreshing method of semiconductor memory device |
US16/152,148 US10892018B2 (en) | 2017-12-05 | 2018-10-04 | Semiconductor memory device and refreshing method of semiconductor memory device |
CN201811379302.9A CN109871184A (zh) | 2017-12-05 | 2018-11-19 | 半导体存储器设备以及半导体存储器设备的刷新方法 |
KR1020180145974A KR20190066549A (ko) | 2017-12-05 | 2018-11-23 | 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017233135A JP6837419B2 (ja) | 2017-12-05 | 2017-12-05 | 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019102112A JP2019102112A (ja) | 2019-06-24 |
JP6837419B2 true JP6837419B2 (ja) | 2021-03-03 |
Family
ID=63683095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017233135A Active JP6837419B2 (ja) | 2017-12-05 | 2017-12-05 | 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10892018B2 (ja) |
EP (1) | EP3496103A1 (ja) |
JP (1) | JP6837419B2 (ja) |
KR (1) | KR20190066549A (ja) |
CN (1) | CN109871184A (ja) |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3641066B2 (ja) | 1995-05-30 | 2005-04-20 | 株式会社東芝 | フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法 |
US5699297A (en) | 1995-05-30 | 1997-12-16 | Kabushiki Kaisha Toshiba | Method of rewriting data in a microprocessor additionally provided with a flash memory |
FR2755287B1 (fr) * | 1996-10-25 | 1998-12-31 | Sgs Thomson Microelectronics | Memoire non volatile multiniveau modifiable electriquement comportant des moyens de rafraichissement internes |
JP4256198B2 (ja) * | 2003-04-22 | 2009-04-22 | 株式会社東芝 | データ記憶システム |
CN1871663A (zh) * | 2003-10-24 | 2006-11-29 | 国际商业机器公司 | 半导体存储器件及其刷新方法 |
JP5629391B2 (ja) * | 2011-04-28 | 2014-11-19 | 株式会社日立製作所 | 半導体記憶装置及び半導体記憶装置の制御方法 |
JP5674630B2 (ja) * | 2011-12-02 | 2015-02-25 | 株式会社東芝 | 暗号化演算装置を搭載する不揮発性半導体記憶装置 |
KR101975029B1 (ko) * | 2012-05-17 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법 |
KR102644275B1 (ko) * | 2016-05-19 | 2024-03-06 | 삼성전자주식회사 | 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법 |
JP2019008730A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | メモリシステム |
US10896125B2 (en) * | 2017-11-17 | 2021-01-19 | SK Hynix Inc. | Garbage collection methods and memory systems for hybrid address mapping |
-
2017
- 2017-12-05 JP JP2017233135A patent/JP6837419B2/ja active Active
-
2018
- 2018-09-24 EP EP18196337.2A patent/EP3496103A1/en not_active Withdrawn
- 2018-10-04 US US16/152,148 patent/US10892018B2/en active Active
- 2018-11-19 CN CN201811379302.9A patent/CN109871184A/zh active Pending
- 2018-11-23 KR KR1020180145974A patent/KR20190066549A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US20190172541A1 (en) | 2019-06-06 |
EP3496103A1 (en) | 2019-06-12 |
CN109871184A (zh) | 2019-06-11 |
US10892018B2 (en) | 2021-01-12 |
KR20190066549A (ko) | 2019-06-13 |
JP2019102112A (ja) | 2019-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101360812B1 (ko) | 반도체 장치 및 이를 포함하는 반도체 시스템 | |
KR100885783B1 (ko) | 플래시 메모리 장치 및 동작 방법 | |
US8966163B2 (en) | Non-volatile memory device and method for programming the same | |
KR101015731B1 (ko) | 불휘발성 메모리 소자와 그 동작 방법 및 컨트롤러 장치 | |
JP2007305210A (ja) | 半導体記憶装置 | |
US20040221092A1 (en) | Flash memory device with partial copy-back mode | |
JP6814107B2 (ja) | 半導体記憶装置、及び半導体記憶装置の制御方法 | |
US10185662B2 (en) | Methods for reprogramming data and apparatuses using the same | |
US6930919B2 (en) | NAND-type flash memory device having array of status cells for storing block erase/program information | |
JP2007004868A (ja) | 半導体記憶装置および半導体記憶装置制御方法 | |
TWI626658B (zh) | 記憶體裝置及其操作方法 | |
KR20120068192A (ko) | 플래시 메모리 장치 및 그 동작 방법 | |
US10614879B2 (en) | Extended write modes for non-volatile static random access memory architectures having word level switches | |
JP2007141376A (ja) | 半導体記憶装置及びその制御方法 | |
KR100837273B1 (ko) | 플래시 메모리 장치 | |
JP6837419B2 (ja) | 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 | |
KR100618858B1 (ko) | 리프레쉬 수행 시 리프레쉬 할 뱅크의 개수를 가변할 수있는 반도체 메모리 장치 및 그 리프레쉬 방법 | |
JP6330150B2 (ja) | 不揮発性半導体記憶装置とその書換方法 | |
JP2012155788A (ja) | Nand型フラッシュメモリ | |
KR20100059669A (ko) | 불휘발성 반도체 기억장치 | |
US9147479B2 (en) | Memory system and method for operating the same | |
JP2011198409A (ja) | 不揮発性メモリ | |
KR100960447B1 (ko) | 불휘발성 메모리 소자의 동작 방법 | |
KR20110001058A (ko) | 불휘발성 메모리 소자의 동작 방법 | |
JP2006331564A (ja) | 不揮発性半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200313 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210119 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210209 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6837419 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |