KR20190066549A

KR20190066549A - 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법

Info

Publication number: KR20190066549A
Application number: KR1020180145974A
Authority: KR
Inventors: 세이지 사와다
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2017-12-05
Filing date: 2018-11-23
Publication date: 2019-06-13
Also published as: JP2019102112A; US20190172541A1; EP3496103A1; CN109871184A; US10892018B2; JP6837419B2

Abstract

[과제] 반도체 기억 장치의 리프레시 동작을 간소화하는 것이다.
[해결수단] 일 실시형태에 따른 반도체 기억 장치(1)는, 복수의 메모리 블록(15_0∼15_4)을 구비하는 메모리 어레이(10)와, 어드레스 할당 정보를 저장하는 어드레스 할당 정보 저장부(12)와, 입력된 입력 어드레스 정보에 대응한 메모리 블록을 어드레스 할당 정보에 근거하여 선택하는 블록 선택 회로(13)와, 리프레시 동작을 제어하는 리프레시 제어 회로(17)를 구비한다. 복수의 메모리 블록 중 하나는 잉여 메모리 블록으로 할당되어 있다. 리프레시 제어 회로(17)는, 리프레시 대상의 메모리 블록에 저장되어 있는 데이터를 잉여 메모리 블록에 전송한다. 그 후, 데이터가 전송된 잉여 메모리 블록에 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당하고, 리프레시 대상이었던 메모리 블록을 새롭게 잉여 메모리 블록으로 할당한다.

Description

반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법{SEMICONDUCTOR MEMORY DEVICE AND REFRESHING METHOD OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법에 관하여, 예를 들면 리프레시 동작을 실시 가능한 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법에 관한 것이다.

불휘발성의 반도체 기억 장치는, 전원 공급을 멈추어도 데이터가 사라지지 않는다는 이점이 있지만, 제품 수명까지의 동안, 데이터를 유지할 수 있는 것이 불가결하다. 불휘발성의 반도체 기억 장치에 있어 데이터 유지 특성은 중요한 성능의 하나이며, 데이터 유지 특성을 만족시키기 위한 수법 중 하나로 리프레시 동작이 있다.

특허문헌 1에는, 플래시 메모리의 리프레시 동작에 관한 기술이 개시되어 있다. 특허문헌 1에 개시되어 있는 기술에서는, 플래시 메모리의 소정의 에어리어에 유지되어 있는 데이터를 RAM(Random Access Memory)에 데이터 전송하여 일시적으로 대피시킨 후, 이 소정의 에어리어의 데이터를 소거하고, 그 후, 대피시킨 데이터를 플래시 메모리의 소정의 에어리어에 전송하여 다시 기록함으로써 리프레시 동작을 실시하고 있다.

[특허문헌 1] 일본국 특개평 9-50698호 공보

상술한 바와 같이, 특허문헌 1에 개시되어 있는 기술에서는, 리프레시 동작시에, 플래시 메모리의 소정의 에어리어에 유지되어 있는 데이터를, 플래시 메모리의 외부에 설치된 RAM에 일시적으로 대피시키고 있다. 그러나 플래시 메모리의 외부에 설치된 RAM에 데이터를 일시적으로 대피시키는 경우는, 플래시 메모리의 외부로 데이터를 전송할 필요가 있어, 리프레시 동작이 복잡해진다는 문제가 있다.

그 밖의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.

일 실시형태에 의하면, 복수의 메모리 블록 중 하나를 잉여 메모리 블록으로 할당하여, 리프레시 동작 시에, 리프레시 대상의 메모리 블록에 저장되어 있는 데이터를 잉여 메모리 블록에 전송하고 있다. 그리고 잉여 메모리 블록으로의 데이터 전송이 완료된 후, 데이터가 전송된 잉여 메모리 블록에 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당하고 있다. 또한, 리프레시 대상이었던 메모리 블록을 새롭게 잉여 메모리 블록으로 할당하고 있다.

상기 일 실시형태에 의하면, 리프레시 동작을 간소화하는 것이 가능한 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법을 제공할 수 있다.

[도 1] 관련 기술에 따른 반도체 기억 장치를 나타내는 블록도이다.
[도 2] 실시형태에 따른 반도체 기억 장치를 나타내는 블록도이다.
[도 3] 실시형태에 따른 반도체 기억 장치가 구비하는 디코더의 구성예를 나타내는 회로도이다.
[도 4] 어드레스 할당 정보 저장부에 저장되어 있는 어드레스 할당 정보의 일례를 나타내는 표이다.
[도 5] 실시형태에 따른 반도체 기억 장치가 구비하는 어드레스 할당 정보 저장부의 구성예를 나타내는 블록도이다.
[도 6] 실시형태에 따른 반도체 기억 장치가 구비하는 블록 선택 회로의 구성예를 나타내는 블록도이다.
[도 7] 실시형태에 따른 반도체 기억 장치의 동작을 나타내는 타이밍 차트이다.
[도 8] 실시형태에 따른 반도체 기억 장치가 구비하는 메모리 어레이의 상세한 구성을 나타내는 블록도이다.
[도 9] 실시형태에 따른 반도체 기억 장치의 동작을 나타내는 플로우차트이다.
[도 10] 어드레스 할당 정보 저장부에 저장되어 있는 어드레스 할당 정보의 다른 예를 나타내는 표이다.

＜관련 기술＞

우선, 관련 기술에 관하여 설명한다. 도 1은, 관련 기술에 따른 반도체 기억 장치를 나타내는 블록도이다. 도 1에 나타내는 바와 같이, 관련 기술에 따른 반도체 기억 장치(플래시 메모리)(101)는, 메모리 어레이(110)와, 디코더(111)를 구비한다. 반도체 기억 장치(101)의 외부에는, RAM(Random Access Memory)(119)이 설치되어 있다.

메모리 어레이(110)는, 복수의 메모리 블록(115_0∼115_3)을 구비한다. 디코더(111)는, 반도체 기억 장치(101)에 입력된 입력 어드레스(외부 어드레스)를 디코드하고, 복수의 메모리 블록(115_0∼115_3) 중에서, 입력 어드레스에 대응한 메모리 블록을 선택한다.

메모리 어레이(110)가 구비하는 복수의 메모리 블록(115_0∼115_3)은 각각, 플래시 메모리의 소거 단위에 대응하고 있다. 예를 들면, 메모리 블록(115_0)에 데이터를 기록할 때는, 우선 소거 단위인 메모리 블록(115_0)의 모든 메모리 셀을 "1"로 한다. 그 후, 메모리 블록(115_0)의 메모리 셀 중, "0"을 기록하고 싶은 메모리 셀에 대하여 기록을 행한다. 다른 메모리 블록(115_1∼115_3)에 관해서도 마찬가지로 기록 처리가 실시된다.

그런데, 도 1에 나타내는, 관련 기술에 따른 반도체 기억 장치(플래시 메모리)(101)는, 전원 공급을 멈추어도 데이터가 사라지지 않는다는 이점이 있고, 제품 수명까지의 동안, 데이터를 유지하는 것이 불가결하다. 이와 같이, 반도체 기억 장치(101)에 있어 데이터 유지 특성은, 중요한 성능 중 하나이다. 이러한 데이터 유지 특성을 개선하는 수법 중 하나로 리프레시 동작이 있다.

예를 들면, 도 1에 나타내는 반도체 기억 장치(101)의 메모리 블록(115_0)에 대하여 리프레시 동작을 실시하는 경우는, 우선, 메모리 블록(115_0)에 저장되어 있는 데이터를, 반도체 기억 장치(101)의 외부에 설치되어 있는 RAM(119)에 전송하여 대피시킨다. 그 후, 메모리 블록(115_0)에 대하여 일괄 소거를 실시한 후, RAM(119)에 대피시키고 있었던 데이터를 메모리 블록(115_0)에 전송하여 다시 기록한다.

이와 같이, 관련 기술에 따른 반도체 기억 장치(101)는, 리프레시 동작시에, 반도체 기억 장치(101)의 메모리 블록(115_0∼115_3)에 유지되어 있는 데이터를, 반도체 기억 장치(101)의 외부에 설치된 RAM(119)에 일시적으로 대피시키고 있다. 그러나 반도체 기억 장치(101)의 외부에 설치된 RAM(119)에 데이터를 일시적으로 대피시키는 경우는, 반도체 기억 장치(101)의 외부로 데이터를 전송할 필요가 있어, 리프레시 동작이 복잡해진다는 문제가 있다.

이하에서 설명하는 실시형태에서는, 이러한 문제를 해결할 수 있는 반도체 기억 장치, 및 반도체 기억 장치의 리프레시 방법에 관하여 설명한다.

＜실시형태＞

다음으로, 실시형태에 따른 반도체 기억 장치에 관하여 설명한다. 도 2는, 실시형태에 따른 반도체 기억 장치를 나타내는 블록도이다. 도 2에 나타내는 바와 같이, 본 실시형태에 따른 반도체 기억 장치(1)는, 메모리 어레이(10), 디코더(11), 어드레스 할당 정보 저장부(12), 블록 선택 회로(13), 및 리프레시 제어 회로(17)를 구비한다.

메모리 어레이(10)는, 복수의 메모리 블록(BLK_0∼BLK_4)(15_0∼15_4)을 구비한다. 복수의 메모리 블록(BLK_0∼BLK_4)은 각각, 플래시 메모리의 리프레시 단위에 대응하고 있다. 또한, 그 단위는, 소거 단위 이상(n배)의 사이즈이다. 또한, 도 2에서는, 5개의 메모리 블록(BLK_0∼BLK_4)을 구비하는 구성을 나타내고 있지만, 메모리 어레이(10)가 구비하는 메모리 블록의 수는 임의로 결정할 수 있다.

예를 들면, 메모리 블록(BLK_0)에 데이터를 기록할 때는, 우선 소거 단위인 메모리 블록(BLK_0)의 모든 메모리 셀을 "1"로 한다. 그 후, 메모리 블록(BLK_0)의 메모리 셀 중, "0"을 기록하고 싶은 메모리 셀에 대하여 기록을 행한다. 다른 메모리 블록(BLK_1∼BLK_4)에 관하여도 마찬가지로 기록 처리가 실시된다.

또한, 본 실시형태에 따른 반도체 기억 장치(1)에서는, 복수의 메모리 블록(BLK_0∼BLK_4) 중 하나는, 통상시에 데이터가 저장되지 않는 잉여 메모리 블록으로서 할당되어 있다. 예를 들면, 메모리 블록(BLK_4)을 잉여 메모리 블록으로서 할당한 경우는, 통상시에 메모리 블록(BLK_0∼BLK_3)에 데이터가 저장되지만, 메모리 블록(BLK_4)에는 데이터가 저장되지 않는다.

후술하는 바와 같이, 본 실시형태에 따른 반도체 기억 장치(1)에서는, 리프레시 동작시에 잉여 메모리 블록에 데이터를 기록하고 있으며, 잉여 메모리 블록은 리프레시 동작을 실시할 때마다 교체된다. 본 실시형태에서, 「통상시」란 반도체 기억 장치(1)를 플래시 메모리로서 이용하고 있는 경우를 나타내고 있으며, 「리프레시 동작시」 이외를 나타내고 있다.

디코더(11)는, 반도체 기억 장치(1)에 입력된 입력 어드레스(Add_0, Add_1)를 디코드하고, 입력 어드레스(Add_0, Add_1)에 대응한 메모리 블록에 액세스하기 위한 액세스 어드레스 신호(BLK_＜0:3＞)를 블록 선택 회로(13)로 출력한다. 여기서, 입력 어드레스(Add_0, Add_1)는, 메모리 블록을 선택하기 위한 어드레스이다. 후술하는 메모리 셀을 선택하기 위한 어드레스는 별도 입력된다.

또한, 본 실시형태에서는, 일례로서 입력 어드레스가 2비트의 어드레스 정보인 경우를 나타내고 있다. 즉, 입력 어드레스(Add_0) 및 입력 어드레스(Add_1)는 각각, "L(로우 레벨)" 또는 "H(하이 레벨)"의 값을 취할 수 있으므로, 입력 어드레스(Add_0) 및 입력 어드레스(Add_1)(다시 말해, 2개의 입력 어드레스)를 이용하여, 4개의 값을 표현할 수 있다.

도 3은, 본 실시형태에 따른 반도체 기억 장치(1)가 구비하는 디코더(11)의 구성예를 나타내는 회로도이다. 도 3에 나타내는 바와 같이, 디코더(11)는 복수의 논리 회로(21∼24)를 이용해서 구성되어 있다. 각각의 논리 회로(21∼24)의 한쪽의 입력단에는, 입력 어드레스(Add_0)가 공급되고, 다른쪽의 입력단에는 입력 어드레스(Add_1)가 공급된다. 각각의 논리 회로(21∼24)는, NOR 논리(NOR1∼NOR4)와 인버터(INV1∼INV4)를 조합해서 구성되어 있다. 구체적으로는, 논리 회로(21)는 NOR 논리(NOR1)를 이용해서 구성되어 있다. 논리 회로(22)는, NOR 논리(NOR2)와, NOR 논리(NOR2)의 한쪽의 입력단에 접속된 인버터(INV1)를 이용해서 구성되어 있다. 논리 회로(23)는, NOR 논리(NOR3)와, NOR 논리(NOR3)의 다른쪽의 입력단에 접속된 인버터(INV2)를 이용해서 구성되어 있다. 논리 회로(24)는, NOR 논리(NOR4)와, NOR 논리(NOR4)의 양쪽의 입력단에 접속된 인버터(IVN3, INV4)를 이용해서 구성되어 있다.

입력 어드레스(Add_0) 및 입력 어드레스(Add_1)가 모두 로우 레벨인 경우, 논리 회로(21)는 액세스 어드레스 신호(BLK_＜0＞)로서 하이 레벨의 신호를 출력하고, 논리 회로(22∼24)는 액세스 어드레스 신호(BLK_＜1＞∼BLK_＜3＞)로서 로우 레벨의 신호를 출력한다. 이 경우, 디코더(11)는 액세스 어드레스 신호(BLK_＜0:3＞)로서, BLK_＜0:3＞=(H, L, L, L)를 블록 선택 회로(13)에 출력한다. 또한, 액세스 어드레스 신호(BLK_＜0:3＞)의 표기는, 4개의 액세스 어드레스 신호(BLK_＜0＞, BLK_＜1＞, BLK_＜2＞, BLK_＜3＞)를 나타내고 있으며, 본 명세서에서는 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜3＞)로 기재하는 경우도 있다. 또한, "BLK_＜0:3＞=(H, L, L, L)"의 표기는, BLK_＜0＞이 "H"의 신호를, BLK_＜1＞이 "L"의 신호를, BLK_＜2＞가 "L"의 신호를, BLK_＜3＞이 "L"의 신호를, 각각 출력하고 있는 것을 나타내고 있다. 이하, 동일하다.

또한, 입력 어드레스(Add_0)가 하이 레벨, 입력 어드레스(Add_1)가 로우 레벨인 경우, 논리 회로(22)는 액세스 어드레스 신호(BLK_＜1＞)로서 하이 레벨의 신호를 출력하고, 논리 회로(21, 23, 24)는 액세스 어드레스 신호(BLK_＜0＞, BLK_＜2＞, BLK_＜3＞)로서 로우 레벨의 신호를 출력하는 것으로 한다. 이 경우, 디코더(11)는 액세스 어드레스 신호((BLK_＜0:3＞)=(L, H, L, L))를 블록 선택 회로(13)에 출력한다.

또한, 입력 어드레스(Add_0)가 로우 레벨, 입력 어드레스(Add_1)가 하이 레벨인 경우, 논리 회로(23)는 액세스 어드레스 신호(BLK_＜2＞)로서 하이 레벨의 신호를 출력하고, 논리 회로(21, 22, 24)는 액세스 어드레스 신호(BLK_＜0＞, BLK_＜1＞, BLK_＜3＞)로서 로우 레벨의 신호를 출력하는 것으로 한다. 이 경우, 디코더(11)는 액세스 어드레스 신호((BLK_＜0:3＞)=(L, L, H, L))를 블록 선택 회로(13)에 출력한다.

또한, 입력 어드레스(Add_0) 및 입력 어드레스(Add_1)가 모두 하이 레벨인 경우, 논리 회로(24)는 액세스 어드레스 신호(BLK_＜3＞)로서 하이 레벨의 신호를 출력하고, 논리 회로(21∼23)는 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜2＞)로서 로우 레벨의 신호를 출력하는 것으로 한다. 이 경우, 디코더(11)는 액세스 어드레스 신호((BLK_＜0:3＞)=(L, L, L, H))를 블록 선택 회로(13)에 출력한다.

도 2에 나타내는 어드레스 할당 정보 저장부(12)에는, 어드레스 할당 정보가 저장되어 있다. 여기서, 어드레스 할당 정보란, 각각의 메모리 블록((BLK_0∼BLK_4)(15_0∼15_4))에 할당된 어드레스 정보이다. 바꿔 말하면, 반도체 기억 장치(1)에 입력되는 입력 어드레스와, 액세스처의 메모리 블록(BLK_0∼BLK_4)을 대응시킨 정보이다.

도 4는, 어드레스 할당 정보 저장부(12)에 저장되어 있는 어드레스 할당 정보의 일례를 나타내는 표이다. 도 4에 나타내는 바와 같이, 각각의 어드레스 할당 정보(BLK0F∼BLK3F)에는, 메모리 블록(BLK_0∼BLK_4) 중 하나가 할당되어 있다. 구체적으로는, 어드레스 할당 정보(BLK0F)에는, 메모리 블록(BLK_0)이 할당되어 있다(도 4에서, "H"(하이 레벨)로 나타내고 있다). 또한, 어드레스 할당 정보(BLK1F)에는 메모리 블록(BLK_1)이, 어드레스 할당 정보(BLK2F)에는 메모리 블록(BLK_2)이, 어드레스 할당 정보(BLK3F)에는 메모리 블록(BLK_3)이, 각각 할당되어 있다.

또한, 메모리 블록(BLK_4)은, 어드레스 할당 정보(BLK0F∼BLK3F) 중 어느 것에도 할당되어 있지 않다. 이것은, 외부로부터 입력 어드레스를 이용하여 메모리 블록(BLK_4)에 액세스할 수 없는 것을 의미하고 있다. 다시 말해, 메모리 블록(BLK_4)은, 통상시에 데이터가 저장되지 않는 메모리 블록으로 할당되어 있다. 본 명세서에서는, 이 메모리 블록인 것을 잉여 메모리 블록이라고 부른다.

도 5는, 어드레스 할당 정보 저장부(12)의 구성예를 나타내는 블록도이다. 도 5에 나타내는 바와 같이, 예를 들면, 어드레스 할당 정보 저장부(12)는, 플래시 메모리(41)와 래치 회로(42)를 이용하여 구성할 수 있다. 플래시 메모리(41)에는, 도 4에 나타낸 바와 같은 어드레스 할당 정보(BLK0F∼BLK3F)가 저장되어 있다. 또한, 래치 회로(42)는, 플래시 메모리(41)로부터 어드레스 할당 정보(BLK0F∼BLK3F)를 판독하여 래치한다.

블록 선택 회로(13)(도 2 참조)는, 어드레스 할당 정보 저장부(12)로부터 어드레스 할당 정보(BLK0F∼BLK3F)를 판독할 때, 래치 회로(42)(도 5 참조)에 래치되어 있는 어드레스 할당 정보(BLK0F∼BLK3F)를 판독한다. 여기서, 래치 회로(42)로부터의 어드레스 할당 정보(BLK0F∼BLK3F)의 판독은, 플래시 메모리(41)로부터의 판독보다 빠르다. 따라서, 블록 선택 회로(13)는, 래치 회로(42)로부터 어드레스 할당 정보(BLK0F∼BLK3F)를 고속으로 판독할 수 있다.

예를 들면, 래치 회로(42)는, 반도체 기억 장치(1)에 전원이 투입되었을 때에, 플래시 메모리(41)로부터 어드레스 할당 정보(BLK0F∼BLK3F)를 판독하여 래치한다. 또한, 래치 회로(42)는, 후술하는 리프레시 동작에 의해, 플래시 메모리(41)에 저장되어 있는 어드레스 할당 정보가 갱신(rewrite)된 후에도, 갱신 후의 어드레스 할당 정보(BLK0F∼BLK3F)를 플래시 메모리(41)로부터 판독하여 래치한다.

또한, 어드레스 할당 정보(BLK0F∼BLK3F)를 갱신할 때는, 새로운 어드레스 할당 정보(BLK0F∼BLK3F)를 플래시 메모리(41)에 직접 기록해도 된다. 이 경우는, 플래시 메모리(41)에 저장되어 있는 어드레스 할당 정보가 갱신된 후, 래치 회로(42)는, 갱신된 후의 어드레스 할당 정보(BLK0F∼BLK3F)를 플래시 메모리(41)로부터 판독하여 래치한다.

또한, 새로운 어드레스 할당 정보(BLK0F∼BLK3F)를 이용하여 래치 회로(42)의 정보를 갱신하는 동작과, 새로운 어드레스 할당 정보(BLK0F∼BLK3F)를 플래시 메모리(41)에 기록하는 동작을 동시에 병행하여 실시해도 된다. 이 경우는, 래치 회로(42)의 정보를 고속으로 갱신할 수 있다.

도 2에 나타내는 블록 선택 회로(13)는, 입력된 입력 어드레스에 대응한 메모리 블록을 어드레스 할당 정보에 근거하여 선택한다. 다시 말해, 블록 선택 회로(13)는, 디코더(11)로부터 공급된 액세스 어드레스 신호(BLK_＜0:3＞)와, 어드레스 할당 정보 저장부(12)로부터 공급된 어드레스 할당 정보(BLK0F∼BLK3F)에 근거하여, 액세스처의 메모리 블록을 선택한다.

도 6은, 블록 선택 회로(13)의 구성예를 나타내는 블록도이다. 도 6에 나타내는 바와 같이, 블록 선택 회로(13)는, 셀렉터(SEL_0∼SEL_3)(31_0∼31_3))를 구비한다. 각각의 셀렉터(SEL_0∼SEL_3)의 입력에는, 각각의 어드레스 할당 정보(BLK0F∼BLK3F)가 공급된다. 각각의 셀렉터(SEL_0∼SEL_3)에 공급되는 어드레스 할당 정보(BLK0F∼BLK3F)는, 도 4의 표에 나타낸 어드레스 할당 정보(BLK0F∼BLK3F)에 대응하고 있다. 또한, 각각의 셀렉터(SEL_0∼SEL_3)에는, 각각의 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜3＞)가 공급된다.

각각의 셀렉터(SEL_0∼SEL_3)는, 하이 레벨의 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜3＞)가 공급되면, 어드레스 할당 정보(BLK0F∼BLK3F)를 출력하도록 구성되어 있다. 출력된 어드레스 할당 정보(BLK0F∼BLK3F)는, 선택 어드레스 정보(BLKS_＜0＞∼BLKS_＜4＞)로서, 각각의 메모리 블록(BLK_0∼BLK_4)에 공급된다.

본 실시형태에서는, 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜3＞) 중 하나가 하이 레벨이 되도록 구성되어 있다. 따라서, 하이 레벨의 액세스 어드레스 신호(BLK_＜0＞∼BLK_＜3＞)가 블록 선택 회로(13)에 공급되면, 어드레스 할당 정보(BLK0F∼BLK3F) 중 하나가, 블록 선택 회로(13)로부터 출력된다. 여기서, 각각의 어드레스 할당 정보(BLK0F∼BLK3F)에는, 메모리 블록(BLK_0∼BLK_4) 중 하나가 하이 레벨이 되도록, 각각 할당되어 있다. 따라서, 메모리 블록(BLK_0∼BLK_4) 중 하나가 선택된다.

다음으로, 반도체 기억 장치(1)에 입력 어드레스(Add_0, Add_1)가 입력되고 나서, 메모리 블록(BLK_0∼BLK_4) 중 하나가 선택될 때까지의 동작에 관하여, 도 7에 나타내는 타이밍 차트를 이용하여 설명한다.

도 7의 타이밍(t1)에서, 반도체 기억 장치(1)에 입력 어드레스(Add_0="L", Add_1="L")가 입력되면, 디코더(11)는, 입력 어드레스(Add_0, Add_1)를 디코드한다. 더 상세하게는, 디코더(11)는, 입력 어드레스(Add_0, Add_1)를 디코드하여, 입력 어드레스(Add_0, Add_1)에 대응한 메모리 블록에 액세스하기 위한 액세스 어드레스 신호(BLK_＜0:3＞)를 생성한다. 생성된 액세스 어드레스 신호(BLK_＜0:3＞)는, 블록 선택 회로(13)에 출력된다(타이밍(t2)).

도 7에 나타내는 경우는, 입력 어드레스(Add_0, Add_1)가 모두 로우 레벨이므로, 디코더(11)는, 액세스 어드레스 신호((BLK_＜0:3＞)=(H, L, L, L))를 블록 선택 회로(13)에 공급한다.

디코더(11)로부터 액세스 어드레스 신호((BLK_＜0:3＞)=(H, L, L, L))가 공급되면, 블록 선택 회로(13)의 셀렉터(SEL_0)(도 6 참조)에는 액세스 어드레스 신호(BLK_＜0＞)로서 하이 레벨의 신호가 공급된다. 또한, 셀렉터(SEL_1∼SEL_3)에는, 액세스 어드레스 신호(BLK_＜1＞∼BLK_＜3＞)로서 로우 레벨의 신호가 각각 공급된다. 이 경우는, 셀렉터(SEL_0)에 하이 레벨의 액세스 어드레스 신호(BLK_＜0＞)가 공급되므로, 셀렉터(SEL_0)는, 어드레스 할당 정보(BLK0F)를 선택 어드레스 정보(BLKS_＜0:4＞)로서 출력한다(타이밍(t3)).

도 4에 나타낸 바와 같이, 어드레스 할당 정보(BLK0F)에는, 메모리 블록(BLK_0)이 할당되어 있다. 따라서, 선택 어드레스 정보(BLKS_＜0:4＞)는, BLKS_＜0:4＞=(H, L, L, L, L)가 된다. 따라서, 이 경우는, 블록 선택 회로(13)로부터 출력된 선택 어드레스 정보(BLKS_＜0＞)가 하이 레벨이 되고, 다른 선택 어드레스 정보(BLKS_＜1＞∼BLKS_＜4＞)는 로우 레벨이 되므로, 메모리 블록(BLK_0)이 선택된다.

본 실시형태에 따른 반도체 기억 장치(1)에서는, 어드레스 할당 정보(BLK0F∼BLK3F)에 할당하는 메모리 블록(BLK_0∼BLK_4)을 변경함으로써, 선택되는 메모리 블록을 변경할 수 있다.

예를 들면, 어드레스 할당 정보(BLK0F)에 메모리 블록(BLK_1)을 할당한 경우는, 선택 어드레스 정보(BLKS_＜0:4＞)는, BLKS_＜0:4＞=(L, H, L, L, L)가 된다. 이 경우는, 블록 선택 회로(13)로부터 출력된 선택 어드레스 정보(BLKS_＜1＞)가 하이 레벨이 되고, 다른 선택 어드레스 정보(BLKS_＜0＞, BLKS_＜2＞∼BLKS_＜4＞)는 로우 레벨이 된다. 따라서, 메모리 블록(BLK_1)이 선택된다.

다음으로, 메모리 어레이(10)의 상세한 구성에 관하여, 도 8을 이용하여 설명한다. 도 8에 나타내는 바와 같이, 각각의 메모리 블록(BLK_0∼BLK_4)에는, 각각, m+1개의 워드선(線)(WL_0∼WL_m)이 설치되어 있다(m은 0을 포함하는 양의 정수). 각각의 워드선(WL_0∼WL_m)은, 각각의 메모리 블록(BLK_0∼BLK_4)이 구비하는 메모리 셀(미도시)에 접속되어 있다. 각각의 워드선(WL_0∼WL_m)은, 워드선 드라이버(미도시)에 접속되어 있고, 워드선 드라이버(미도시)는, 메모리 셀에 데이터를 기록할 때, 또한, 메모리 셀로부터 데이터를 판독할 때에, 워드선을 활성 상태(예를 들면, 하이 레벨)로 한다.

또한, 각각의 메모리 블록(BLK_0∼BLK_4)에는, n+1개의 비트선(線)(BL_0∼BL_n)이 설치되어 있다(n은 0을 포함하는 양의 정수). 각각의 비트선(BL_0∼BL_n)은, 각각의 메모리 블록(BLK_0∼BLK_4)이 구비하는 메모리 셀(미도시)에 접속되어 있다. 또한, 각각의 비트선(BL_0∼BL_n)은, 각각의 메모리 블록(BLK_0∼BLK_4)에 걸쳐 설치되어 있다.

각각의 비트선(BL_0∼BL_n)은, 각각의 기록 데이터 래치 회로(WD_0∼WD_n(51_0∼51_n))에 접속되어 있다. 각각의 기록 데이터 래치 회로(WD_0∼WD_n)는, 각각의 메모리 블록(BLK_0∼BLK_4)에 기록하는 데이터를 일시적으로 래치하기 위한 회로이다. 또한, 각각의 비트선(BL_0∼BL_n)은, 센스 앰프(SA(52))에 접속되어 있다. 센스 앰프(SA(52))는, 각각의 메모리 블록(BLK_0∼BLK_4)의 메모리 셀로부터 데이터를 판독할 때에, 비트선(BL_0∼BL_n)의 신호를 증폭시킨다.

전환 회로(53)는, 외부로부터 메모리 어레이(10)로의 데이터의 입력, 및 메모리 어레이(10)로부터 외부로의 데이터의 출력을 전환한다.

예를 들면, 전환 회로(53)는, 메모리 블록(BLK_0∼BLK_4)에 데이터를 기록하는 경우, 외부로부터 공급된 기록 데이터를 데이터 입력선(線)(Din)을 통하여 기록 데이터 래치 회로(WD_0∼WD_n)에 공급한다. 기록 데이터 래치 회로(WD_0∼WD_n)는, 공급된 기록 데이터를 일시적으로 래치한다. 그 후, 기록(write) 펄스가 공급되면, 기록 데이터 래치 회로(WD_0∼WD_n)에 래치되어 있는 데이터가, 비트선(BL_0∼BL_n)을 통하여 소정의 메모리 블록의 메모리 셀에 공급된다. 또한, 데이터를 기록하는 메모리 셀에 대응한 워드선(WL_0∼WL_m)이 활성 상태가 되어, 소정의 메모리 블록의 메모리 셀에 데이터가 기록된다.

메모리 블록(BLK_0∼BLK_4)으로부터 데이터를 판독하는 경우는, 데이터를 판독하는 메모리 셀에 대응한 워드선(WL_0∼WL_m)을 활성 상태로 함과 아울러, 센스 앰프(52)를 이용하여 비트선(BL_0∼BL_n)의 신호를 증폭시킨다. 센스 앰프(52)를 이용하여 판독된 데이터는, 데이터 출력선(線)(Dout)을 통하여 전환 회로(53)에 공급된다. 그리고 전환 회로(53)는, 판독된 데이터를 메모리 어레이(10)의 외부로 출력한다.

다음으로, 본 실시형태에 따른 반도체 기억 장치(1)의 리프레시 동작에 관하여 설명한다. 리프레시 동작은, 도 2에 나타내는 리프레시 제어 회로(17)를 이용하여 실시된다. 구체적으로는, 리프레시 제어 회로(17)는, 리프레시 커멘드가 공급되었을 때에, 메모리 어레이(10)의 소정의 메모리 블록에 대하여 리프레시 동작을 실시한다.

본 실시형태에 따른 반도체 기억 장치(1)에서는, 복수의 메모리 블록(BLK_0∼BLK_4) 중 하나를, 통상시에 데이터가 저장되지 않는 잉여 메모리 블록으로 할당하고 있다. 예를 들면, 메모리 블록(BLK_4)을 잉여 메모리 블록으로 할당한 경우는, 통상시에 메모리 블록(BLK_0∼BLK_3)에 데이터가 저장되지만, 메모리 블록(BLK_4)에는 데이터가 저장되지 않는다. 본 실시형태에 따른 반도체 기억 장치(1)에서는, 리프레시 대상의 메모리 블록으로부터 잉여 메모리 블록에 데이터를 전송함으로써, 리프레시 동작을 실시하고 있다.

이하, 도 9에 나타내는 플로우차트를 이용하여, 본 실시형태에 따른 반도체 기억 장치(1)에 있어서의 리프레시 동작에 관하여 설명한다. 또한, 이하에서는, 일례로서 메모리 블록(BLK_0)을 리프레시 대상의 메모리 블록으로 하고, 메모리 블록(BLK_4)을 잉여 메모리 블록으로 한 경우에 관하여 설명하지만, 리프레시 대상의 메모리 블록, 잉여 메모리 블록의 조합은, 이에 한정되는 것은 아니다.

도 9에 나타내는 바와 같이, 우선, 리프레시 제어 회로(17)는, 메모리 블록(BLK_4)의 데이터를 일괄 소거한다(스텝 S1). 즉, 리프레시 제어 회로(17)는, 잉여 메모리 블록인 메모리 블록(BLK_4)에 데이터를 전송하기 전에, 메모리 블록(BLK_4)의 데이터를 일괄 소거한다.

다음으로, 리프레시 제어 회로(17)는, 복수의 메모리 블록(BLK_0∼BLK_4) 중 리프레시 대상의 메모리 블록(BLK_0)에 저장되어 있는 데이터를 잉여 메모리 블록(BLK_4)에 전송한다.

이때, 리프레시 제어 회로(17)는, 리프레시 대상의 메모리 블록(BLK_0)으로부터 판독된 데이터를, 기록 데이터 래치 회로(WD_0∼WD_n)(도 8 참조)에 일시적으로 래치한 후, 해당 래치되어 있는 데이터를 잉여 메모리 블록(BLK_4)에 기록한다. 리프레시 대상의 메모리 블록(BLK_0)으로부터 잉여 메모리 블록(BLK_4)으로의 데이터의 전송은, 워드선(WL_0∼WL_m) 단위로 실시된다. 이것은, 통상 동작의 기록 단위가 워드선 단위이고, 또한 리프레시 단위가 1블록(다시 말해 WL_0∼WL_m 단위)이기 때문에, 일례로서 이러한 단위로 데이터 전송을 실시하고 있는 경우를 나타내고 있다.

구체적으로는, 도 8에 나타내는 메모리 블록(BLK_0)의 워드선(WL_0)을 활성 상태로 하여, 메모리 블록(BLK_0)의 워드선(WL_0)에 대응하는 n+1개의 데이터를 n+1개의 비트선(BL_0∼BL_n)을 통해서 판독한다. 이때 센스 앰프(52)는, 비트선(BL_0∼BL_n)의 신호를 증폭시켜 데이터를 판독한다. 센스 앰프(52)를 이용하여 판독된 데이터는, 데이터 출력선(Dout)을 통하여 전환 회로(53)에 공급된다. 전환 회로(53)는, 판독된 데이터를 데이터 입력선(Din)을 통하여 기록 데이터 래치 회로(WD_0∼WD_n)에 공급한다. 이러한 동작에 의해, 메모리 블록(BLK_0)으로부터 판독된 데이터가, 기록 데이터 래치 회로(WD_0∼WD_n)에 래치된다(도 9의 스텝 S2).

그 후, 도 8에 나타내는 잉여 메모리 블록(BLK_4)의 워드선(WL_0)을 활성 상태로 하여, 기록 데이터 래치 회로(WD_0∼WD_n)에 래치되어 있는 n+1개의 데이터를, n+1개의 비트선(BL_0∼BL_n)을 통해서 잉여 메모리 블록(BLK_4)에 기록한다(도 9의 스텝 S3).

이러한 동작에 의해, 메모리 블록(BLK_0)의 워드선(WL_0)에 대응하는 메모리 셀의 데이터를, 잉여 메모리 블록(BLK_4)의 워드선(WL_0)에 대응하는 메모리 셀에 전송할 수 있다.

여기서, 워드선(WL_a)의 초기값은 a=0이므로, 워드선의 개수가 1개보다 많은 경우는, a=m(m은 「워드선의 개수-1」에 대응)을 만족시키지 않는다(도 9의 스텝 S4:No). 이 경우는, 스텝 S5에서 a의 값을 하나 증가시켜(다시 말해, a=1로 한다), 다시, 스텝 S2 및 스텝 S3의 동작을 실시한다. 다시 말해, 워드선(WL_a)의 a는, a=0∼m이며, 스텝 S2 및 스텝 S3의 동작은, 워드선(WL_0∼WL_m)마다 실시된다.

이후, 스텝 S4에서 「a=m」의 조건을 만족할 때까지, 스텝 S2∼S5의 동작을 반복한다. 그리고 모든 워드선(WL_0∼WL_m)에서, 스텝 S2, 및 스텝 S3의 동작이 실시되면, 메모리 블록(BLK_0)으로부터 잉여 메모리 블록(BLK_4)으로의 데이터의 전송이 완료된다.

스텝 S4에서 「a=m」의 조건을 만족하면(스텝 S4: Yes), 리프레시 제어 회로(17)는, 어드레스 할당 정보 저장부(12)에 저장되어 있는 어드레스 할당 정보(도 4 참조)를 갱신한다(스텝 S6). 구체적으로는, 데이터가 전송된 잉여 메모리 블록(BLK_4)에 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당하고, 리프레시 대상이었던 메모리 블록(BLK_0)을 새롭게 잉여 메모리 블록으로 할당한다.

도 10은, 갱신 후의 어드레스 할당 정보의 일례를 나타내는 표이다. 도 10에 나타내는 어드레스 할당 정보에서는, 도 4에 나타낸 어드레스 할당 정보와 비교하여, 어드레스 할당 정보(BLK0F)가 갱신되어 있다. 다시 말해, 어드레스 할당 정보(BLK0F)에 할당하는 메모리 블록을 메모리 블록(BLK_0)으로부터 메모리 블록(BLK_4)으로 변경하고 있다. 이에 의해, 입력된 입력 어드레스(외부 어드레스)(Add_0, Add_1)가 모두 로우 레벨인 경우에 선택되는 메모리 블록이, 메모리 블록(BLK_0)으로부터 메모리 블록(BLK_4)으로 변경된다.

다시 말해, 입력 어드레스(외부 어드레스)(Add_0, Add_1)가 모두 로우 레벨인 경우는, 액세스 어드레스 신호(BLK_＜0＞)가 하이 레벨이므로, 도 6에 나타낸 블록 선택 회로(13)는, 어드레스 할당 정보(BLK0F)를 선택 어드레스 정보(BLKS_＜0:4＞)로서 출력한다. 여기서, 어드레스 할당 정보(BLK0F)는, 도 10에 나타내는 바와 같이 갱신되어 있으므로, 선택되는 메모리 블록은, 메모리 블록(BLK_0)으로부터 메모리 블록(BLK_4)으로 변경된다. 즉, 동일한 입력 어드레스(외부 어드레스)를 이용하여, 변경 후의 메모리 블록(BLK_4)에 액세스할 수 있다.

또한, 도 10에 나타내는 바와 같이, 리프레시 대상이었던 메모리 블록(BLK_0)은, 어드레스 할당 정보(BLK0F∼BLK3F)의 어느 것에도 할당되어 있지 않다. 이것은, 외부로부터 입력 어드레스를 이용하여 메모리 블록(BLK_0)에 액세스할 수 없는 것을 의미하고 있다. 다시 말해, 메모리 블록(BLK_0)은, 잉여 메모리 블록으로 할당되어 있다.

이와 같이, 본 실시형태에 따른 반도체 기억 장치(1)에서는, 메모리 어레이(10)에 잉여 메모리 블록을 마련하여, 리프레시 대상의 메모리 블록으로부터 잉여 메모리 블록에 데이터를 전송함으로써, 리프레시 동작을 실시하고 있다. 잉여 메모리 블록은, 리프레시 동작을 실시할 때마다 변경된다. 예를 들면, 잉여 메모리 블록은, 리프레시 동작마다, 메모리 블록(BLK_4, BLK_0, BLK_1, BLK_2, BLK_3)의 순으로 변경해도 되고, 또는 리프레시 동작마다 랜덤으로 변경해도 된다. 다시 말해, 리프레시하는 블록의 순번에 제한은 없다.

또한, 도 9에 나타낸 플로우차트에서는, 리프레시 동작의 개시 직후에, 리프레시 제어 회로(17)가 메모리 블록(BLK_4)의 데이터를 일괄 소거하는 경우(스텝 S1)에 관하여 나타냈다. 그러나 본 실시형태에서는, 리프레시 제어 회로(17)는, 리프레시 대상의 메모리 블록의 데이터를 잉여 메모리 블록에 전송한 후에, 리프레시 대상의 메모리 블록의 데이터를 일괄 소거하도록 해도 된다.

다시 말해, 도 9의 스텝 S6에서 새롭게 잉여 메모리 블록으로 할당되는 메모리 블록의 데이터를 일괄 소거해 둠으로써, 다음의 리프레시 동작 시에 잉여 메모리 블록의 일괄 소거의 동작(스텝 S1)을 생략할 수 있다.

상술한 바와 같이, 본 실시형태에 따른 반도체 기억 장치에서는, 복수의 메모리 블록 중 하나를 잉여 메모리 블록으로 할당하여, 리프레시 동작 시에, 리프레시 대상의 메모리 블록에 저장되어 있는 데이터를 잉여 메모리 블록에 전송하고 있다. 그리고 잉여 메모리 블록으로의 데이터 전송이 완료된 후, 데이터가 전송된 잉여 메모리 블록에 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당함으로써, 외부 어드레스를 이용하여 데이터 전송 후의 잉여 메모리 블록에 액세스할 수 있도록 하고 있다. 바꿔 말하면, 잉여 메모리 블록을 통상의 메모리 블록으로 변경하고 있다. 또한, 리프레시 대상이었던 메모리 블록을 새롭게 잉여 메모리 블록으로 할당하고 있다.

이와 같이, 본 실시형태에 따른 반도체 기억 장치에서는, 잉여 메모리 블록을 이용하여 리프레시 동작을 실시하고 있으므로, 관련 기술과 같이 반도체 기억 장치의 외부에 설치된 RAM에 데이터를 일시적으로 대피시킬 필요가 없다. 바꿔 말하면, 본 실시형태에서는, 반도체 기억 장치의 내부에서 리프레시 동작을 완결할 수 있다. 따라서, 리프레시 동작이 복잡해지는 것을 억제할 수 있다. 따라서, 반도체 기억 장치의 리프레시 동작을 간소화할 수 있다.

또한, 관련 기술에서는, 반도체 기억 장치의 외부에 RAM을 설치할 필요가 있고, RAM에 데이터를 전송하기 위한 제어 회로 등을 더 설치할 필요가 있기 때문에, 장치 구성이 번잡해진다는 문제가 있었다. 이에 대하여 본 실시형태에 따른 반도체 기억 장치에서는, 반도체 기억 장치의 내부에 잉여 메모리 블록을 하나 설치함으로써 리프레시 동작을 실현할 수 있으므로, 장치 구성이 번잡해지는 것을 억제할 수 있다.

또한, 본 실시형태에 따른 반도체 기억 장치에서는, 메모리 블록으로부터 잉여 메모리 블록에 데이터를 전송할 때, 메모리 블록(BLK_0∼BLK_4)의 근방에 설치되어 있는 기록 데이터 래치 회로(WD_0∼WD_n(51_0∼51_n))에 일시적으로 데이터를 래치하고, 메모리 블록으로부터 잉여 메모리 블록에 워드선 단위로 데이터를 전송하고 있다. 따라서, 메모리 블록으로부터 잉여 메모리 블록에 데이터를 전송하기 위한 회로를 간소화할 수 있다. 즉, 데이터 래치 회로는 통상의 기록 동작에 필요한 회로이기 때문에, 회로의 증가로는 되지 않는다.

이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.

1 반도체 기억 장치
10　메모리 어레이
11　디코더
12　어드레스 할당 정보 저장부
13　블록 선택 회로
15_0∼15_4　메모리 블록
17　리프레시 제어 회로
21∼24 논리 회로
31_0∼31_3　셀렉터
41　플래시 메모리
42　래치 회로
51_0∼51_n　기록 데이터 래치 회로
52　센스 앰프
53　전환 회로

Claims

복수의 메모리 블록을 구비하는 메모리 어레이와,
상기 복수의 메모리 블록에 할당된 어드레스 정보인 어드레스 할당 정보를 저장하는 어드레스 할당 정보 저장부와,
입력된 입력 어드레스에 대응한 메모리 블록을 상기 어드레스 할당 정보에 근거하여 선택하는 블록 선택 회로와,
상기 메모리 어레이의 리프레시 동작을 제어하는 리프레시 제어 회로를 구비하고,
상기 복수의 메모리 블록 중 하나는 잉여 메모리 블록으로 할당되어 있고,
상기 리프레시 제어 회로는, 리프레시 커멘드가 공급되었을 때에,
상기 복수의 메모리 블록 중 리프레시 대상의 메모리 블록에 저장되어 있는 데이터를 상기 잉여 메모리 블록에 전송하고,
상기 잉여 메모리 블록으로의 데이터 전송이 완료된 후, 상기 데이터가 전송된 상기 잉여 메모리 블록에 상기 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당하고, 상기 리프레시 대상이었던 상기 메모리 블록을 새롭게 잉여 메모리 블록으로 할당하는,
반도체 기억 장치.
청구항 1에 있어서,
상기 리프레시 제어 회로는, 상기 잉여 메모리 블록에 상기 데이터를 전송하기 전에, 상기 잉여 메모리 블록의 데이터를 일괄 소거하는, 반도체 기억 장치.
청구항 1에 있어서,
상기 리프레시 제어 회로는, 상기 리프레시 대상의 메모리 블록의 데이터를 상기 잉여 메모리 블록에 전송한 후에, 상기 리프레시 대상의 메모리 블록의 데이터를 일괄 소거하는, 반도체 기억 장치.
청구항 1에 있어서,
상기 복수의 메모리 블록에 기록하는 데이터를 일시적으로 래치하는 기록 데이터 래치 회로를 구비하고,
상기 리프레시 제어 회로는, 상기 리프레시 대상의 메모리 블록으로부터 판독된 데이터를 상기 기록 데이터 래치 회로에 일시적으로 래치한 후, 해당 래치되어 있는 데이터를 상기 잉여 메모리 블록에 기록하는,
반도체 기억 장치.
청구항 4에 있어서,
상기 기록 데이터 래치 회로는, 상기 복수의 메모리 블록에 걸쳐 설치된 비트선에 접속되어 있는, 반도체 기억 장치.
청구항 5에 있어서,
상기 리프레시 대상의 메모리 블록으로부터 상기 잉여 메모리 블록으로의 데이터의 전송은, 워드선 단위로 실시되는, 반도체 기억 장치.
청구항 6에 있어서,
상기 리프레시 제어 회로는,
상기 리프레시 대상의 메모리 블록의 워드선(WL_a)을 활성 상태로 하여 상기 리프레시 대상의 메모리 블록의 상기 워드선(WL_a)에 대응하는 n+1개(n은 0을 포함하는 양의 정수이다)의 데이터를 n+1개의 비트선을 통해서 판독하여 상기 기록 데이터 래치 회로에 래치한 후,
상기 잉여 메모리 블록의 워드선(WL_a)을 활성 상태로 하여 상기 기록 데이터 래치 회로에 래치되어 있는 상기 n+1개의 데이터를 상기 n+1개의 비트선을 통해서 상기 잉여 메모리 블록에 기록하는 동작을, 상기 워드선(WL_a)마다 실시하는(여기서, a=0∼m이며, a, m은 0을 포함하는 양의 정수이다), 반도체 기억 장치.
청구항 1에 있어서,
상기 어드레스 할당 정보 저장부는,
상기 어드레스 할당 정보를 저장하는 플래시 메모리와,
상기 플래시 메모리로부터 상기 어드레스 할당 정보를 판독하여 래치하는 래치 회로를 구비하고,
상기 블록 선택 회로는, 상기 래치 회로에 래치되어 있는 상기 어드레스 할당 정보를 판독하는,
반도체 기억 장치.
청구항 8에 있어서,
상기 래치 회로는, 상기 반도체 기억 장치에 전원이 투입되었을 때에, 상기 플래시 메모리로부터 상기 어드레스 할당 정보를 판독하여 래치하는, 반도체 기억 장치.
청구항 8에 있어서,
상기 래치 회로는, 상기 플래시 메모리에 저장되어 있는 상기 어드레스 할당 정보가 갱신되었을 때에, 상기 플래시 메모리로부터 상기 갱신된 후의 어드레스 할당 정보를 판독하여 래치하는, 반도체 기억 장치.
반도체 기억 장치의 리프레시 방법으로서,
상기 반도체 기억 장치는,
복수의 메모리 블록을 구비하는 메모리 어레이와,
상기 복수의 메모리 블록에 할당된 어드레스 정보인 어드레스 할당 정보를 저장하는 어드레스 할당 정보 저장부와,
입력된 입력 어드레스에 대응한 메모리 블록을 상기 어드레스 할당 정보에 근거하여 선택하는 블록 선택 회로를 구비하고,
상기 복수의 메모리 블록 중 하나를 잉여 메모리 블록으로 할당하고,
리프레시 커멘드가 공급되었을 때에,
상기 복수의 메모리 블록 중 리프레시 대상의 메모리 블록에 저장되어 있는 데이터를 상기 잉여 메모리 블록에 전송하고,
상기 잉여 메모리 블록으로의 데이터 전송이 완료된 후, 상기 데이터가 전송된 상기 잉여 메모리 블록에 상기 리프레시 대상이었던 메모리 블록의 어드레스 정보를 할당하고, 상기 리프레시 대상이었던 상기 메모리 블록을 새롭게 잉여 메모리 블록으로 할당하는,
반도체 기억 장치의 리프레시 방법.