CN1871663A - 半导体存储器件及其刷新方法 - Google Patents

Abstract

为了提供一种在常规存取操作期间能够插入刷新操作并且能够设定内部循环时间长于外部循环时间的一半的DRAM，本发明提供一种半导体存储器件及其刷新方法。地址选择器(18)选择存取行地址信号ERA或刷新行地址信号RRA。行解码器控制电路(16)响应所选的行地址信号RA选择分割存储单元阵列后得到的组块之一，并通过行解码器电路22选择字线。当对该一个组块开始操作时，激活忙信号/BUSY以禁止由地址选择器18执行选择。当操作结束时，使忙信号/BUSY无效以取消对地址选择器18的选择的禁止。因此，优先执行行地址信号ERA或RRA中较早输入的一个，并使随行地址信号ERA或RRA中后输入的一个等待，直到在先操作结束为止。

Description

半导体存储器件及其刷新方法

技术领域

本发明涉及一种半导体存储器件以及刷新该半导体存储器件的方法。具体而言，本发明涉及一种能够在常规的存取操作期间插入刷新操作的DRAM(动态随机存取存储器)以及刷新该DRAM的改进方法。

背景技术

近来，在低功耗应用中，由DRAM替代SRAM(静态随机存取存储器)已经相当普遍，因为DRAM每单位面积的存储器容量远远大于SRAM每单位面积的存储容量。但是，DRAM需要刷新，而SRAM则不是必须刷新。因此，存在这样一种需求，要求能够以如下方式来使DRAM可被用于与使用SRAM的方法相同的方法，即以使用DRAM中的内部电路来执行自动刷新代替使用外部电路(例如刷新控制器)的刷新。

下面示出的专利文献1公开了一种DRAM，该DRAM使用了在一个循环时间(以下称作“外部循环时间”)内插入了常规读出操作或写入操作(以下称作“常规存取操作”或简称为“存取操作”)以及刷新操作的系统。在此系统中，由于在一个外部循环时间内确保了用于存取的时间和用于刷新的时间，所以能够在任何时间执行刷新而不必延迟常规的存取。用于存取的时间和用于刷新的时间基本上彼此相等，因此下面将它们统称为“内部循环时间”。

此DRAM的外部循环时间是实际的循环时间，其确定了操作速度。因此，为了增加此DRAM的操作速度而必需缩减外部循环时间。为了实现外部循环时间的缩减，必需将内部循环时间缩减到等于或小于外部循环时间的一半的时间长度。降低外部循环时间是很困难的。此DRAM被设计成通过在每个外部循环时间内确保用于刷新的内部循环时间，而能够在任何时间执行刷新。因此，仅仅使用了此DRAM的实际能力的一半，并且此DRAM的加速是困难的。

『专利文献1』

日本专利公开No.2002-298574

发明内容

『本发明所要解决的问题』

本发明的主要目的是提供一种能够在常规存取操作期间插入刷新并能够实现高速化的半导体存储器件以及刷新该存储器件的方法。

『发明概述』

依据本发明的一种半导体存储器件具有存储单元阵列、刷新装置、地址选择装置、字线选择装置和选择停止装置。存储单元阵列包括多条字线。刷新装置产生刷新请求并随之生成刷新地址。地址选择装置在产生存取请求时选择存取地址，在产生刷新请求时选择刷新地址。字线选择装置按照地址选择装置所选的地址来选择字线。在存储单元阵列中正在进行存取或刷新的同时，选择停止装置停止由地址选择装置执行的地址选择。

依据本发明的一种刷新方法具有产生刷新请求并随之生成刷新地址的步骤；在产生存取请求时选择存取地址以及在产生刷新请求时选择刷新地址的地址选择步骤；按照所选的地址来选择字线的字线选择步骤；以及在存储单元阵列中正在进行存取或刷新的同时停止选择存取地址和刷新地址的选择停止步骤。

依据本发明，当产生存取请求时选择存取地址，当产生刷新请求时选择刷新地址，并且按照由此选择的地址来选择字线。因此，能够在常规的存取期间插入刷新。在存储单元阵列中执行存取或刷新的同时，停止上述地址选择。因此，在产生存取请求之前产生了刷新请求的情况下，优先执行刷新，并将随后请求的存取延迟到先前启动的刷新完成为止。相反地，在产生刷新请求之前产生了存取请求的情况下，优先执行存取，并将随后请求的刷新延迟到先前启动的存取完成为止。因此，内部循环时间相对于外部循环时间而增加，由此外部循环时间被缩减以增加操作速度。

优选地，将存储单元阵列分成多个组块。上述的半导体存储器件还具有用于响应由地址选择装置选择的地址来选择组块的组块选择装置。在对组块选择装置所选的组块执行存取或刷新的同时，选择停止装置使地址选择装置停止执行地址选择。上述的刷新方法还包括响应所选的地址来选择组块的步骤。选择停止步骤包括在对所选的组块执行存取或刷新的同时停止选择存取地址和刷新地址。

此外，优选地，在上述半导体存储器件中，字线选择装置响应刷新地址而针对每一个组块连续地选择所有字线。在上述的刷新方法中，字线选择步骤包括响应刷新地址而针对每一个组块连续地选择所有字线。

由于在此情况下，以组块为单位来执行所谓的集中式刷新(burstrefresh)，所以刷新中的延迟(如果有)能够在对选定组块的操作过程中被吸收，并且不会延续至任何其它组块。

附图说明

图1是示出了表示本发明实施例的DRAM的整体构造的功能方框图；

图2是示出了图1中所示的解码器组块和解码器控制电路的构造的功能方框图；

图3是示出了图2中所示的地址选择器和刷新电路的构造的功能方框图；

图4是示出了图1至3中所示的DRAM的读出和刷新操作的时序图；

图5是示出了图2中所示的组块控制电路的构造的功能方框图；

图6是示出了图2和3中所示的地址选择器的构造的功能方框图；

图7是示出了图6中所示的地址选择器的操作的时序图；

图8是示出了图1至3中所示的DRAM的集中式刷新操作的时序图；

图9是示出了如图8中所示的集中式刷新操作的时序图，特别是示出了在刷新操作之后插入了被设为N个的、不同数量的常规存取操作时的操作；和

图10是示出了对应于图9(E)中所示情况的、当N＝5时的操作情况的时序图：情况(A)为仅执行存取操作；情况(B)为混合了刷新操作和存取操作；情况(C)为仅执行刷新操作。

『符号说明』

12...存储单元阵列

14...行解码器

16...行解码器控制电路

17...刷新电路

18...地址选择器

20...组块使能电路

22...行解码器电路

24...字线驱动器

26...组块控制电路

28...忙信号线

30...刷新计时器

32...地址计数器

34...刷新使能电路

40、42...晶体管

46至49...NANAD电路

54...锁存电路

/AE...阵列使能信号

BUSY、/BUSY...忙信号

CD、/CE...芯片使能信号

RE、/RE...刷新使能信号

/RT...刷新计时器信号

A1、A2...存取指令(常规存取操作)

BE...组块使能信号

BK...存取阵列组块

BL...位线对

BLEQ...位线均衡信号

DB...解码器组块

ERA...存取行地址信号

LT...锁存信号

MC...存储单元

R1、R2、R3和R4...刷新指令(刷新操作)

RRA...刷新行地址信号

Tac...存取时间

Tec...外部循环时间

Tic...内部循环时间

WL...字线

具体实施方式

将参照附图详细说明本发明的实施例。相同的参考标记表示相同或相应的部分并且将不重复进行相同的说明。

参照图1，表示本发明一实施例的DRAM 10具有存储单元阵列12，该存储单元阵列包括64M(＝64×2²⁰)个存储单元MC和4K(＝4×2¹⁰)条字线WL。

将存储单元阵列12分成16个存取阵列组块(以下简称为“组块”)BK。每个组块BK包括256条字线WL、与字线交叉的16K条(＝16×2¹⁰)位线BL、和连接到位线BL的16K个读出放大器(图中未示)。每个存储单元MC被连接到相应的字线WL和位线BL。

DRAM 10还具有行解码器14和用于控制行解码器14的行解码器控制电路16。行解码器14响应行地址信号而从字线WL中进行选择。按照存储单元阵列12的样子，将行解码器14分成16个解码器组块DB。

图2示出了行解码器控制电路16和一个解码器组块DB的细节。参照图2，DRAM 10还具有刷新电路17和地址选择器18。刷新电路17产生刷新使能信号/RE并随之生成刷新行地址信号RRA。地址选择器18选择外部施加的存取行地址信号ERA或刷新行地址信号RRA，并将所选的信号作为行地址信号RA提供给行解码器控制电路16。行解码器控制电路16解码所提供的行地址信号RA，以生成行地址解码信号ADU和ADL，并将这些信号提供给行解码器14。

图3示出了地址选择器18和刷新电路17的细节。参照图3，刷新电路17包括刷新计时器30、地址计数器32和刷新使能电路34。刷新计时器30按预定周期产生刷新计时器信号/RT。地址计数器32响应该刷新计时器信号/RT而增加该刷新行地址，以产生刷新行地址信号RRA。刷新使能电路34响应芯片使能信号/CE和刷新计时器信号/RT而产生刷新使能信号/RE。

参照图4，芯片使能信号/CE按外部循环时间Tec的每个周期被激活到L(逻辑低)电平。芯片使能信号/CE的激活对应于存取指令的发布。当芯片使能信号/CE被激活时，地址选择器18接收外部施加的存取行地址信号ERA，并依据此信号从存储单元MC中读出数据。

如果将读出或刷新操作所需的内部循环时间Tic设为外部循环时间Tec的一半，则即使在读出操作期间也能够可靠地插入刷新操作。如果存储单元MC的保持时间是64ms，则必须以16μs(＝64ms÷4K)的间隔连续选择4K条字线WL，以便在此时间内刷新所有的存储单元MC。通过如上所述的以恒定周期均匀连续地选择所有字线WL的刷新被称作“分布式刷新”。

在分布式刷新的情况下，通过与芯片使能信号/CE无关地以16μs的周期将刷新计时器信号/RT激活到L电平。当在激活刷新计时器信号/RT之后激活芯片使能信号/CE时，将刷新使能信号/RE激活到L电平。该刷新使能信号/RE的激活对应于刷新指令的发布。当在激活了刷新使能信号/RE之后又经过了预定时间之后，刷新计时器30被复位，并且刷新计时器信号/RT返回到H(逻辑高)电平。当激活了刷新使能信号/RE时，地址选择器18接收由地址计数器32生成的刷新行地址信号RRA，并依据此信号来刷新存储单元MC。

如果如上所述将内部循环时间Tic设为外部循环时间Tec的一半，则刷新指令不可能与存取指令(在本说明书中为读出指令)竞争，并且能够在任何时间进行刷新。在此实施例中，即使刷新指令在内部循环时间Tic被设置为长于外部循环时间Tec一半的情况下与存取指令竞争，也能够仲裁其间的竞争以便在常规存取操作期间插入刷新操作。

再次参照图2，每个解码器组块DB包括组块使能电路20、行解码器电路22、字线驱动器24和组块控制电路26。高位行地址解码信号ADU被提供给组块使能电路20，而低位行地址解码信号ADL被提供给行解码器电路22。每个组块使能电路20响应该行地址解码信号ADU而生成组块使能信号BE，以选择相应的解码器组块DB。每个行解码器电路22响应行地址解码信号ADL而选择相应的256条字线WL中的一条。字线驱动器24驱动所选的字线WL。在此实施例中，提供了12位行地址信号RA，其中的4位信号被用来选择组块BK，另8位信号用来选择字线WL。

响应组块使能信号BE来激活组块控制电路26，组块控制电路26从对应的组块BK接收到时序监视信号TM，并向对应的组块BK提供阵列控制信号AC。时序监视信号TM是在对应的组块BK中生成的。阵列控制信号AC是用于针对相应的组块BK来控制读出放大器的激活、复位之后的位线预充电等的信号。也就是说，每个组块控制电路26控制对应的组块BK，以使操作序列按自完成方式被完成。

此实施例的特征在于DRAM 12还具有一条用于产生忙信号BUSY的忙信号线28。忙信号线28为16个组块BK所共用，并以平行于位线对BL的方式在行解码器14中延伸。

图5示出了用于产生忙信号/BUSY的电路。参照图5，每个组块控制电路26包括阵列存取时序控制电路36、延迟电路38和n沟道MOS晶体管40。阵列存取时序控制电路36向对应的组块BK提供包括位线均衡信号BLEQ在内的各种阵列控制信号AC。延迟电路38将该位线均衡信号BLEQ延迟预定的时间。晶体管40响应延迟后的位线均衡信号BLEQ而导通，以将忙信号线28上的电压下拉至接地电压GND。

行解码器控制电路16包括p沟道MOS晶体管42和反相器44。晶体管42响应阵列使能信号/AE而导通，以便将忙信号线28上的电压上拉至电源电压VDD。阵列使能信号/AE是响应芯片使能信号/CE或刷新使能信号/RE而临时产生的脉冲信号。

当对一个组块BK开始常规存取操作或刷新操作时，将阵列使能信号/AE的脉冲施加到晶体管42的栅极。由此上拉忙信号线28的电压，以将忙信号/BUSY预充电至H电平。通过反相器44将忙信号/BUSY设为L电平，以指示正在操作该一个组块BK，由此禁止启动下一个常规存取操作或刷新操作。

在完成了对该所选组块的操作序列之后，并在从输出位线均衡信号BLEQ的时间起经过了预定时间之后，晶体管40导通。由此下拉忙信号线28的电压以使忙信号/BUSY返回到L电平。通过反相器44使忙信号/BUSY返回到H电平，以指示完成了对该组块BK的操作。由此取消对下一个操作的禁止。

如上所述，当没有组块BK被选择时，忙信号/BUSY保持在H电平，而当选择了一个组块BK时忙信号/BUSY被设为L电平。在完成对该所选组块BK的操作序列之前，忙信号/BUSY保持在L电平。将忙信号/BUSY从行解码器控制电路16提供至地址选择器18。也就是说，晶体管42依据存取指令或刷新指令对忙信号线28进行充电，并在完成了对相应的组块BK的存取操作或刷新操作时，对忙信号线28进行放电。忙信号线28、晶体管42和对应于16个组块BK而提供的16个晶体管40是用于响应存取指令或刷新指令来激活忙信号/BUSY以及在完成了对由组块使能电路20选择的组块BK的常规存取操作或刷新操作时使忙信号/BUSY无效的装置。

当忙信号BUSY是L电平时，没有组块BK被选择并且行解码器控制电路16因此被激活，以将行地址解码信号ADU和ADL提供给行解码器14。一旦选择了一个组块BK，忙信号BUSY就被激活到H电平，但是行地址解码信号ADU和ADL仍维持在相同的状态。不管行地址信号RA如何变化，在完成对前述组块BK的操作而使忙信号BUSY返回到L电平之前，行地址解码信号ADU和ADL都没有改变。

图6示出了地址选择器18的构造。参照图6，地址选择器18包括NAND(与非)电路46至49、反相器50和51、NOR(或非)电路52和D型锁存电路54。提供了各自包含N个电路的NAND电路46至48，以及N个D型锁存电路54。在此实施例中，由于行地址信号ERA、RRA和RA是12位的信号，所以N＝12。当芯片使能信号/CE是L电平时，12个NAND电路46输入12位的存取行地址信号ERA。当刷新使能信号/RE是L电平时，12个NAND电路47输入12位的刷新行地址信号RRA。12个NAND电路48输出所输入的12位存取行地址信号ERA或12位刷新行地址信号RRA。

当忙信号/BUSY是H电平时，NAND电路49用作反相器。因此，当芯片使能信号/CE或者刷新使能信号/RE变成L电平时，从NAND电路49提供给12个锁存电路54的锁存信号LT变成H电平。当锁存信号LT变成H电平时，12个锁存电路54接收并锁存从12个NAND电路48输出的12位存取行地址信号ERA或刷新行地址信号RRA，并输出被锁存的信号作为12位行地址信号RA。简言之，如果忙信号/BUSY是H电平，则地址选择器18在芯片使能信号/CE为L电平时选择存取行地址信号ERA，在刷新使能信号/RE为L电平时选择刷新行地址信号RRA。

另一方面，当忙信号/BUSY是L电平时，锁存信号LT被固定在H电平。只要忙信号/BUSY是L电平，即使在芯片使能信号/CE或者刷新使能信号/RE变成了L电平以及输入了下一个新的存取行地址信号ERA或刷新行地址信号RRA时，锁存电路54仍继续锁存旧的存取行地址信号ERA或刷新行地址信号RRA，而不接收下一个新的存取行地址信号ERA或刷新行地址信号RRA。换言之，在忙信号/BUSY是L电平时，地址选择器18的操作为：即使芯片使能信号/CE或者刷新使能信号/RE变成了L电平，地址选择器18也忽略随后提供的存取行地址信号ERA或刷新行地址信号RRA，继续输出上次选择的存取行地址信号ERA或刷新行地址信号RRA而不选择随后提供的信号。

参照图7，当芯片使能信号CE被激活时，启动对所选组块BK的存取操作，并将忙信号/BUSY激活到L电平。当完成了该存取操作时，忙信号/BUSY返回到H电平。另一方面，当刷新使能信号RE被激活时，启动对所选组块BK的刷新操作，并将忙信号/BUSY激活到L电平。当完成了刷新操作时，忙信号/BUSY返回到H电平。

如上所述，当忙信号/BUSY返回到H电平时，DRAM 10依据存取指令和刷新指令中先到的一个指令来确定随后将执行的操作。这样，外部施加的存取行地址信号ERA与内部产生的刷新行地址信号RRA彼此没有区别，并且在完成对先前组块BK的操作之前，依据新的行地址信号RA的操作被推迟。也就是说，DRAM 10优先执行依据在另一个指令之前到来的指令的操作，并在完成在先操作之前，推迟依据后续指令的操作。

在通过设定内部循环时间Tic长于外部循环时间Tec的一半来执行分布式刷新的情况下，存在刷新指令与存取指令竞争的趋势，并且在出现竞争时必须推迟刷新。因此，在此实施例中，最好是按照在最短的时间内通过所有256条字线WL连续地对每个组块BK进行集中式刷新的方式，以组块为单位来执行集中式刷新。

为了以64ms的间隔刷新每个存储单元MC，以4ms(＝64ms÷16)的间隔将集中式刷新开始信号提供给16个组块BK中的每一个组块，并且通过256条字线WL在每个组块BK中连续地执行集中式刷新。因此，在每个组块BK中，以4ms的周期执行256次刷新。实际上，即使在执行一次刷新所需的时间是50ns的情况下，集中式刷新所需的时间是12.8μs(＝256×50ns)，与4ms相比是极短的。因此，集中式刷新在4ms周期中最初很短的时间内被完成。当常规的存取指令在集中式刷新期间到来时，刷新被推迟。但是，在以组块为单位进行集中式刷新的情况下，刷新中的延迟在对每个组块BK的操作过程中被吸收，并且不会延续至任何其它的组块BK，如下面详细的说明。

图8示出了在存取指令A1和A2按最小外部循环时间Tec的每个周期连续到来的情况下的集中式刷新操作。图8(A)示出了如现有技术中的内部循环时间Tic为外部循环时间Tec的一半的情况，而图8(B)示出了内部循环时间Tic长于外部循环时间Tec的一半的情况。下面将针对如下情况进行说明：刷新指令R1在存取指令A1紧前到来，并且由此启动了刷新操作R1(用与对应的指令相同的参考符号来表示)，从而对常规存取操作A1的循环时间和存取时间而言，都导致最差的条件。

参照图8(A)，当刷新指令R1在存取指令A1紧前到来时，首先启动刷新操作R1。该刷新操作R1在经过内部循环时间Tic之后被完成。由于此刷新为集中式刷新，所以每在完成在先的常规存取操作或刷新操作后就发布刷新指令。因此当完成了刷新操作R1时，另一个刷新指令R2到来。但是此时，由于存取指令A1在刷新指令R2到来之前的时刻T0到来，所以依据该存取指令A1而启动常规存取操作A1。在经过内部循环时间Tic之后常规存取操作A1也被完成。重复此操作序列，按集中式刷新方式的刷新操作R1和R2以及常规存取操作A1和A2被交替执行。下面将更具体的说明此过程。

地址选择器18响应处于L电平的刷新使能信号/RE而锁存刷新行地址信号RRA，并将锁存的刷新行地址信号RRA提供给行解码器控制电路16。行解码器控制电路16将忙信号/BUSY激活至L电平，并响应刷新行地址信号RRA将行地址解码信号ADU和ADL提供给行解码器14。响应该行地址解码信号ADU而选择一个组块BK，并在组块BK中响应该行地址解码信号ADL而激活一条字线WL，以刷新连接到该字线WL的所有存储单元MC。

在此刷新操作R1期间，将芯片使能信号/CE激活至L电平，以将存取行地址信号ERA提供给地址选择器18。但是，由于忙信号/BUSY已经被激活，所以地址选择器18不锁存该存取行地址信号ERA，而继续锁存上次被锁存的刷新行地址信号RRA。

当在所选组块BK中完成了刷新操作R1时，使忙信号/BUSY被无效为H电平。由此，地址选择器18锁存已给出的存取行地址信号ERA，并将此信号提供给行解码器控制电路16。因此，在所选的组块BK中执行常规的存取操作A1。

在情况(A)下，由于内部循环时间Tic为外部循环时间Tec的一半，所以在外部循环时间Tec内完成每个常规存取操作。图中的箭头表示从输入的存取指令起到完成常规存取操作。如SRAM的情况一样，箭头所表示的存取时间在外部循环时间Tec以内。

在情况(B)下，虽然可以跳过刷新指令，但是每个存储单元MC在被刷新的同时按外部循环时间Tec的每个周期被存取。

将参照图9来说明在内部循环时间Tic被设置为长于外部循环时间Tec的一半的情况下内部循环时间Tic能够被延长的程度。

内部循环时间Tic相对于外部循环时间Tec的一半越长，插入刷新操作的频率就越小。因此，就需要用于在一定数量的常规存取操作之后允许可靠地插入至少一个刷新操作的条件。在用于第一个刷新操作的内部循环时间(1×Tic)之后插入N个常规存取操作。如果N个常规存取操作所需的时间(N×Tic)在N个外部循环时间构成的时间段(N×Tec)内，则刷新指令在第(N+1)个常规存取指令之前到来，以启动刷新操作。因此，下面的表达式(1)给出了刷新操作的插入条件：

Tic+N×Tic＜N×Tec    ...(1)

修改表达式(1)以获得下面的表达式(2)：

Tic＜N/(N+1)×Tec  ...(2)

表达式(2)示出了如果内部循环时间Tic在外部循环时间Tec的N/(N+1)倍之内，则在第(N+1)个常规存取操作之前插入刷新操作。例如，在N＝1的情况下，如果内部循环时间Tic短于外部循环时间Tec的一半，则每隔一个周期插入一次刷新操作，如图9(A)所示。

从表达式(2)明显可知，如果N被增加，则内部循环时间Tic变得更接近于外部循环时间Tec。也就是说，如果在刷新操作的插入频率相当小时也没有问题，则内部循环时间Tic可以被设置为基本上接近于外部循环时间Tec。

如果N是如图9(A)至9(E)所示的有穷数，则刷新指令被跳过N次。如果N是无穷数，则内部循环时间Tic与外部循环时间Tec相同，刷新指令被跳过无穷次，且没有刷新操作被插入，如图9(F)所示。即使刷新指令在第一存取指令紧前到来以插入刷新操作，存取指令也必须在完成在先的存取操作之前的一个循环到来，因此在第一存取操作之后不插入刷新操作。如果N不是无穷的并且内部循环时间Tic稍短于外部循环时间Tec，则必然插入刷新操作。

然后获得可毫无例外地插入刷新操作的上限值的设定。如果每个组块BK的字线数是Nwlb，则满足使通过以N×Tec乘以此数值而获得的值被设定为小于用保持时间Tr除以组块的数量Nb而获得的值即可。因此获得下面的表达式(3)。

N×Tec×Nwlb＜Tr/Nb    ...(3)

由于Nwlb×Nb是字线的总数Ntwl，所以获得使用此数值修改表达式(3)后的如下表达式(4)。

N＜Tr/(Tec×Ntwl)      ...(4)

如果保持时间是64ms的典型值、在此实施例中字线总数Ntwl为4K、以及外部循环时间是50ns，则N的上限值基本上是约为312的较大数值。

如果将N＝312代入表达式(2)，则即使内部循环时间Tic是49.85μs，与外部循环时间Tec之比为0.997(＝312/313)/1、即为外部循环时间Tec的99.7％，也必须在312个循环之后至少插入一次刷新操作，以便能够必然执行通过所有字线的刷新，同时按外部循环时间Tec连续插入常规存取操作。

但是，即使在N不是这么大的数值的情况下，内部循环时间Tic也基本上接近于外部循环时间Tec。例如，当N＝4时，内部循环时间Tic可被增加到外部循环时间Tec的4/5(80％)，也就是说，刷新操作以1比4个常规存取操作的比例被插入，如图9(D)所示。就插入刷新操作的频率而言，即使外部循环时间是50ns，执行256次集中式刷新所需的时间也为64μs(＝5×50ns×256)。在此情况下，通过第256条字线的刷新被最大地延迟。但是该刷新延迟仅为51.2μs(＝64μs-(50ns×256))。这个值仅为保持时间64ms的0.08％，能够被完全忽略。

由于刷新是以组块为单位、按集中式刷新而被执行的，所以刷新延迟当然能够在对该组块的操作过程中被吸收，并且不会延续至任何其它的组块，也不会被累积。51.2μs的延迟是通过所有字线的最大延迟。因此，依据本实施例，基本上不存在由刷新延迟导致的问题并且内部循环时间能被增加Tic，到接近于外部循环时间Tec。相反地，通过利用可按内部循环时间Tic工作的DRAM 10的几乎所有实际能力，能够实现高速化。因此，能够提供一种可在内部执行刷新的SRAM兼容型DRAM，并且能够实现接近于已有DRAM的外部循环时间的一半的外部循环时间Tec。

因此，就“循环时间”而言，可以说只要N是有穷数，即使在内部循环时间Tic长于外部循环时间Tec的一半时，也能够毫无问题地在外部循环时间Tec内执行常规存取操作和刷新操作。但是，就常规存取操作的“存取时间”而言，仍然存在问题。即，在SRAM的常规情况下，通常循环时间和存取时间彼此相等。因此，还期望在此DRAM 10中，数据读出在外部循环时间Tec内是有效的。但是，如图8(B)所示，在外部循环时间Tec内最先读出的数据(表示存取时间的箭头的尖端)不是有效的，并且存取时间Tac不满足常规的SRAM标准。从附图明显可见，为了使存取时间Tac满足该标准，必须将用于刷新操作的内部循环时间Tic与存取时间Tac之和设置在外部循环时间Tec以内。在上述实施例中，用于刷新操作的内部循环时间Tic与用于常规存取操作的内部循环时间Tic彼此相等。但是，在常规存取操作的情况下，尽管第一数据存取时间没有改变，作为出于某些原因、例如页或突发读出(burst readout)而导致没有立即启动预充电的结果，在某些DRAM中也可以增加循环时间。在这样的情况下，即使用于常规存取操作的内部循环时间Tic很长，也不必增加外部循环时间Tec和存取时间。

此外，如图8(B)所示，紧随在刷新操作之后的存取时间Tac与后续的常规存取操作之后的存取时间Tac彼此不同。因此，由于此问题而令用户难以使用该DRAM。此时，可以使用一种方法，如图10所示，此方法在标准中有意设置了存取等待时间Tlt，以便将用于刷新操作的内部循环时间Tic与用于常规存取操作的内部循环时间Tic之和设为明显的(apparent)存取时间，以延迟数据在连续的常规存取操作之后变为有效的时间。当然，存取时间Tac很长，但是能够缩短循环时间。此操作类似于Digest of Technical Papers(ISSC91，p.50，Feb.1991)中所公开的流水线突发式SRAM中的操作。

图10示出了当N＝5时的操作情况，即在情况(A)下，只有常规存取指令到来，使得有意将存取时间Tac描述为在规范方面增加的时间，并且其长于外部循环时间Tec；在情况(B)下，在常规存取指令按外部循环时间Tec到来时启动集中式刷新；以及在情况(C)下，只有刷新指令到来。在情况(A)和(B)下，与图9(E)中N＝5时所示的情况不同，存取时间Tac相对于存取指令的输入总是相同的。即使在存取时间Tac长于外部循环时间Tec时，也以与外部循环时间Tec相同的周期连续地使数据有效。如果以此方式持续地存取数据，则能够增加带宽。

已经针对本发明的实施例说明了本发明。但是，上述实施例仅作为本发明实施例的示例，本发明并不限于上述的实施例。在不脱离本发明主旨的情况下，能够通过适当地修改上述实施例来实施本发明。

本发明的半导体存储器件特别在低功耗应用中能够用作代替SRAM的DRAM。

Claims (10)

1.一种半导体存储器件，包括：

存储单元阵列，包括多条字线；

刷新装置，用于产生刷新请求并随之生成刷新地址；

地址选择装置，用于响应存取请求而选择存取地址，所述地址选择装置响应所述刷新请求而从所述多个刷新地址中选择刷新地址；

字线选择装置，用于响应由所述地址选择装置选择的地址而从所述多条字线中选择字线；和

选择停止装置，用于在所述存储单元阵列中正在进行存取或刷新的同时，停止由所述地址选择装置执行的地址选择。

2.如权利要求1所述的半导体存储器件，其中将所述存储单元阵列分成多个组块，所述半导体存储器件还包括用于响应由所述地址选择装置选择的地址而从所述多个组块中选择组块的组块选择装置，所述选择停止装置在对由所述组块选择装置选择的组块执行存取或刷新的同时停止所述地址选择装置执行地址选择。

3.如权利要求2所述的半导体存储器件，其中所述字线选择装置响应由所述地址选择装置选择的刷新地址而针对所述组块中的每一个连续地选择所有字线。

4.如权利要求2或3所述的半导体存储器件，其中所述选择停止装置包括：

忙信号发生装置，用于响应所述存取请求或刷新请求来激活忙信号，并在完成了对由所述组块选择装置选择的组块的存取或刷新之后使所述忙信号无效，

所述地址选择装置包括：

输入装置，用于响应所述存取请求而输入所述存取地址，以及响应所述刷新请求而输入所述刷新地址；和

锁存装置，用于在忙信号被无效之后接收并锁存所输入的地址。

5.如权利要求4所述的半导体存储器件，其中所述忙信号发生装置包括：

通过所述多个组块以共有方式被提供的忙信号线；

充电装置，用于响应所述刷新请求而对所述忙信号线进行充电；和

对应于所述多个组块中的每一个而提供的放电装置，所述放电装置在完成了对相应的组块的存取或刷新之后对所述忙信号线进行放电。

6.一种用于半导体存储器件的刷新方法，所述半导体存储器件具有包括多条字线的存储单元阵列，所述方法包括以下步骤：

产生刷新请求并随之生成刷新地址；

响应存取请求而选择存取地址，以及响应所述刷新请求而从所述多个刷新地址中选择刷新地址；

响应所选的地址而从多条字线中选择字线；以及

在存储单元阵列中执行了存取或刷新之后，停止选择所述存取地址和所述刷新地址。

7.如权利要求6所述的用于半导体存储器件的刷新方法，其中将所述存储单元阵列分成多个组块，所述刷新方法还包括响应所选的地址而从多个组块中选择组块的步骤，所述停止步骤还包括在对所选的组块执行了存取或刷新之后停止选择所述存取地址和所述刷新地址的步骤。

8.如权利要求7所述的用于半导体存储器件的刷新方法，其中所述选择步骤包括响应所述刷新地址而针对每一个组块连续地选择所有字线的步骤。

9.如权利要求7或8所述的用于半导体存储器件的刷新方法，其中所述停止步骤包括：

忙信号发生步骤，响应所述存取请求或刷新请求来激活忙信号，并在完成了对所选组块的存取或刷新之后使所述忙信号无效，

所述地址选择步骤包括如下步骤：

响应所述存取请求而输入所述存取地址；

响应所述刷新请求而输入所述刷新地址；和

在所述忙信号被无效之后接收并锁存所输入的地址。

10.如权利要求9所述的用于半导体存储器件的刷新方法，其中半导体存储器件还具有通过多个组块以共有方式被提供的忙信号线，所述忙信号发生步骤包括如下步骤：

响应所述存取请求或刷新请求而对所述忙信号线进行充电；和

在完成了对相应组块的存取或刷新之后，对所述忙信号线进行放电。

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