CN1448953A - 半导体存储器中的自动预充电控制电路及其方法 - Google Patents

半导体存储器中的自动预充电控制电路及其方法 Download PDF

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Abstract

一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以根据至少一个控制信号、包括时钟频率信息的至少一个控制信号、频率和/或等待时间信息、或从模式寄存器设置命令接收的等待时间信号而改变。包括：控制电路，用于接收写信号、时钟信号以及至少一个控制信号，控制信号包括时钟频率信息和等待时间信息中的至少一个，并输出至少一个通道信号；自动预充电脉冲信号驱动器，用于接收至少一个通道信号、写信号和使能信号，并产生指明自动预充电操作的起始点的自动预充电脉冲信号；以及自动预充电模式使能电路，用于接收时钟信号、自动预充电命令、有效信号、和自动预充电脉冲信号，并产生使能信号。

Description

半导体存储器中的自动预充电控制电路及其方法
相关申请交叉参考
此美国非临时申请要求在35 U.S.C§119之下，享受2002年4月1日提交的韩国专利申请第2002-17757号的优先权，作为参考，将其全部内容合并与此。
技术领域
本发明涉及一种半导体存储器件的自动预充电控制信号产生电路和方法，特别涉及一种调整写恢复时间的同步半导体存储器的自动预充电控制信号产生电路和方法。
背景技术
动态随机存取存储器(DRAM)中的预充电操作可以通过声明(assert)预充电命令，在有效数据库(active bank)或芯片上执行。可以在有效命令(activecommand)之后声明预充电命令。也可以通过自动预充电命令执行预充电操作。典型地，自动预充电命令可以与脉冲读取命令或脉冲写命令同时声明。这通常通过在ADDRESS(地址)10引脚或AP引脚上声明逻辑高位完成。在由提供了读/写命令的脉冲长度指示的量中写入数据之后，具有脉冲写操作的自动预充电用于在从最后数据输入的给定写恢复时间(tWR)之后自动执行预充电操作。
写恢复时间tWR可以定义为完成上一数据输入的写操作所需最小时钟周期数，并通过tWR除以时钟周期时间再上舍入次大(next highest)整数而计算。
图1是说明传统同步动态随机存取存储器(SDRAM)中的预充电操作的方框图。图1中，SDRAM器件100包括存储单元阵列110、字行驱动器(wordline driver)120、以及预充电控制电路130。存储单元阵列110接收字行(wordline)信号WL并输出数据DATA(数据)。字行驱动器120根据从ACTIVECOMMAND(有效命令)或PRECHARGE COMMAND(预充电命令)产生的有效信号ACTIVE(有效)输出字行信号WL。预充电控制电路130接收有效信号ACTIVE、从WRITE COMMAND(写命令)产生的写信号WRITE(写)、从AUTO-PRECHARGE COMMAND(自动预充电命令)产生的自动预充电信号AUTO_PRC以及时钟信号CLOCK(时钟)。
有效信号ACTIVE根据ACTIVE COMMAND或PRECHARGECOMMAND产生。有效信号ACTIVE还由预充电控制电路130产生。使用时钟信号CLOCK作为所有SDRAM操作的参考。所有操作可以与时钟信号CLOCK的正边界(positive edge)同步。
图2是说明图1中的传统SDRAM的操作的时序图。在时钟周期C1，提供了ACTIVE COMMAND，由此，随着存储单元阵列选择操作开始指定信号，指定有效信号ACTIVE的内部操作激活变成(render)有效。响应有效信号ACTIVE，设置用作行相关电路的字行驱动器电路120，以激活字行信号WL。
在时钟周期C3，连同第一个数据输入DATA1，施加写命令WRITE。图2说明在用于设置命令时序的模式寄存器中编程并确定的脉冲时间(burstlength)为四BL4的情况。在连续的时钟周期，使用脉冲写操作将数据写到相邻的内部列地址中的SDRAM，而所述相邻内部列地址取决于脉冲时间和脉冲顺序，从内部列地址发生器产生。通过以有效外部列地址声明写命令，启动脉冲写操作。在与脉冲写命令相同的时钟周期内为最初的列地址提供数据输入。在脉冲时间的末尾取消对内部列地址发生器的选定，即使没有完成内部写。响应这个写命令，激活写操作指定信号WRITE，并将其驱动到有效状态的高电平。在具有预定脉冲时间的写命令之后，将写信号WRITE驱动到非有效(inactive)状态的低电平。在禁止有效信号ACTIVE的情况下，也禁止字行信号WL，这样在存储单元阵列110上不执行写操作。
在时钟周期C7，施加预充电命令PRECHARGE COMMAND。将有效信号ACTIVE驱动到非有效状态的低电平，然后将字行信号WL驱动到非有效状态的低电平。从最后一个数据输入DATA4的时钟周期C6到预充电命令PRECHARGE COMMAND的时钟周期C7的时间被称为写恢复时间(tWR)。将数据DATA1至DATA3写入存储单元阵列部件110。然而，在关闭字行信号WL之前写入最后的数据DATA4花费固定的写时间。通常该写入时间包括传过数据输入缓冲器(未示出)、传过具有电阻和/或电容负载的数据线和比特线(未示出)的时间。假设结束写最后的数据DATA4最少花费10纳秒。
图3A是说明图1的方框图中的传统预充电操作的第二个时序图。图3A说明时钟周期时间(clock cycle period，或tCC)小于10ns的高频操作情况。最小写时间10ns比时钟周期时间长，所以应该确定tWR为两个时钟周期时间。
图3B是说明图1的方框图中的传统预充电操作的第三个时序图。图3B说明时钟周期时间(tCC)大于10ns的低频操作情况。最小写时间10ns比时钟周期时间短，所以应该确定tWR为一个时钟周期时间。如图3B所示，时钟周期C7是冗余的，这降低了SDRAM的性能。
图3C是说明图1的方框图中的传统自动预充电操作的第四个时序图。在时钟周期C3，连同预充电命令PRECHARGE COMMAND一起施加写命令WRITE COMMAND。自动预充电操作开始于时钟周期C8。图3C说明时钟周期时间(tCC)小于10ns的高频操作情况。最小写时间10ns比时钟周期时间长，所以应该确定tWR为两个时钟周期时间。
图3D是说明图1的方框图中的传统自动预充电操作的第五个时序图。图3D说明时钟周期时间(tCC)大于10ns的低频操作情况。最小写时间10ns比时钟周期时间短，所以应该确定tWR为一个时钟周期时间。如图3D所示，时钟周期C7是冗余的，这降低了SDRAM的性能。
美国专利第6,343,040、6,215,711、5,748,560、以及Re36,532中公开了使用其它传统预充电操作的SDRAM。
发明内容
在一个示范实施例中，本发明表现为一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以改变。
在另一个示范实施例中，本发明表现为一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以响应于至少一个控制信号而改变。
在另一个示范实施例中，本发明表现为一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以依照频率和/或等待时间信息而改变。
在另一个示范实施例中，本发明表现为一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以响应于包括时钟频率信息的至少一个控制信号而改变。
在另一个示范实施例中，本发明表现为一种半导体存储器中的自动预充电控制电路及其方法，其中自动预充电起始点可以根据从模式寄存器设置(MRS)命令接收的等待时间信号而改变。
在另一个示范实施例中，本发明表现为一种自动预充电控制电路，包括：控制电路，用于接收写信号、时钟信号以及至少一个控制信号，所述控制信号包括时钟频率信息和等待时间信息中的至少一个，并输出至少一个通道信号；自动预充电脉冲信号驱动器，用于接收至少一个通道信号、所述写信号、以及使能信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点；以及自动预充电模式使能电路，用于接收所述时钟信号、自动预充电命令、有效信号、以及所述自动预充电脉冲信号，并产生使能信号。
在另一个示范实施例中，本发明表现为一种执行自动预充电操作的方法，包括：自动预充电控制步骤，用于接收写信号、时钟信号以及至少一个控制信号，所述控制信号包括时钟频率信息和等待时间信息中的至少一个，并输出至少一个通道信号；自动预充电脉冲信号驱动步骤，用于接收至少一个通道信号、所述写信号、以及使能信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点；以及自动预充电模式使能步骤，用于接收所述时钟信号、自动预充电命令、有效信号、以及所述自动预充电脉冲信号，并产生使能信号。
附图说明
图1是说明传统同步动态随机存取存储器(SDRAM)中的预充电操作的方框图。
图2是说明图1中的传统SDRAM的操作的时序图。
图3A是说明图1的方框图中的传统预充电操作在高频时的第二个时序图。
图3B是说明图1的方框图中的传统预充电操作在低频时的第三个时序图。
图3C是说明图1的方框图中的传统自动预充电操作在高频时的第四个时序图。
图3D是说明图1的方框图中的传统自动预充电操作在低频时的第五个时序图。
图4是说明本发明的示范实施例中的SDRAM的方框图。
图5A是说明本发明的示范实施例中图4的方框图中的自动预充电操作的时序图。
图5B是说明本发明的示范实施例中，在低频情况下，图4的方框图中的自动预充电操作的时序图。
图6是说明本发明的示范实施例中图4的自动预充电控制电路的电路图。
图7是说明本发明的另一个示范实施例中的自动预充电操作的时序图。
图8是说明本发明的另一个示范实施例中图4的自动预充电控制电路的电路图。
图9说明本发明的示范实施例中的延迟单元的电路图。
图10是说明本发明的示范实施例中，图6和图8的自动预充电控制电路的第一通道和第二通道的变更的电路图。
具体实施方式
下文中将参考附图描述本发明的示范实施例。需要注意的是，本发明可以用许多不同的形式具体化。
在本发明的示范实施例中，自动预充电起始点可以依照频率和/或等待时间(latency)变化。
图4是说明本发明的示范实施例中的SDRAM 400的方框图。SDRAM400包括存储单元阵列部件110、字行驱动器120、以及自动预充电控制电路430。SDRAM能够接收命令，该命令可以是外部提供的。这些命令可以包括ACTIVE COMMAND、PRECHARGE COMMAND、WRITECOMMAND、AUTO-PRECHARGE COMMAND、CLOCK COMMAND(时钟命令)、MODE REGISTER SETTING(MRS)COMMAND(模式寄存器设置命令)。
SDRAM 400可以从这些命令产生一个或多个信号，将其提供给SDRAM400的一个或多个元件。例如，响应于ACTIVE COMMAND和/或PRECHARGE COMMAND，SDRAM 400可以产生ACTIVE信号，并将该ACTIVE信号提供给字行驱动器120和/或自动预充电控制电路430。响应于WRITE COMMAND，SDRAM 400还可以产生WRITE信号，并将该WRITE信号提供给自动预充电控制电路430。响应于AUTO-PRECHARGECOMMAND，SDRAM 400还可以产生AUTO PRC信号，并将该AUTO PRC信号提供给自动预充电控制电路430。响应于MRS COMMAND，SDRAM 400还可以产生LATENCY(等待时间)信号，并将该LATENCY信号提供给自动预充电控制电路430。
字行驱动器120可以产生字行(WL)信号，并将该WL信号提供给存储单元阵列部件110。存储单元阵列部件110读入DATA且写出DATA。
等待时间信号LATENCY可以包含诸如DRAM或SDRAM的半导体存储器的操作频率的信息，该操作频率的信息通常由列地址选通(CAS，column-address-strobe)等待时间(CL)信息确立。表1说明CL、频率、以及写恢复时间(tWR)之间的示范关系。
表1
 CL     最高时钟频率   tWR(基于时钟周期数)
 1     40MHz     1
 2     100MHz     1
 3     133MHz     2
关于自动预充电操作，在本发明的示范实施例中，自动预充电起始点可以根据从MRS COMMOND接收的等待时间信号LATENCY而变化。示范实施例的自动与充电控制电路430响应等待时间信号LATENCY，该等待时间信号LATENCY可以在高时钟频率确定为第一逻辑电平，而在低时钟频率确定为第二逻辑电平。例如，如图5A所示，当CL是2时，自动预充电起始点是最后一个数据输入DATA4之后的再下一个时钟周期。如图5B所示，当CL是3时，自动预充电起始点是最后一个数据输入DATA4之后的第二个时钟周期。
图6是更详细地说明图4的预充电控制电路430的示范电路图。图6的电路图是实现本发明的各个实施例的自动预充电功能的示范电路。如图6的示范实施例所示，自动预充电控制电路430包括：第一电路通道510、第二电路通道520、自动预充电操作选择器530、自动预充电使能(enabling)电路540、自动预充电脉冲(AP)信号产生器550、以及反馈信号产生器560。
如图4和图6所示，写信号WRITE、自动预充电信号AUTO_PRC、等待时间信号LATENCY、有效信号ACTIVE、时钟信号CLOCK都输入到自动预充电控制电路430。又如图6所示，第一通道510包括：反相器502，用于接收并反转写信号WRITE；开关506，由时钟信号CLOCK触发；以及锁存电路508，其用作寄存器，并响应于时钟信号CLOCK，产生输出信号P1。开关506由时钟信号CLOCK的下降沿触发。
第二通道520包括：第一通道；两个反相器512、519；开关514，其由时钟信号CLOCK触发；锁存电路516，其用作寄存器；以及NAND(与非)门518，用于接收等待时间信号LATENCY和来自锁存电路516的锁存信号。第二通道520响应于时钟信号CLOCK，产生输出信号P2。开关514由时钟信号CLOCK的前沿(leading edge)触发。
自动预充电操作根据tWR将相应于脉冲时间的写信号WRITE延迟固定数目的时钟周期，并通过合并来自第一通道510和/或第二通道520的已延迟信号与写信号WRITE，产生自动预充电控制信号AP。
自动预充电脉冲信号(AP)产生器550包括：NOR(或非)门552，其接收来自第一通道510和/或第二通道520的已延迟信号，以及写信号WRITE；NAND门554，其接收NOR门552的输出和来自AUTO_PRC使能电路540的使能信号EN；以及反相器556，其反转NOR门552的输出，以产生自动预充电脉冲(AP)信号。
自动预充电操作选择器530包括：反相器532，用于产生已转换写信号WRITE；以及开关538，其由从NOR 534产生的和信号(summing signal)触发。NOR门534接收已反转写信号WRITE、时钟信号CLOCK以及来自AUTO_PRC使能电路540的输入信号。如果NOR门534的所有输入信号都是低电平，那么开关538开启，并将AUTO_PRC信号传递给AUTO_PRC使能电路540的反转锁存电路542。
自动预充电使能电路540包括：锁存电路546，用于锁存有效信号ACTIVE，并产生输出信号/ACTIVE；NMOS晶体管548，其栅极端子(gateterminal)连接到锁存电路546的输出信号/ACTIVE，并耦合到地电压，VSS；以及第二锁存电路542，用于锁存经开关538传递的自动预充电信号AUTO_PRC，并经反相器544产生使能信号EN。
反馈信号发生器560包括：NMOS晶体管562，其栅极端子连接到从自动预充电脉冲信号发生器550产生的AP信号，并耦合到地电压，VSS。当AP信号为高电平时，开启NMOS晶体管562，而有效信号ACTIVE变为低电平。
图5A是展示根据本发明示范实施例中自动预充电方法的操作的时序图，其在下述条件下操作：时钟频率高于100MHz，脉冲时间为4，而CL是3。在开机序列(power-up sequence)的时钟周期C1期间，向DRAM 400施加MRS COMMAND，并确定DRAM 400在CL为3的模式下操作，如图5A所示。
模式寄存器(未示出)可以存储用于控制DRAM 400的各种操作模式的数据。模式寄存器对CL、脉冲类型、脉冲时间、测试模式以及各种销售商特定选项编程，以使DRAM 400可用于多种不同应用。典型地，不限定模式寄存器的缺省值，所以在开机操作DRAM 400之后写模式寄存器。典型地，需要两个时钟周期以完成模式寄存器中的写操作。只要所有存储单元(bank)都处于空闲状态，就可以在操作期间使用同样的命令和时钟周期要求改变模式寄存器内容。可以在接通电源之后、正常操作之前对模式寄存器编程。此外，模式寄存器也可以在正常操作期间改变。
图5A显示等待时间信号LATENCY为高电平的情况。例如，当频率大于100MHz(tCC小于10ns)时，等待时间信号LATENCY为高电平。在操作模式期间的时钟周期C3，施加ACTIVE命令，而ACTIVE命令产生ACTIVE信号，然后使能WL信号在高电平(有效状态)。在时钟周期C5，即ACTIVE命令之后两个时钟周期，连同自动预充电命令AUTO-PRECHARGE(自动预充电)一起施加写命令WRITE。然后将WRITE信号激活到高电平。在脉冲数据输入DATA1至DATA4之后，写信号WRITE变为低电平(非有效状态)。
根据WRITE信号的低电平的下一时钟上升沿(rising edge)，AP信号进入高电平。AP信号开启NMOS晶体管562，然后ACTIVE信号进入低电平。锁存电路546的输出进入高电平，然后开启NMOS晶体管548。锁存电路542的输入变为低电平，然后EN信号进入低电平。然后AP信号也进入低电平。如图5A所示，AP信号是脉冲信号(单稳多谐振荡器(monostable multiMbrator)输出)。然后响应于也进入低电平的ACTIVE信号，字行信号WL进入低电平。如图5A所示，自动预充电的起始点是时钟周期C10，即最后一个数据输入DATA4之后的再下一个时钟周期。自动预充电操作还进行在DRAM 400内部使已使能的字行变得非有效的处理。
图5B展示等待时间信号LATENCY为低电平时的情况。例如，当频率小于100MHz(tCC大于10ns)时，等待时间信号LATENCY为低电平。图5B中的时序图说明本发明示范实施例的自动预充电操作，其在下述条件下操作：时钟频率低于100MHz，脉冲时间为4，而CL是1或2。图5B的大多数操作与图5A的操作相同。在这种情况下，因为CL是1或2，所以将来自MRS COMMAND的等待时间信号设置为低电平。因为时钟周期比写时间10ns长，所以可以将tWR设置为一个时钟周期。因此，图5B与图5A的不同之处在于自动预充电操作的起始点；图5B中是时钟周期C9，相对地，在图5A中是时钟周期C10。在图5B所说明的情况下，作为LATENCY信号为低电平的结果，将P2设置为低电平。因此，如果响应于CLOCK，P1为低电平，那么使能AP信号在高电平，如图5B所示。
将本发明的图5A和5B与传统处理的图3A-3C作比较，通过本发明各种实施例实现的改进是清楚的。在高频模式中，本发明各种实施例的操作本质上与传统处理的操作相同；其都在第一个可用周期开始自动预充电操作。然而，在低频模式中，可以看到其差异。
比较图5B与图3B和3D，图3B和3D中浪费了时钟周期7，从而降低了DRAM的效率。相反地，在图5B的低频环境下，没有浪费时钟周期9，从而改善了SDRAM 400的效率。这一结果部分地通过提供自动预充电控制电路实现，该自动预充电控制电路根据存储器件的频率和/或等待时间，改变存储器件的存储器写恢复时间。通过，例如，根据存储器件的频率和/或等待时间，改变存储器件的存储器写恢复时间，从而改变自动预充电操作的起始点，改进了存储器件的整体效率。
图8是更详细地说明图4的自动预充电电路430的示范电路图。图8的示范实施例与图6的示范实施例相似，其中相同的标号代表相同的元件，并省略对其的描述。
图8的示范实施例与图6的示范实施例之间的不同之处在于第二通道520的电路。添加了一个或多个延迟单元716，而移除了图6中的反相器512、519。图9展示了延迟单元716的示范电路图，其包括反相器802、808、电阻器804以及电容器806。
图7是显示根据本发明另一个示范实施例中的自动预充电方法的操作的时序图，其在下述条件下操作：时钟频率高于100MHz，脉冲时间为4，而CL是3。如图7所示，延迟单元716的延迟时间为Δt。添加该Δt进一步确保最后一个数据输入DATA4的写操作正确执行。在CL为3的高频操作期间，可以为最后一个数据输入DATA4的写操作添加最小延迟时间。
如上所述，结合图5-6所示的实施例，通过使用本发明的一个或多个示范实施例，可以确定写恢复时间tWR为跨过感兴趣的整个频率范围的时钟周期(例如，表1所示的频率范围)。
图10是说明图6和8的自动预充电控制电路430的第一通道510和第二通道520的变更的另一个示范电路图。尽管如从图6和8中所见，通道数和NOR门552的通道输入数为二，然而这些示范实施例中的通道数并不限于二，可以是任意数目。
图10说明图6和8的自动预充电控制电路430的第一通道510和第二通道520的修改，其接收多个LATENCY信号输入，并根据所选LATENCY，产生单个输出MP。如图10所示，等待时间越长，频率越高。
接收N个(N是大于1的整数)LATENCY信号的通道电路1000包括级联的N个电路1010、1020、1030、1040。在图10的示范实施例中，对于通道电路1000，N＝4。
将从等待时间信号LATENCY1到等待时间信号LATENCY4中的一个设置为高电平，而其它为低电平，相应于此，多个时钟频率条件中的一个当前正在SDRAM 400中使用。
如上所述，通道电路1000接收WRITE信号、CLOCK信号、以及等待时间信号LATENCY1-LATENCY4。通道电路1000包括：两个反相器1002和1004，分别用于反转WRITE信号和CLOCK信号；以及串联四个级联电路1010、10200、1030、以及1040。第四级电路1010包括NAND门1012，用于接收已反转的WRITE信号和LATENCY4信号，并将已作NAND操作的输出传递给反相器1014。通过开关1016，将反相器1014的输出传递给锁存电路1018。开关1016由反时钟信号/CLOCK的下降沿触发。将锁存电路1018的输出作为输出信号PL1传递给第三级电路1020的NAND门1024。锁存电路1018由时钟信号CLOCK的上升沿触发。
第三级电路1020的NAND门1024接收NAND门1022的输出，其中NAND门1022对/WRITE信号和LATENCY3信号执行NAND操作。第三级电路1020的其它元件与上述第四级电路1010的相同。
第三级电路1020将输出信号PL2输出到第二级电路1030，同样，第二级电路1030接收/WRITE信号和LATENCY2的NAND结果。
第二级电路1030将输出信号PL3输出到第一级电路1040，同样，第一级电路1040接收/WRITE信号和LATENCY1的NAND结果。将输出信号MP从第一级电路1040输出。输出信号MP指示DRAM 400当前所使用的操作的频率、相应于该频率的LATENCY，并输入到图6或8的NOR门552，以便对于当前操作频率确定适当的周期来起始自动预充电操作。
参考图10，在操作中，当LATENCY1为高电平而LATENCY2-LATENCY4为低电平时，WRITE信号的下降经开关1046传送到输出信号MP。
相似地，当LATENCY2为高电平而LATENCY1和LATENCY3-LATENCY4为低电平时，WRITE信号的下降经开关1036、1039、以及1046传送到输出信号MP。换句话说，在LATENCY2的情况下，将WRITE信号延迟并传送两个时钟周期。
相似地，当LATENCY3为高电平而LATENCY1-LATENCY2和LATENCY4为低电平时，WRITE信号的下降经开关1026、1029、1036、1039、以及1046传送到输出信号MP。换句话说，在LATENCY3的情况下，将WRITE信号延迟并传送三个时钟周期。
相似地，当LATENCY4为高电平而LATENCY1-LATENCY3为低电平时，WRITE信号的下降经开关1016、1019、1026、1029、1036、1039、以及1046传送到输出信号MP。换句话说，在LATENCY4的情况下，将WRITE信号延迟并传送四个时钟周期。
如上所述，对于给定的存储器件，写时间固定。然而，如上文结合本发明各种实施例的描述，外部输入时钟周期时间可以是可变的，而对于给定频率或频率范围，写恢复时间tWR和/或时钟周期数可以适当调整。
进一步说，如上所述，依照本发明的各种实施例，甚至当以高频操作存储器件时，也可以正确地获得数据写时间，从而精确地写数据。
进一步说，如上所述，依照本发明的各种实施例，当以低频操作存储器件时，可以将写恢复时间tWR设置为一个时钟周期，从而改善了半导体存储器件的性能。
需要进一步注意的是，上述多个实施例可以几种方式修改或扩展。例如，SDRAM 400可以是另一种类型的DRAM或其它半导体存储器件。
需要进一步注意的是，尽管将各种实施例应用到了自动预充电操作中，也可以将其应用于诸如图2、3A以及3B所示的预充电操作中。
需要进一步注意的是，尽管上述多个实施例中的多个信号具有特定的诸如高和低的电平，本领域普通技术人员应该明白，这些电平可以容易地翻转。
需要进一步注意的是，图6和8所说明的示范实施例是示范性的，其可以以多种方式改变。例如，在图6或8所说明的示范实施例中可以使用二以外其它数目个通道。相似地，对于图10所说明的示范实施例，可以使用不同数目个等待时间信号和不同数目个电路。
尽管已经参考示范实施例描述了本发明，但是本领域普通技术人员应该明白，在不脱离本发明的精神和范围的情况下，可以对所述实施例作各种修改。

Claims (46)

1.一种自动预充电控制电路，用于响应于包括时钟频率信息的至少一个控制信号，改变半导体器件的写恢复时间。
2.如权利要求1所述的自动预充电控制电路，所述自动预充电控制电路接收时钟信号、写信号、自动预充电命令、有效信号、以及至少一个控制信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点。
3.如权利要求2所述的自动预充电控制电路，所述自动预充电控制电路包括控制电路，用于接收写信号和控制信号，并依照包括时钟频率信息的至少一个控制信号，选择自动预充电操作的起始点。
4.如权利要求2所述的自动预充电控制电路，包括自动预充电使能电路，用于接收自动预充电脉冲信号，并禁止有效信号，从而开始所述自动预充电操作。
5.如权利要求2所述的自动预充电控制电路，其中所述至少一个控制信号从外部提供的模式寄存器设置(MRS)命令产生。
6.如权利要求5所述的自动预充电控制电路，其中MRS命令还包括模式信息、脉冲类型信息、以及脉冲时间信息中的至少一个。
7.一种自动预充电控制电路，用于响应于至少一个控制信号，改变半导体器件的写恢复时间。
8.一种自动预充电控制电路，用于响应于至少一个控制信号，改变半导体器件的写恢复时间的时钟周期数。
9.如权利要求7所述的自动预充电控制电路，所述至少一个控制信号包括等待时间信息。
10.如权利要求9所述的自动预充电控制电路，其中所述写恢复时间与等待时间信息成比例。
11.如权利要求9所述的自动预充电控制电路，所述自动预充电控制电路接收时钟信号、写信号、自动预充电命令、有效信号、以及所述至少一个控制信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点。
12.如权利要求9所述的自动预充电控制电路，所述自动预充电控制电路包括控制电路，用于接收写信号和控制信号，并依照包括等待时间信息的至少一个控制信号，选择自动预充电操作的起始点。
13.如权利要求9所述的自动预充电控制电路，所述自动预充电控制电路包括自动预充电使能电路，用于接收自动预充电脉冲信号，并禁止有效信号，从而开始所述自动预充电操作。
14.如权利要求9所述的自动预充电控制电路，其中等待时间信息是CAS等待时间信息。
15.如权利要求9所述的自动预充电控制电路，其中所述至少一个控制信号由外部提供的模式寄存器设置(MRS)命令产生。
16.如权利要求15所述的自动预充电控制电路，其中MRS命令还包括模式信息、脉冲类型信息、以及脉冲时间信息中的至少一个。
17.一种自动预充电控制电路，包括：
控制电路，用于接收写信号、时钟信号以及至少一个控制信号，所述控制信号包括时钟频率信息和等待时间信息中的至少一个，并输出至少一个通道信号；
自动预充电脉冲信号驱动器，用于接收至少一个通道信号、写信号、以及使能信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点；以及
自动预充电模式使能电路，用于接收时钟信号、自动预充电命令、有效信号、以及所述自动预充电脉冲信号，并产生使能信号。
18.如权利要求17所述的自动预充电控制电路，所述自动预充电模式使能电路还包括：
反馈信号发生器，用于接收所述自动预充电脉冲信号，并输出反馈信号以禁止所述有效信号，从而开始所述自动预充电操作；
自动预充电操作选择器，用于响应于所述时钟信号、所述写信号、所述有效信号，转发所述自动预充电命令；
所述自动预充电使能电路，用于接收有效信号和自动预充电命令，并将所述使能信号转发到所述自动预充电脉冲信号驱动器。
19.如权利要求17所述的自动预充电控制电路，所述控制电路包括：
第一通道，包括用于接收写信号并由时钟信号触发的第一开关、以及用于产生第一通道信号的第一锁存电路；以及
第二通道，包括所述第一通道的所述第一开关和所述第一锁存电路，并且还包括由时钟信号触发的第二开关、输出锁存信号的第二锁存电路、以及用于接收所述锁存信号和所述至少一个控制信号并产生第二通道信号的逻辑电路。
20.如权利要求17所述的自动预充电控制电路，所述控制电路包括：
至少一个第一通道，包括由时钟信号触发的开关、以及用于产生第一通道信号的锁存电路；以及
第二通道，包括所述第一通道的所述开关、以及所述锁存电路，并且还包括用于接收来自所述锁存电路的信号和所述至少一个控制信号的逻辑电路、以及用于延迟第一通道信号并产生第二通道信号的延迟电路。
21.如权利要求20所述的自动预充电控制电路，所述延迟电路还包括反相器、电阻器、以及电容器，用于输出第二通道信号。
22.如权利要求17所述的自动预充电控制电路，所述控制电路包括：
串联级联电路，每级电路接收所述写信号、所述时钟信号以及至少一个控制信号，并根据所述至少一个控制信号将写信号延迟不同的量，并输出至少一个通道信号。
23.如权利要求22所述的自动预充电控制电路，所述级联电路的第一级电路包括NAND门、反相器、开关、锁存电路、以及用于产生并向后继电路输出通道信号的开关；
所述级联电路的后继电路包括NAND门、NAND门、开关、锁存电路、以及开关，并向后继电路输出通道信号；以及
所述级联电路的最后一级电路包括NAND门、NAND门、开关、以及锁存电路。
24.一种执行自动预充电操作的方法，包括响应于包括时钟频率信息的至少一个控制信号，改变半导体器件的写恢复时间。
25.如权利要求24所述的方法，所述方法还包括接收时钟信号、写信号、自动预充电命令、有效信号、以及至少一个控制信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点。
26.如权利要求24所述的方法，所述方法还包括接收写信号和控制信号，并依照包括时钟频率信息的至少一个控制信号，选择自动预充电操作的起始点。
27.如权利要求24所述的方法，所述方法还包括接收自动预充电脉冲信号，并禁止有效信号，从而开始所述自动预充电操作。
28.如权利要求24所述的方法，其中所述至少一个控制信号从外部提供的模式寄存器设置(MRS)命令产生。
29.如权利要求28所述的方法，其中MRS命令还包括模式信息、脉冲类型信息、以及脉冲时间信息中的至少一个。
30.一种执行自动预充电操作的方法，包括响应于至少一个控制信号，改变半导体器件的写恢复时间。
31.一种执行自动预充电操作的方法，包括响应于至少一个控制信号，改变半导体器件的写恢复时间的时钟周期数。
32.如权利要求30所述的方法，其中所述至少一个控制信号包括等待时间信息。
33.如权利要求32所述的方法，其中所述写恢复时间与等待时间信息成比例。
34.如权利要求32所述的方法，所述方法还包括接收时钟信号、写信号、自动预充电命令、有效信号、以及所述至少一个控制信号，并产生自动预充电脉冲信号，该自动预充电脉冲信号指明自动预充电操作的起始点。
35.如权利要求32所述的方法，所述方法还包括接收写信号和控制信号，并依照包括等待时间信息的至少一个控制信号，选择自动预充电操作的起始点。
36.如权利要求32所述的方法，所述方法还包括接收自动预充电脉冲信号，并禁止有效信号，从而开始所述自动预充电操作。
37.如权利要求32所述的方法，其中等待时间信息是CAS等待时间信息。
38.如权利要求32所述的方法，其中所述至少一个控制信号由外部提供的模式寄存器设置(MRS)命令产生。
39.如权利要求38所述的方法，其中MRS命令还包括模式信息、脉冲类型信息、以及脉冲时间信息中的至少一个。
40.一种执行自动预充电操作的方法，包括：
自动预充电控制步骤，用于接收写信号、时钟信号以及至少一个控制信号，所述控制信号包括时钟频率信息和等待时间信息中的至少一个，并输出至少一个通道信号；
自动预充电脉冲信号驱动步骤，用于接收至少一个通道信号、写信号、以及使能信号，并产生自动预充电脉冲信号，所述自动预充电脉冲信号指明自动预充电操作的起始点；以及
自动预充电模式使能步骤，用于接收时钟信号、自动预充电命令、有效信号、以及所述自动预充电脉冲信号，并产生使能信号。
41.如权利要求40所述的方法，所述自动预充电模式使能步骤还包括：
反馈信号产生子步骤，用于接收所述自动预充电脉冲信号，并输出反馈信号以禁止所述有效信号，从而开始所述自动预充电操作；
自动预充电操作选择子步骤，用于响应所述时钟信号、所述写信号、和所述有效信号，转发所述自动预充电命令；
自动预充电使能子步骤，用于接收有效信号和自动预充电命令，并将所述使能信号转发到所述自动预充电脉冲信号驱动步骤。
42.如权利要求40所述的方法，所述自动预充电控制步骤包括：
由时钟信号触发，通过经第一开关和第一锁存电路，接收并处理写信号，产生第一通道信号；以及
由时钟信号触发，通过经第一开关、第一锁存电路、第二开关、第二锁存电路和逻辑电路接收并处理写信号，产生第二通道信号。
43.如权利要求40所述的方法，所述自动预充电控制步骤包括：
由时钟信号触发，通过经开关和锁存电路接收并处理写信号，产生第一通道信号；以及
由时钟信号触发，通过经开关、锁存电路、用于接收来自所述锁存电路的信号和所述至少一个控制信号的逻辑电路、以及用于延迟第一通道信号并产生第二通道信号的延迟单元接收并处理写信号，产生第二通道信号。
44.如权利要求43所述的方法，所述延迟电路包括反相器、电阻器、以及电容器，用于输出第二通道信号。
45.如权利要求40所述的方法，所述自动预充电控制步骤包括：
在串联级联电路的每一级中，接收所述写信号、所述时钟信号以及至少一个控制信号，并根据所述至少一个控制信号将串联级联电路的每一级中的写信号延迟不同的量，并输出至少一个通道信号。
46.如权利要求45所述的方法，所述级联电路的第一级电路包括NAND门、反相器、开关、锁存电路、以及用于产生并向后继电路输出通道信号的开关；所述级联电路的后继电路包括NAND门、NAND门、开关、锁存电路、以及开关，并向后继电路输出通道信号；以及
所述级联电路的最后一级电路包括NAND门、NAND门、开关、以及锁存电路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103514942A (zh) * 2012-06-15 2014-01-15 晶豪科技股份有限公司 用以控制随机存取存储器元件中的漏电流的电路和方法
CN103680594A (zh) * 2012-08-29 2014-03-26 三星电子株式会社 降低写失败的存储器件、包括该存储器件的系统及其方法
CN103700393A (zh) * 2012-09-28 2014-04-02 国际商业机器公司 用于dram的中间电路和方法
CN103824589A (zh) * 2014-03-03 2014-05-28 西安华芯半导体有限公司 一种同步存储器
CN106856097A (zh) * 2015-12-09 2017-06-16 爱思开海力士有限公司 半导体器件和包括它的半导体系统
CN110675904A (zh) * 2018-07-03 2020-01-10 三星电子株式会社 存储器设备及其操作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487522B1 (ko) * 2002-04-01 2005-05-03 삼성전자주식회사 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법
US7068564B2 (en) 2003-06-29 2006-06-27 International Business Machines Corporation Timer lockout circuit for synchronous applications
US7072234B1 (en) * 2005-02-02 2006-07-04 Infineon Technologies Ag Method and device for varying an active duty cycle of a wordline
KR100593149B1 (ko) 2005-05-12 2006-06-28 주식회사 하이닉스반도체 안정적인 오토 프리차지 신호를 발생하는 반도체 메모리장치의 클럭 동기형 오토 프리차지 제어 회로
DE102005031643B4 (de) * 2005-07-06 2007-06-14 Infineon Technologies Ag DRAM-Speicher
KR100699406B1 (ko) * 2006-01-23 2007-03-23 삼성전자주식회사 기입 회복 시간 제어회로 및 그 제어방법
KR100834395B1 (ko) * 2006-08-31 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치
KR100875671B1 (ko) * 2006-09-27 2008-12-26 주식회사 하이닉스반도체 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100892670B1 (ko) * 2007-09-05 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로
KR100999876B1 (ko) 2008-12-05 2010-12-09 주식회사 하이닉스반도체 오토프리차지신호 생성회로
CN101986502A (zh) * 2009-07-28 2011-03-16 深圳富泰宏精密工业有限公司 手机电池充电电路
US8040747B2 (en) * 2009-12-30 2011-10-18 Hynix Semiconductor Inc. Circuit and method for controlling precharge in semiconductor memory apparatus
US9396771B2 (en) * 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
CN104216737A (zh) * 2014-08-15 2014-12-17 英业达科技有限公司 微控制器的重置系统和其重置方法
US20160071577A1 (en) * 2014-09-08 2016-03-10 Texas Instruments Incorporated Static random access memory with reduced write power
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
KR20180043924A (ko) * 2016-10-21 2018-05-02 에스케이하이닉스 주식회사 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템
US11367476B2 (en) 2020-08-10 2022-06-21 Micron Technology, Inc. Bit line equalization driver circuits and related apparatuses, methods, and computing systems to avoid degradation of pull-down transistors
US11232830B1 (en) * 2020-12-11 2022-01-25 Micron Technology, Inc. Auto-precharge for a memory bank stack

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5715407A (en) 1992-03-06 1998-02-03 Rambus, Inc. Process and apparatus for collision detection on a parallel bus by monitoring a first line of the bus during even bus cycles for indications of overlapping packets
KR970001699B1 (ko) * 1994-03-03 1997-02-13 삼성전자 주식회사 자동프리차아지기능을 가진 동기식 반도체메모리장치
USRE36532E (en) 1995-03-02 2000-01-25 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having an auto-precharge function
JP3843145B2 (ja) 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
US5748551A (en) 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution
US5587961A (en) 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
KR100225947B1 (ko) * 1996-06-27 1999-10-15 김영환 라이트 리커버리 보장 회로
KR100197575B1 (ko) * 1996-10-25 1999-06-15 윤종용 반도체 메모리 장치
US5825710A (en) * 1997-02-26 1998-10-20 Powerchip Semiconductor Corp. Synchronous semiconductor memory device
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
US6242936B1 (en) 1998-08-11 2001-06-05 Texas Instruments Incorporated Circuit for driving conductive line and testing conductive line for current leakage
KR100390241B1 (ko) 1998-12-31 2003-08-19 주식회사 하이닉스반도체 라이트 동작시 셀 데이터 보장장치
US6058069A (en) 1999-04-12 2000-05-02 Etron Technology, Inc. Protection circuit to ensure DRAM signal in write cycle
JP3341710B2 (ja) 1999-05-14 2002-11-05 日本電気株式会社 半導体記憶装置
JP4748828B2 (ja) 1999-06-22 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6556482B2 (en) 1999-06-24 2003-04-29 Nec Electronics Corporation Semiconductor memory device
US6061285A (en) 1999-11-10 2000-05-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of executing earlier command operation in test mode
JP2001167598A (ja) 1999-12-03 2001-06-22 Mitsubishi Electric Corp 半導体装置
KR100316184B1 (ko) * 1999-12-28 2001-12-12 박종섭 자동 프리차지 제어장치
KR100649826B1 (ko) * 1999-12-30 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 소자의 오토 프리차지장치
KR100326085B1 (ko) 2000-02-24 2002-03-07 윤종용 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법
JP2002015570A (ja) * 2000-06-28 2002-01-18 Toshiba Corp 半導体メモリ
JP2002025288A (ja) * 2000-06-30 2002-01-25 Hitachi Ltd 半導体集積回路
US6275437B1 (en) 2000-06-30 2001-08-14 Samsung Electronics Co., Ltd. Refresh-type memory with zero write recovery time and no maximum cycle time
DE10053425C2 (de) * 2000-10-27 2003-02-13 Infineon Technologies Ag Integrierter Speicher mit Zeilenzugriffsteuerung zur Aktivierung und Deaktivierung von Zeilenleitungen
US6434082B1 (en) * 2001-03-13 2002-08-13 International Business Machines Corporation Clocked memory device that includes a programming mechanism for setting write recovery time as a function of the input clock
US6661721B2 (en) * 2001-12-13 2003-12-09 Infineon Technologies Ag Systems and methods for executing precharge commands using posted precharge in integrated circuit memory devices with memory banks each including local precharge control circuits
KR100487522B1 (ko) * 2002-04-01 2005-05-03 삼성전자주식회사 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103514942A (zh) * 2012-06-15 2014-01-15 晶豪科技股份有限公司 用以控制随机存取存储器元件中的漏电流的电路和方法
CN103514942B (zh) * 2012-06-15 2017-04-12 晶豪科技股份有限公司 用以控制随机存取存储器元件中的漏电流的电路和方法
CN103680594A (zh) * 2012-08-29 2014-03-26 三星电子株式会社 降低写失败的存储器件、包括该存储器件的系统及其方法
CN103680594B (zh) * 2012-08-29 2018-03-27 三星电子株式会社 降低写失败的存储器件、包括该存储器件的系统及其方法
CN103700393A (zh) * 2012-09-28 2014-04-02 国际商业机器公司 用于dram的中间电路和方法
CN103700393B (zh) * 2012-09-28 2016-08-03 国际商业机器公司 用于dram的中间电路和方法
CN103824589A (zh) * 2014-03-03 2014-05-28 西安华芯半导体有限公司 一种同步存储器
CN103824589B (zh) * 2014-03-03 2016-10-05 西安紫光国芯半导体有限公司 一种同步存储器
CN106856097A (zh) * 2015-12-09 2017-06-16 爱思开海力士有限公司 半导体器件和包括它的半导体系统
CN106856097B (zh) * 2015-12-09 2020-11-06 爱思开海力士有限公司 半导体器件和包括它的半导体系统
CN110675904A (zh) * 2018-07-03 2020-01-10 三星电子株式会社 存储器设备及其操作方法
CN110675904B (zh) * 2018-07-03 2023-09-19 三星电子株式会社 存储器设备及其操作方法

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