DE102021208963A1 - Speichervorrichtung und verfahren zum betreiben derselben - Google Patents

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Gil Bok CHOI
Dae Hwan YUN
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SK Hynix Inc
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Abstract

Eine Speichervorrichtung und ein Verfahren zum Betreiben derselben, enthaltend ein Speicherzellen-Array, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist. Die Speichervorrichtung enthält auch eine periphere Schaltung, welche konfiguriert ist, einen Erkennungsvorgang zum Erkennen ausgewählter Speicherzellen durchzuführen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist. Die Speichervorrichtung enthält ferner eine Steuerlogik, welche konfiguriert ist, die periphere Schaltung zu steuern, um eine Einschaltspannung an eine Block-Wort-Leitung anzulegen, welche mit der ausgewählten Wortleitung gekoppelt ist, wenn der Erkennungsvorgang beendet ist und wenn Potentiale der Mehrzahl von Wortleitungen aufgrund eines Wiederherstellungsvorgangs für Kanäle der Mehrzahl von Speicherzellen erhöht werden, nachdem die Mehrzahl von Wortleitungen entladen worden ist.

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht gemäß 35 U.S.C. § 119(a) Priorität für die koreanische Patentanmeldung Nr. 10-2020-0166854 , eingereicht am 2. Dezember 2020 beim koreanischen Amt für geistiges Eigentum, dessen gesamte Offenbarung hier mittels Bezugnahme integriert ist.
  • HINTERGRUND
  • 1. Technisches Feld
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung betreffen allgemein eine elektronische Vorrichtung, insbesondere eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung.
  • 2. Stand der Technik
  • Eine Abspeicherungsvorrichtung ist eine Vorrichtung, welche Daten unter der Kontrolle einer Host-Vorrichtung wie einem Computer, einem Smartphone oder einem Smartpad speichert. Beispiele für eine Abspeicherungsvorrichtung enthalten eine Vorrichtung wie ein Festplattenlaufwerk (HDD), welches Daten auf einer Magnetplatte speichert, und eine Vorrichtung wie ein Solid-State-Laufwerk (SSD) oder eine Speicherkarte, welche Daten in einem Halbleiterspeicher, insbesondere einem nichtflüchtigen Speicher, speichert, gemäß der Vorrichtung, in welcher Daten gespeichert werden.
  • Eine Abspeicherungsvorrichtung kann eine Speichervorrichtung enthalten, in welcher Daten gespeichert werden, und eine Speichersteuereinheit, welche die Speicherung von Daten in der Speichervorrichtung steuert. Solche Speichervorrichtungen können als flüchtiger Speicher oder nichtflüchtiger Speicher klassifiziert werden. Repräsentative Beispiele für einen nichtflüchtigen Speicher enthalten einen Read-Only-Speicher (ROM), einen programmierbaren ROM (PROM), einen elektrisch programmierbaren ROM (EPROM), einen elektrisch löschbaren programmierbaren ROM (EEPROM), einen Flash-Speicher, einen Phase-Change-Random-Access-Speicher (PRAM), einen magnetischen RAM (MRAM), einen resistiven RAM (RRAM) und einen ferroelektrischen RAM (FRAM).
  • ZUSAMMENFASSUNG
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung betreffen eine Speichervorrichtung, welche einen Spannungslevel steuert, welcher an eine Block-Wort-Leitung angelegt ist, um eine Potentialdifferenz zwischen Wort-Leitungen und einem Kanal zu reduzieren, welche auftritt, nachdem ein Wort-Leitungs-Entladevorgang während eines Erkennungsvorgangs durchgeführt worden ist, und ein Verfahren zum Betreiben der Speichervorrichtung.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung enthält eine Speichervorrichtung ein Speicherzellen-Array, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist, eine periphere Schaltung, welche konfiguriert ist, einen Erkennungsvorgang zum Erkennen ausgewählter Speicherzellen durchzuführen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist und eine Steuerlogik, welche konfiguriert ist, die periphere Schaltung zu steuern, um eine Einschaltspannung an eine Block-Wort-Leitung anzulegen, welche mit der ausgewählten Wort-Leitung gekoppelt ist, wenn der Erkennungsvorgang beendet ist und wenn Potentiale der Mehrzahl von Wort-Leitungen aufgrund eines Wiederherstellungsvorgangs für Kanäle der Mehrzahl von Speicherzellen erhöht werden, nachdem die Mehrzahl von Wort-Leitungen entladen worden ist.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung enthält eine Speichervorrichtung ein Speicherzellen-Array, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist, eine periphere Schaltung, welche konfiguriert ist, einen Erkennungsvorgang zum Erkennen ausgewählter Speicherzellen durchzuführen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist, einen Ruhezustandssensor, welcher konfiguriert ist, zu bestimmen, ob die Speichervorrichtung in einem Ruhezustand ist, in welchem kein Vorgang an dem Speicherzellen-Array durchgeführt wird, und eine Statusinformation zu generieren, eine Spannungssteuereinheit, welche konfiguriert ist, Spannungsinformationen zu generieren, welche verwendet werden, um einen Spannungslevel zu setzen, um diesen an eine Block-Wort-Leitung anzulegen, welche mit der ausgewählten Wort-Leitung gekoppelt ist und einen Vorgangssignalgenerator, welcher konfiguriert ist, wenn der Erkennungsvorgang beendet ist und wenn Potentiale der Mehrzahl von Wort-Leitungen aufgrund eines Wiederherstellungsvorgangs für Kanäle der Mehrzahl von Speicherzellen erhöht werden, nachdem die Mehrzahl von Wort-Leitungen entladen worden ist, ein Vorgangssignal zu generieren, welches eine Einschaltspannung anweist, basierend auf den Statusinformationen und den Spannungsinformationen, an die Block-Wort-Leitung angelegt zu werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst ein Verfahren zum Betreiben einer Speichervorrichtung, wobei die Speichervorrichtung ein Speicherzellen-Array enthält, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist und wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist, Durchführen eines Erkennungsvorgangs zum Erkennen ausgewählter Speicherzellen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist, Entladen der Mehrzahl von Wort-Leitungen, nachdem der Erkennungsvorgang durchgeführt worden ist, Durchführen eines Wiederherstellungsvorgangs an Kanälen der Mehrzahl von Speicherzellen, Bestimmen, ob die Speichervorrichtung in einem Ruhezustand ist, während welchem kein Vorgang an der Mehrzahl von Speicherzellen durchgeführt wird, nachdem der Wiederherstellungsvorgang durchgeführt worden ist, und Anlegen einer Einschaltspannung an eine Block-Wort-Leitung, welche mit der ausgewählten Wort-Leitung in dem Ruhezustand gekoppelt ist.
  • Figurenliste
    • 1 ist ein Blockdiagramm, welches eine Abspeicherungsvorrichtung veranschaulicht.
    • 2 ist ein Diagramm, welches die Struktur einer Speichervorrichtung von 1 veranschaulicht.
    • 3 ist ein Diagramm, welches eine Ausführungsform eines Speicherzellen-Arrays von 2 veranschaulicht.
    • 4 ist ein Diagramm zum Beschreiben von lokalen Wort-Leitungen, globalen Wort-Leitungen und Block-Wort-Leitungen.
    • 5 ist ein Diagramm, welches Änderungen in Spannungen veranschaulicht, welche an die jeweiligen Leitungen und ein Kanalpotential während eines Erkennungsvorgangs angelegt werden.
    • 6 ist ein Diagramm, welches ein Verschieben einer Schwellenspannungsverteilung in einem gelöschten Zustand veranschaulicht, welches auf ein Erhöhen der Potentiale von Wort-Leitungen zurückzuführen ist.
    • 7 ist ein Diagramm, welches Potentiale von Wort-Leitungen veranschaulicht, welche sich mittels Entladen der Wort-Leitungen nach einem Wiederherstellungsvorgang verändert haben.
    • 8 ist ein Diagramm, welches die Konfiguration einer Block-Wort-Leitung-Steuereinheit veranschaulicht.
    • 9 ist ein Diagramm, welches Spannungen veranschaulicht, welche an eine Block-Wort-Leitung angelegt werden, um Wort-Leitungen zu entladen.
    • 10 ist ein Flussdiagramm, welches den Betrieb einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 11 ist ein Diagramm, welches eine Ausführungsform einer Speichersteuereinheit von 1 veranschaulicht.
    • 12 ist ein Blockdiagramm, welches ein Speicherkartensystem veranschaulicht, auf welches eine Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
    • 13 ist ein Blockdiagramm, welches ein Solid-State-Drive (SSD)-System veranschaulicht, auf welches eine Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
    • 14 ist ein Blockdiagramm, welches ein Benutzersystem veranschaulicht, auf welches eine Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Spezifische strukturelle oder funktionelle Beschreibungen für die vorgestellten Ausführungsformen der vorliegenden dienen lediglich der Beschreibung der Ausführungsformen. Die Beschreibungen sollten nicht als limitierend oder global anwendbar auf andere Ausführungsformen, welche mit den Erkenntnissen der vorliegenden Spezifikation oder Anwendung übereinstimmen, verstanden werden.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen, in welchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht sind, ausführlicher beschrieben, sodass der Fachmann die technische Idee der vorliegenden Offenbarung leicht umsetzen kann.
  • 1 ist ein Blockdiagramm, welches eine Abspeicherungsvorrichtung veranschaulicht.
  • Unter Bezugnahme auf 1 kann eine Abspeicherungsvorrichtung 50 eine Speichervorrichtung 100 und eine Speichersteuereinheit 200 enthalten.
  • Die Abspeicherungsvorrichtung 50 kann eine Vorrichtung sein, welche Daten unter der Kontrolle eines Hosts 300 speichert, wie z. B. ein Mobiltelefon, ein Smartphone, ein MP3-Player, ein Laptop-Computer, ein Desktop-Computer, eine Spielkonsole, ein Fernsehgerät (TV), ein Tablet-PC oder ein fahrzeuginternes Infotainment-System.
  • Die Abspeicherungsvorrichtung 50 kann als eine von verschiedenen Typen von Abspeicherungsvorrichtungen hergestellt sein, welche von einer Host-Schnittstelle abhängig sind, welche ein Konzept für die Kommunikation mit dem Host 300 ist. Zum Beispiel kann die Abspeicherungsvorrichtung 50 als eine von verschiedenen Typen von Abspeicherungsvorrichtungen implementiert sein, zum Beispiel als eine Solid State Disk (SSD), eine Multimediakarte wie eine MMC, eine eingebettete MMC (eMMC), eine MMC mit reduzierter Größe (RS-MMC) oder eine Mikro-MMC, eine sichere digitale Karte wie eine SD, eine Mini-SD oder eine Mikro-SD, eine Universal Serial Bus (USB) Abspeicherungsvorrichtung, eine universelle Flash-Speichervorrichtung (UFS), eine Abspeicherungsvorrichtung vom Typ PCMCIA-Karte (Personal Computer Memory Card International Association), eine Abspeicherungsvorrichtung vom Typ PCI-Karte (Peripheral Component Interconnection), eine Abspeicherungsvorrichtung vom Typ PCI-Express-Karte (PCI-E), eine Compact-Flash-Karte (CF), eine Smart-Media-Karte, und ein Memory Stick.
  • Die Abspeicherungsvorrichtung 50 kann in einer von verschiedenen Typen von Package-Formen hergestellt sein. Zum Beispiel kann die Abspeicherungsvorrichtung 50 in einer von verschiedenen Typen von Package-Formen hergestellt sein, wie Package-on-Package (POP), System-in-Package (SIP), System-on-Chip (SOC), Multi-Chip-Package (MCP), Chip-on-Board (COB), Wafer-Level Fabricated Package (WFP) und Wafer-Level Stack Package (WSP).
  • Die Speichervorrichtung 100 kann Daten speichern. Die Speichervorrichtung 100 wird als Antwort auf die Steuerung der Speichersteuereinheit 200 betrieben. Die Speichervorrichtung 100 kann ein Speicherzellen-Array enthalten, welches eine Mehrzahl von Speicherzellen enthält, welche Daten speichern. Das Speicherzellen-Array kann eine Mehrzahl von Speicherblöcken enthalten. Jeder Speicherblock kann eine Mehrzahl von Speicherzellen enthalten, welche eine Mehrzahl von Seiten bilden können. In einer Ausführungsform kann jede Seite eine Einheit sein, mittels welcher Daten in der Speichervorrichtung 100 gespeichert werden oder mittels welcher in der Speichervorrichtung 100 gespeicherte Daten gelesen werden. Ein Speicherblock kann eine Einheit sein, mittels welcher Daten gelöscht werden.
  • In einer Ausführungsform kann die Speichervorrichtung 100 viele alternative Formen annehmen, beispielsweise eines Double Data Rate Synchronous Dynamic Random Access Memory (DDR SDRAM), eines Low Power Double Data Rate Fourth Generation (LPDDR4) SDRAM, eines Graphics Double Data Rate (GDDR) SDRAM, eines Low Power DDR (LPDDR) SDRAM, eines Rambus Dynamic Random Access Memory (RDRAM), eines NAND-Flash-Speichers, eines vertikalen NAND-Flash-Speichers, einer NOR-Flash-Speichervorrichtung, eines resistiven RAM (RRAM), eines Phase-Change Random Access Memory (PRAM), eines magnetoresistiven RAM (MRAM), eines ferroelektrischen RAM (FRAM) oder eines Spin Transfer Torque RAM (STT-RAM).
  • Die Speichervorrichtung 100 kann in einer zweidimensionalen (2D) Array-Struktur oder einer dreidimensionalen (3D) Array-Struktur implementiert sein. Obwohl im Folgenden eine 3D-Array-Struktur als Ausführungsform beschrieben wird, ist die vorliegende Offenbarung nicht auf die 3D-Array-Struktur limitiert. Die Lehre der vorliegenden Offenbarung kann nicht nur auf eine Flash-Speichereinrichtung angewendet werden, bei welcher eine Ladungsspeicherschicht aus einem leitenden Floating Gate (FG) ausgebildet ist, sondern auch auf eine Charge Trap Flash (CTF) Speichervorrichtung, bei welcher eine Ladungsspeicherschicht aus einer Isolierschicht ausgebildet ist.
  • In einer Ausführungsform kann die Speichervorrichtung 100 in einer Single-Level-Zellen (SLZ)-Weise betrieben werden, in welcher ein Datenbit in einer Speicherzelle gespeichert wird. Alternativ kann die Speichervorrichtung 100 in einer Weise betrieben werden, in welcher zumindest zwei Datenbits in einer Speicherzelle gespeichert werden. Zum Beispiel kann die Speichervorrichtung 100 in einer Multi-Level-Zellen (MLZ)-Weise, in welcher zwei Datenbits in einer Speicherzelle gespeichert werden, in einer Triple-Level-Zellen (TLZ)-Weise, in welcher drei Datenbits in einer Speicherzelle gespeichert werden, oder in einer Quadruple-Level-Zellen (QLZ)-Weise, in welcher vier Datenbits in einer Speicherzelle gespeichert werden, betrieben werden.
  • Die Speichervorrichtung 100 kann einen Befehl und eine Adresse von der Speichersteuereinheit 200 empfangen, und kann auf den Bereich des Speicherzellen-Arrays zugreifen, welcher mittels der Adresse ausgewählt wurde. Das heißt, die Speichervorrichtung 100 kann einen Vorgang durchführen, welcher dem Befehl auf dem Bereich entspricht, welcher mittels der Adresse ausgewählt wurde. Zum Beispiel kann die Speichervorrichtung 100 als Antwort auf den empfangenen Befehl einen Schreibvorgang (d.h. einen Programmiervorgang), einen Lesevorgang oder einen Löschvorgang durchführen. Wenn ein Programmierbefehl empfangen wird, kann die Speichervorrichtung 100 Daten in den Bereich programmieren, welcher mittels der Adresse ausgewählt wurde. Wenn ein Lesebefehl empfangen wird, kann die Speichervorrichtung 100 Daten aus dem Bereich lesen, welcher mittels der Adresse ausgewählt wurde. Wenn ein Löschbefehl empfangen wird, kann die Speichervorrichtung 100 Daten löschen, welche in dem Bereich gespeichert sind, welcher mittels der Adresse ausgewählt wurde.
  • In einer Ausführungsform kann die Speichervorrichtung 100 eine Block-Wort-Leitung-Steuereinheit 150 enthalten. Die Block-Wort-Leitung-Steuereinheit 150 kann einen Einschaltvorgang und einen Ausschaltvorgang von Transistoren steuern, welche während eines Erkennungsvorgangs mit einer Block-Wort-Leitung gekoppelt sind. Der Erkennungsvorgang kann entweder ein Lesevorgang oder ein Verifizierungsvorgang sein, welcher in einer Programmierschleife enthalten ist.
  • Im Detail kann, wenn die Speichervorrichtung 100 einen Erkennungsvorgang durchführt, eine Erkennungsspannung an eine ausgewählte Wort-Leitung angelegt werden, und eine Durchlassspannung kann an nicht-ausgewählte Wort-Leitungen angelegt werden. Der Erkennungsvorgang kann mittels Anlegen der Erkennungsspannung an die ausgewählte Wort-Leitung und Anlegen der Durchlassspannung an die nicht-ausgewählten Wort-Leitungen betrieben werden.
  • Danach kann sich das Potential der ausgewählten Wort-Leitung bis zu einem Durchlassspannungslevel erhöhen. Wenn das Potential der ausgewählten Wort-Leitung bis zu dem Durchlassspannungslevel zunimmt, können alle Wort-Leitungen gleichzeitig entladen werden. Dieser Vorgang wird als Ausgleichsvorgang bezeichnet.
  • Nachdem jedoch der Ausgleichsvorgang durchgeführt worden ist, werden alle Wort-Leitungen gleichzeitig entladen, und somit können die Kanal-Potentiale der Speicherzellen gleichzeitig verringert werden. Das heißt, es kann Channel-Negative-Boosting eintreten. Wenn Channel-Negative-Boosting eintritt, kann die Speichervorrichtung 100 einen Wiederherstellungsvorgang durchführen, welcher dem Channel-Negative-Boosting entspricht.
  • Wenn ein Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, durchgeführt wird, kann sich das entsprechende Kanalpotential erhöhen. Wenn jedoch das Kanalpotenzial zunimmt, können sich auch die Potenziale aller Wort-Leitungen erhöhen. Da sich die Potenziale aller Wort-Leitungen erhöhen, können daher die Schwellenspannungsverteilungen von Speicherzellen in einem gelöschten Zustand, welche mit den Wort-Leitungen gekoppelt sind, verschoben werden. Zum Beispiel können sich die Schwellenspannungslevel von Speicherzellen in einem gelöschten Zustand erhöhen.
  • Um das Verschieben von Schwellenspannungsverteilungen von Speicherzellen zu verhindern, kann die Block-Wort-Leitung-Steuereinheit 150, welche in der Speichervorrichtung 100 enthalten ist, einen Spannungslevel steuern, welcher an die Block-Wort-Leitung anzulegen ist. Hier kann die Block-Wort-Leitung eine Leitung zum Koppeln lokaler Wort-Leitungen sein, welche mit dem Speicherblock gekoppelt sind, welcher in der Speichervorrichtung 100 enthalten ist.
  • Zum Beispiel kann, wenn die Speichervorrichtung 100 in einem Ruhezustand oder einem Bereitschaftszustand ist, nachdem der Wiederherstellungsvorgang, welcher dem Channel-Negative-Boosting entspricht, abgeschlossen wurde, die Block-Wort-Leitung-Steuereinheit 150 die Transistoren einschalten, welche mit der Block-Wort-Leitung gekoppelt sind. Der Ruhezustand oder Bereitschaftszustand der Speichervorrichtung 100 kann ein Zustand sein, in welchem die Speichervorrichtung 100 nachdem der entsprechende Vorgang abgeschlossen wurde, auf einen nachfolgenden Vorgang wartet, welcher durchzuführen ist, d.h. ein Zustand, in welchem kein Vorgang durchgeführt wird.
  • Danach, wenn eine voreingestellte Zeit abgelaufen ist, kann die Block-Wort-Leitung-Steuereinheit 150 die Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, ausschalten. Die voreingestellte Zeit kann ein Zeitabschnitt sein, welcher in der Zeit enthalten ist, während welcher die Speichervorrichtung 100 in einem Ruhezustand ist. Die voreingestellte Zeit kann eine Referenzzeit sein. Das Wort „voreingestellt“, wie es hier in Bezug auf einen Parameter, wie etwa einen voreingestellten Zeitraum, verwendet wird, bedeutet, dass ein Wert für den Parameter bestimmt wird, bevor der Parameter in einem Prozess oder Algorithmus verwendet wird. Bei einigen Ausführungsformen wird der Wert für den Parameter bestimmt, bevor der Prozess oder Algorithmus beginnt. In anderen Ausführungsformen wird der Wert für den Parameter während des Prozesses oder Algorithmus bestimmt, jedoch bevor der Parameter in dem Prozess oder Algorithmus verwendet wird.
  • In einer Ausführungsform werden die Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, nachdem der Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, durchgeführt wurde, nur für die voreingestellte Zeit eingeschaltet, sodass es ermöglicht wird, die Potentiale aller Wort-Leitungen zu verringern. Nachdem ein Ausgleichsvorgang während eines Erkennungsvorgangs durchgeführt wurde, kann somit verhindert werden, dass sich ein Kanalpotential und die Potentiale von Wort-Leitungen ändern.
  • Die Speichersteuereinheit 200 kann den Gesamtbetrieb der Abspeicherungsvorrichtung 50 steuern.
  • Wenn eine Versorgungsspannung an die Abspeicherungsvorrichtung 50 angelegt wird, kann die Speichersteuereinheit 200 eine Firmware laufen lassen. Wenn die Speichervorrichtung 100 eine Flash-Speichervorrichtung 100 ist, kann die Speichersteuereinheit 200 Firmware wie einen Flash Translation Layer (FTL) zur Steuerung von Kommunikation zwischen dem Host 300 und der Speichervorrichtung 100 laufen lassen.
  • In einer Ausführungsform kann die Speichersteuereinheit 200 Firmware (nicht veranschaulicht) enthalten, welche Daten und eine logische Blockadresse (LBA) vom Host 300 empfangen kann, und die logische Blockadresse (LBA) in eine physische Blockadresse (PBA) übersetzen kann, welche die Adresse von Speicherzellen anzeigt, welche in der Speichervorrichtung 100 enthalten sind und in welchen Daten zu speichern sind. Ferner kann die Speichersteuereinheit 200 in einem Pufferspeicher eine logisch-physische Adressenzuordnungstabelle speichern, welche Zuordnungsbeziehungen zwischen logischen Blockadressen (LBA) und physischen Blockadressen (PBA) konfiguriert.
  • Die Speichersteuereinheit 200 kann die Speichervorrichtung 100 steuern, sodass ein Programmiervorgang, ein Lesevorgang oder ein Löschvorgang als Antwort auf eine Anfrage, welche von dem Host 300 empfangen wird, durchgeführt wird. Zum Beispiel, wenn eine Programmieranfrage vom Host 300 empfangen wird, kann die Speichersteuereinheit 200 die Programmieranfrage in einen Programmierbefehl umwandeln, und kann den Programmierbefehl, eine physische Blockadresse (PBA), und Daten an die Speichervorrichtung 100 bereitstellen. Wenn eine Leseanfrage zusammen mit einer logischen Blockadresse vom Host 300 empfangen wird, kann die Speichersteuereinheit 200 die Leseanfrage in einen Lesebefehl umwandeln, eine physische Blockadresse auswählen, welche der logischen Blockadresse entspricht, und anschließend den Lesebefehl und die physische Blockadresse (PBA) an die Speichervorrichtung 100 bereitstellen. Wenn eine Löschanfrage zusammen mit einer logischen Blockadresse vom Host 300 empfangen wird, kann die Speichersteuereinheit 200 die Löschanfrage in einen Löschbefehl umwandeln, eine physische Blockadresse auswählen, welche der logischen Blockadresse entspricht, und anschließend den Löschbefehl und die physische Blockadresse (PBA) der Speichervorrichtung 100 bereitstellen.
  • In einer Ausführungsform kann die Speichersteuereinheit 200 selbstständig einen Programmierbefehl, eine Adresse und Daten generieren, ohne eine Anfrage vom Host 300 zu empfangen, und kann diese an die Speichervorrichtung 100 übertragen. Beispielsweise kann die Speichersteuereinheit 200 der Speichervorrichtung 100 Befehle, Adressen und Daten bereitstellen, um Hintergrundvorgänge durchzuführen, wie etwa einen Programmiervorgang für Wear-Leveling und einen Programmiervorgang für Garbage-Collection.
  • In einer Ausführungsform kann die Abspeicherungsvorrichtung 50 einen Pufferspeicher (nicht veranschaulicht) enthalten. Die Speichersteuereinheit 200 kann den Austausch von Daten zwischen dem Host 300 und dem Pufferspeicher (nicht veranschaulicht) steuern. Alternativ kann die Speichersteuereinheit 200 Systemdaten zur Steuerung der Speichervorrichtung 100 vorübergehend im Pufferspeicher speichern. Zum Beispiel kann die Speichersteuereinheit 200 Daten, welche vom Host 300 eingegeben werden, vorübergehend im Pufferspeicher speichern, und kann dann die Daten, welche vorübergehend im Pufferspeicher gespeichert sind, an die Speichervorrichtung 100 übertragen.
  • In verschiedenen Ausführungsformen kann der Pufferspeicher als Arbeitsspeicher oder als Cache-Speicher für die Speichersteuereinheit 200 verwendet werden. Der Pufferspeicher kann Codes oder Befehle speichern, welche mittels der Speichersteuereinheit 200 ausgeführt werden. Alternativ kann der Pufferspeicher Daten speichern, welche mittels der Speichersteuereinheit 200 verarbeitet werden.
  • In einer Ausführungsform kann der Pufferspeicher als DRAM, wie z.B. als ein Double-Data-Rate-SDRAM (DDR-SDRAM), ein Double-Data-Rate-Fourth-Generation (DDR4)-SDRAM, ein Low-Power-Double-Data-Rate-Fourth-Generation (LPDDR4)-SDRAM, ein Graphics-Double-Data-Rate (GDDR)-SDRAM, ein Low-Power-DDR (LPDDR)-SDRAM, oder ein Rambus-DRAM (RDRAM), oder als ein statischer RAM (SRAM) implementiert sein.
  • In verschiedenen Ausführungsformen kann der Pufferspeicher mit der Abspeicherungsvorrichtung 50 von außerhalb der Abspeicherungsvorrichtung 50 gekoppelt sein. In diesem Fall können flüchtige Speichervorrichtungen, welche mit der Abspeicherungsvorrichtung 50 gekoppelt sind, als der Pufferspeicher fungieren.
  • In einer Ausführungsform kann die Speichersteuereinheit 200 zumindest zwei Speichervorrichtungen steuern. In diesem Fall kann die Speichersteuereinheit 200 die Speichervorrichtungen in Abhängigkeit von einem Verschachtelungskonzept steuern, um die Betriebsleistung zu verbessern.
  • Der Host 300 kann mit der Abspeicherungsvorrichtung 50 unter Verwendung zumindest eines von verschiedenen Kommunikationsverfahren kommunizieren, wie zum Beispiel Universal Serial Bus (USB), Serial AT Attachment (SATA), Serial Attached SCSI (SAS), High Speed Interchip (HSIC), Small Computer System Interface (SCSI), Peripheral Component Interconnection (PCI), PCI express (PCIe), Nonvolatile Memory express (NVMe), Universal Flash Storage (UFS), Secure Digital (SD), MultiMedia Card (MMC), embedded MMC (eMMC), Dual In-line Memory Module (DIMM), Registered DIMM (RDIMM), und Load Reduced DIMM (LRDIMM) Kommunikationsverfahren.
  • 2 ist ein Diagramm, welches die Struktur der Speichervorrichtung von 1 veranschaulicht.
  • Mit Bezug auf 2 kann die Speichervorrichtung 100 ein Speicherzellen-Array 110, eine periphere Schaltung 120 und eine Steuerlogik 130 enthalten.
  • Das Speicherzellen-Array 110 enthält eine Mehrzahl von Speicherblöcken BLK1 bis BLKz. Die Mehrzahl von Speicherblöcken BLK1 bis BLKz ist durch Zeilenleitungen ZL mit einem Zeilendecoder 121 gekoppelt.
  • Jeder der Speicherblöcke BLK1 bis BLKz kann durch Bit-Leitungen BL1 bis BLn mit einer Seitenpuffergruppe 123 gekoppelt sein. Jeder der Speicherblöcke BLK1 bis BLKz kann eine Mehrzahl von Speicherzellen enthalten. In einer Ausführungsform kann die Mehrzahl von Speicherzellen nichtflüchtige Speicherzellen sein. Speicherzellen, welche an dieselbe Wort-Leitung gekoppelt sind, können als eine einzelne Seite definiert werden. Daher kann ein einzelner Speicherblock eine Mehrzahl von Seiten enthalten.
  • Die Zeilenleitungen ZL können zumindest eine Source-Auswahl-Leitung, eine Mehrzahl von Wort-Leitungen und zumindest eine Drain-Auswahl-Leitung enthalten.
  • Jede der Speicherzellen, welche in dem Speicherzellen-Array 110 enthalten sind, kann als Single-Level-Zelle (SLZ), welche in der Lage ist, ein Datenbit zu speichern, als Multi-Level-Zelle (MLZ), welche in der Lage ist, zwei Datenbits zu speichern, als Triple-Level-Zelle (TLZ), welche in der Lage ist, drei Datenbits zu speichern, oder als Quadruple-Level-Zelle (QLC), welche in der Lage ist, vier Datenbits zu speichern, implementiert sein.
  • Die periphere Schaltung 120 kann unter der Kontrolle der Steuerlogik 130 einen Programmiervorgang, einen Lesevorgang oder einen Löschvorgang in einem ausgewählten Bereich des Speicherzellen-Arrays 110 durchführen. Die periphere Schaltung 120 kann das Speicherzellen-Array 110 ansteuern. Zum Beispiel kann die periphere Schaltung 120 verschiedene Betriebsspannungen an die Zeilenleitungen ZL und die Bit-Leitungen BL1 bis BLn anlegen oder die angelegten Spannungen unter der Kontrolle der Steuerlogik 130 entladen.
  • Die periphere Schaltung 120 kann den Zeilendecoder 121, einen Spannungsgenerator 122, die Seitenpuffergruppe 123, einen Spaltendecoder 124, eine Eingangs-/Ausgangsschaltung 125 und eine Erkennungsschaltung 126 enthalten.
  • Der Zeilendecoder 121 ist durch die Zeilenleitungen ZL mit dem Speicherzellen-Array 110 gekoppelt. Die Zeilenleitungen ZL können die zumindest eine Source-Auswahl-Leitung, die Mehrzahl von Wort-Leitungen, und die zumindest eine Drain-Auswahl-Leitung enthalten. In einer Ausführungsform können die Wort-Leitungen normale Wort-Leitungen und Dummy-Wort-Leitungen enthalten. In einer Ausführungsform können die Zeilenleitungen ZL ferner eine Pipe-Auswahl-Leitung enthalten.
  • Der Zeilendecoder 121 kann eine Zeilenadresse ZADD dekodieren, welche von der Steuerlogik 130 empfangen wird. Der Zeilendecoder 121 wählt zumindest einen der Speicherblöcke BLK1 bis BLKz gemäß der dekodierten Adresse aus. Ferner kann der Zeilendecoder 121 zumindest eine Wort-Leitung WL des ausgewählten Speicherblocks auswählen, sodass Spannungen, welche mittels des Spannungsgenerators 122 generiert werden, an die zumindest eine Wort-Leitung WL gemäß der dekodierten Adresse angelegt werden.
  • Zum Beispiel kann der Zeilendecoder 121 während eines Programmiervorgangs eine Programmierspannung an eine ausgewählte Wort-Leitung anlegen und eine Programmierdurchlassspannung, welche ein Level aufweist, welches niedriger als das der Programmierspannung ist, an nicht-ausgewählte Wort-Leitungen anlegen. Während eines Programmierverifizierungsvorgangs kann der Zeilendecoder 121 eine Verifizierungsspannung an eine ausgewählte Wort-Leitung anlegen und eine Verifizierungsdurchlassspannung, welche höher als die Verifizierungsspannung ist, an nicht-ausgewählte Wort-Leitungen anlegen. Während eines Lesevorgangs kann der Zeilendecoder 121 eine Lesespannung an eine ausgewählte Wort-Leitung anlegen und eine Lesedurchlassspannung, welche höher als die Lesespannung ist, an nicht-ausgewählte Wort-Leitungen anlegen.
  • In einer Ausführungsform wird der Löschvorgang der Speichervorrichtung 100 auf Basis eines Speicherblocks durchgeführt. Während eines Löschvorgangs kann der Zeilendecoder 121 einen Speicherblock gemäß der dekodierten Adresse auswählen. Während des Löschvorgangs kann der Zeilendecoder 121 eine Massespannung an Wort-Leitungen anlegen, welche mit dem ausgewählten Speicherblock gekoppelt sind.
  • Der Spannungsgenerator 122 kann unter der Kontrolle der Steuerlogik 130 betrieben werden. Der Spannungsgenerator 122 kann eine Mehrzahl von Spannungen generieren unter Verwendung einer externen Versorgungsspannung, welche der Speichervorrichtung 100 bereitgestellt wird. Im Einzelnen kann der Spannungsgenerator 122 verschiedene Betriebsspannungen Uop generieren, welche als Antwort auf ein Vorgangsssignal OPSIG für Programmier-, Lese- und Löschvorgänge verwendet werden. Zum Beispiel kann der Spannungsgenerator 122 unter der Kontrolle der Steuerlogik 130 eine Programmierspannung, eine Verifizierungsspannung, eine Durchlassspannung, eine Lesespannung, eine Löschspannung usw. generieren.
  • In einer Ausführungsform kann der Spannungsgenerator 122 eine interne Versorgungsspannung mittels Regelung der externen Versorgungsspannung generieren. Die interne Versorgungsspannung, welche mittels des Spannungsgenerators 122 generiert wird, wird als Betriebsspannung für die Speichervorrichtung 100 verwendet.
  • In einer Ausführungsform kann der Spannungsgenerator 122 eine Mehrzahl von Spannungen unter Verwendung der externen Versorgungsspannung oder der internen Versorgungsspannung generieren.
  • Zum Beispiel kann der Spannungsgenerator 122 eine Mehrzahl von Pumpkondensatoren enthalten, um die interne Versorgungsspannung zu empfangen und eine Mehrzahl von Spannungen mittels selektiver Aktivierung der Mehrzahl von Pumpkondensatoren unter der Kontrolle der Steuerlogik 130 zu generieren.
  • Die generierten Spannungen können mittels des Zeilendecoders 121 an das Speicherzellen-Array 110 geliefert werden.
  • Die Seitenpuffergruppe 123 enthält erste bis n-te Seitenpuffer PB1 bis PBn. Die ersten bis n-ten Seitenpuffer PB1 bis PBn sind jeweils durch die ersten bis n-ten Bit-Leitungen BL1 bis BLn mit dem Speicherzellen-Array 110 gekoppelt. Die ersten bis n-ten Seitenpuffer PB1 bis PBn werden unter der Kontrolle der Steuerlogik 130 betrieben. Im Einzelnen können die ersten bis n-ten Seitenpuffer PB1 bis PBn als Antwort auf Seitenpuffer-Steuersignale PBSIGNALS betrieben werden. Zum Beispiel können die ersten bis n-ten Seitenpuffer PB1 bis PBn durch die ersten bis n-ten Bit-Leitungen BL1 bis BLn empfangene Daten vorübergehend speichern oder Spannungen oder Ströme der Bit-Leitungen BL1 bis BLn während eines Lese- oder Verifizierungsvorgangs erkennen.
  • Im Einzelnen können während eines Programmiervorgangs, wenn die Programmierspannung an die ausgewählte Wort-Leitung angelegt wird, die ersten bis n-ten Seitenpuffer PB1 bis PBn die Daten DATA, welche durch die Eingangs-/Ausgangsschaltung 125 empfangen wurden, an ausgewählte Speicherzellen durch die ersten bis n-ten Bit-Leitungen BL1 bis BLn übertragen. Die Speicherzellen in der ausgewählten Seite werden basierend auf den empfangenen Daten DATA programmiert. Während eines Programmverifizierungsvorgangs können die ersten bis n-ten Seitenpuffer PB1 bis PBn Seitendaten lesen, mittels Erkennen der Spannungen oder Ströme, welche durch die ersten bis n-ten Bit-Leitungen BL1 bis BLn von den ausgewählten Speicherzellen empfangen werden.
  • Während eines Lesevorgangs können die ersten bis n-ten Seitenpuffer PB1 bis PBn Daten DATA aus den Speicherzellen in der ausgewählten Seite durch die ersten bis n-ten Bit-Leitungen BL1 bis BLn lesen, und können die gelesenen Daten DATA an die Eingangs-/Ausgangsschaltung 125 unter der Kontrolle des Spaltendecoders 124 ausgeben.
  • Während des Löschvorgangs können die ersten bis n-ten Seitenpuffer PB1 bis PBn den ersten bis n-ten Bit-Leitungen BL1 bis BLn ermöglichen, zu floaten, oder sie können die Löschspannung an die ersten bis n-ten Bit-Leitungen BL1 bis BLn anlegen.
  • Der Spaltendecoder 124 kann Daten zwischen der Eingangs-/Ausgangsschaltung 125 und der Seitenpuffergruppe 123 als Antwort auf eine Spaltenadresse SADD übertragen. Zum Beispiel kann der Spaltendecoder 124 Daten mit den ersten bis n-ten Seitenpuffern PB1 bis PBn durch Datenleitungen DL austauschen oder kann Daten mit der Eingangs-/Ausgangsschaltung 125 durch Spaltenleitungen CL austauschen.
  • Die Eingangs-/Ausgangsschaltung 125 kann einen Befehl CMD und eine Adresse ADDR, welche von der oben unter Bezugnahme auf 1 beschriebenen Speichersteuereinheit (z. B. 200 von 1) empfangen wurden, an die Steuerlogik 130 übertragen, oder kann Daten DATA mit dem Spaltendecoder 124 austauschen.
  • Während eines Lesevorgangs oder eines Verifizierungsvorgangs kann die Erkennungsschaltung 126 einen Referenzstrom als Antwort auf ein Aktivierungsbit VRYBIT erzeugen, und kann eine Erkennungsspannung UPB, welche von der Seitenpuffergruppe 123 empfangen wird, mit einer Referenzspannung, welche mittels des Referenzstroms generiert wird, vergleichen und dann ein Durchlasssignal PASS oder ein Ausfallsignal FAIL ausgeben.
  • Die Steuerlogik 130 kann die periphere Schaltung 120 mittels Ausgabe des Vorgangssignals OPSIG, der Zeilenadresse ZADD, der Seitenpuffer-Steuersignale PBSIGNALS, und des Aktivierungsbits VRYBIT als Antwort auf den Befehl CMD und die Adresse ADDR steuern. Zum Beispiel kann die Steuerlogik 130 als Antwort auf einen Unterblock-Lesebefehl und eine Adresse einen Lesevorgang an einem ausgewählten Speicherblock steuern. Außerdem kann die Steuerlogik 130 als Antwort auf einen Unterblock-Löschbefehl und eine Adresse einen Löschvorgang an einem ausgewählten Unterblock steuern, welcher in einem ausgewählten Speicherblock enthalten ist. Zusätzlich kann die Steuerlogik 130 als Antwort auf das Durchlass- oder Ausfallsignal PASS oder FAIL bestimmen, ob ein Verifizierungsvorgang erfolgreich war oder fehlgeschlagen ist. Die Steuerlogik 130 kann als Hardware, Software oder als eine Kombination aus Hardware und Software implementiert sein. Zum Beispiel kann die Steuerlogik 130 eine Steuerlogikschaltung sein, welche gemäß einem Algorithmus und/oder einem Prozessor, welcher einen Steuerlogikcode ausführt, betrieben wird.
  • In einer Ausführungsform kann die Steuerlogik 130 eine Block-Wort-Leitung-Steuereinheit 150 enthalten. In einer Ausführungsform kann die Block-Wort-Leitung-Steuereinheit 150 außerhalb der Steuerlogik 130 eingerichtet sein.
  • In einer Ausführungsform kann die Block-Wort-Leitung-Steuereinheit 150 einen Erkennungsvorgang der Speichervorrichtung 100 steuern. Der Erkennungsvorgang kann entweder ein Lesevorgang oder ein Verifizierungsvorgang sein, welcher in einer Programmierschleife enthalten ist.
  • Zum Beispiel kann die Block-Wort-Leitung-Steuereinheit 150 Vorgänge, welche auf einen Wiederherstellungsvorgang folgen, welcher Channel-Negative-Boosting entspricht, welches eintritt, nachdem ein Ausgleichen während des Erkennungsvorgangs durchgeführt wurde, steuern.
  • Im Einzelnen kann die Block-Wort-Leitung-Steuereinheit 150 die Block-Wort-Leitung so steuern, dass Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, nur für eine voreingestellte Zeit nach dem Wiederherstellungsvorgang eingeschaltet sind. Hier kann die Block-Wort-Leitung-Steuereinheit 150 Transistoren steuern, welche mit der Block-Wort-Leitung gekoppelt sind, wenn die Speichervorrichtung 100 in einem Ruhezustand oder einem Bereitschaftszustand ist. Die voreingestellte Zeit kann ein Zeitraum sein, welcher in der Zeitdauer enthalten ist, während welcher die Speichervorrichtung 100 in einem Ruhezustand ist.
  • 3 ist ein Diagramm, welches eine Ausführungsform eines Speicherblocks des Speicherzellen-Arrays 110 von 2 veranschaulicht.
  • Unter Bezugnahme auf 2 und 3 ist 3 ein Schaltplan, welcher irgendeinen Speicherblock BLKa aus einer Mehrzahl von Speicherblöcken BLK1 bis BLKz veranschaulicht, welche in dem Speicherzellen-Array 110 von 2 enthalten sind.
  • Der Speicherblock BLKa kann mit einer ersten Auswahl-Leitung, Wort-Leitungen und einer zweiten Auswahl-Leitung gekoppelt sein, welche parallel zueinander gekoppelt sind. Zum Beispiel können die Wort-Leitungen parallel zueinander zwischen der ersten und der zweiten Auswahl-Leitung gekoppelt sein. Dabei kann die erste Auswahl-Leitung eine Source-Auswahl-Leitung SAL und die zweite Auswahl-Leitung eine Drain-Auswahl-Leitung DAL sein.
  • Im Einzelnen kann der Speicherblock BLKa eine Mehrzahl von Strings enthalten, welche zwischen den Bit-Leitungen BL1 bis BLn und einer Source-Leitung SL gekoppelt sind. Die Bit-Leitungen BL1 bis BLn können jeweils mit den Strings gekoppelt sein, und die Source-Leitung SL kann gemeinsam mit den Strings gekoppelt sein. Da die Strings gleich konfiguriert sein können, wird ein String ST, welcher mit der ersten Bit-Leitung BL1 gekoppelt ist, mittels eines Beispiels detailliert beschrieben.
  • Der String ST kann einen Source-Auswahl-Transistor SAT, eine Mehrzahl von Speicherzellen F1 bis F16, und einen Drain-Auswahl-Transistor DAT enthalten, welche zwischen der Source-Leitung SL und der ersten Bit-Leitung BL1 miteinander in Reihe gekoppelt sind. Ein einzelner String ST kann zumindest einen Source-Auswahl-Transistor SAT und zumindest einen Drain-Auswahl-Transistor DAT enthalten, und es können mehr Speicherzellen als die in der Zeichnung veranschaulichten Speicherzellen F1 bis F16 in dem String ST enthalten sein.
  • Eine Source des Source-Auswahl-Transistors SAT kann mit der Source-Leitung SL gekoppelt sein, und ein Drain des Drain-Auswahl-Transistors DAT kann mit der ersten Bit-Leitung BL1 gekoppelt sein. Die Speicherzellen F1 bis F16 können in Reihe zwischen dem Source-Auswahl-Transistor SAT und dem Drain-Auswahl-Transistor DAT gekoppelt sein. Gates der Source-Auswahl-Transistoren, welche in verschiedenen Strings ST enthalten sind, können mit der Source-Auswahl-Leitung SAL gekoppelt sein, Gates der Drain-Auswahl-Transistoren, welche in verschiedenen Strings ST enthalten sind, können mit der Drain-Auswahl-Leitung DAL gekoppelt sein, und Gates der Speicherzellen F1 bis F16 können mit einer Mehrzahl von Wort-Leitungen WL1 bis WL16 gekoppelt sein. Eine Gruppe von Speicherzellen, welche mit derselben Wort-Leitung, unter den Speicherzellen, welche in verschiedenen Strings ST enthalten sind, gekoppelt sind, kann als eine „physische Seite: PS“ bezeichnet werden. Daher kann der Speicherblock BLKa eine Anzahl von physischen Seiten PS enthalten, welche identisch mit der Anzahl der Wort-Leitungen WL1 bis WL16 ist.
  • Eine Speicherzelle kann ein Bit an Daten speichern. Diese Zelle wird üblicherweise als „Single-Level-Zelle: SLZ“ bezeichnet. Hier kann eine physische Seite PS Daten speichern, welche einer logischen Seite LS entsprechen. Die Daten, welche einer logischen Seite LS entsprechen, können eine Anzahl von Datenbits enthalten, welche identisch mit der Anzahl der Speicherzellen ist, welche in einer physischen Seite PS enthalten sind. Alternativ kann eine Speicherzelle zwei oder mehr Bits an Daten speichern. Diese Zelle wird üblicherweise als „Multi-Level-Zelle: MLZ“ bezeichnet. Dabei kann eine physische Seite PS Daten speichern, welche zwei oder mehr logischen Seiten LS entsprechen.
  • Eine Speicherzelle, in welcher zwei oder mehr Bits an Daten in einer Speicherzelle gespeichert sind, heißt Multi-Level-Zelle (MLZ). Da jedoch jüngst die Anzahl von Datenbits, welche in einer Speicherzelle gespeichert sind, zunimmt, bezieht sich die Multi-Level-Zelle (MLZ) auf eine Speicherzelle, in welcher zwei Bits an Daten gespeichert sind, und somit heißt eine Speicherzelle, in welcher drei Bits an Daten gespeichert sind, Triple-Level-Zelle (TLZ) und eine Speicherzelle, in welcher vier Bits an Daten gespeichert sind, Quadruple-Level-Zelle (QLZ). Zusätzlich wurde ein Speicherzellenschema entwickelt, in welchem mehrere Bits an Daten gespeichert werden, und die vorliegende Lehre kann auf die Speichervorrichtung 100 angewendet werden, in welcher Speicherzellen verwendet werden, welche zwei oder mehr Bits an Daten speichern.
  • In einer Ausführungsform kann jeder der Speicherblöcke eine dreidimensionale (3D) Struktur aufweisen. Jeder der Speicherblöcke kann eine Mehrzahl von Speicherzellen enthalten, welche auf ein Substrat gestapelt sind. Die Mehrzahl von Speicherzellen ist in +X-, +Y- und +Z-Richtung angeordnet.
  • 4 ist ein Diagramm zum Beschreiben von lokalen Wort-Leitungen, globalen Wort-Leitungen und Block-Wort-Leitungen.
  • Unter Bezugnahme auf die 2 und 4 sind die ersten bis vierten Speicherblöcke BLK1 bis BLK4, aus der Mehrzahl von Speicherblöcken BLK1 bis BLKz von 2, in 4 veranschaulicht. In 4 wird angenommen, dass die übrigen Speicherblöcke außer den ersten bis vierten Speicherblöcken BLK1 bis BLK4 weggelassen werden.
  • In 4 wird davon ausgegangen, dass die Speichervorrichtung (z.B. 100 von 2) eine Ein-Ebenen-Struktur aufweist. Daher weist die Speichervorrichtung von 4 (z.B. 100 von 2) eine Ein-Ebenen-Struktur auf, d.h. eine Ebenen-Struktur, und eine einzelne Ebene kann die ersten bis vierten Speicherblöcke BLK1 bis BLK4 enthalten.
  • In einer Ausführungsform kann der erste Speicherblock BLK1 mit 1_1-ten bis 1_n-ten lokalen Wortleitungen LWL1_1 bis LWL1_n gekoppelt sein. Das heißt, eine Mehrzahl von Speicherzellen, welche in dem ersten Speicherblock BLK1 enthalten sind, können mit den 1_1-ten bis 1_n-ten lokalen Wort-Leitungen LWL1_1 bis LWL1_n verbunden sein.
  • In ähnlicher Weise kann der zweite Speicherblock BLK2 mit 2_1-ten bis 2_n-ten lokalen Wort-Leitungen WL2_1 bis LWL2_n gekoppelt sein, der dritte Speicherblock BLK3 kann mit 3_1-ten bis 3_n-ten lokalen Wort-Leitungen LWL3_1 bis LWL3_n gekoppelt sein, und der vierte Speicherblock BLK4 kann mit 4_1-ten bis 4_n-ten lokalen Wort-Leitungen LWL4_1 bis LWL4_n gekoppelt sein.
  • In einer Ausführungsform können 1_1-te bis 1_n-te globale Wort-Leitungen GWL1_1 bis GWL1_n selektiv mit dem ersten und dritten Speicherblock BLK1 und BLK3 durch erste und zweite Durchlassschaltergruppen PSG1 und PSG2 gekoppelt sein. 2_1-te bis 2_n-te globale Wort-Leitungen GWL2_1 bis GWL2_n können durch die ersten und zweiten Durchlassschaltergruppen PSG1 und PSG2 selektiv mit dem zweiten und vierten Speicherblock BLK2 und BLK4 gekoppelt sein.
  • In einer Ausführungsform kann die erste Durchlassschaltergruppe PSG1 eine Mehrzahl von Durchlassschaltern enthalten, welche als Antwort auf eine Spannung, welche an eine erste Block-Wort-Leitung BLKWL1 angelegt wird, ein- oder ausgeschaltet werden, wobei die Mehrzahl von Durchlassschaltern als NMOS-Transistoren implementiert sein kann. Die zweite Durchlassschaltergruppe PSG2 kann eine Mehrzahl von Durchlassschaltern enthalten, welche als Antwort auf eine Spannung, welche an eine zweite Block-Wort-Leitung BLKWL2 angelegt wird, ein- oder ausgeschaltet werden, wobei die Mehrzahl von Durchlassschaltern als NMOS-Transistoren implementiert sein kann.
  • Wenn eine Einschaltspannung an die erste und zweite Block-Wort-Leitung BLKWL1 und BLKWL2 angelegt wird und die Durchlassschalter, welche in der ersten und zweiten Durchlassschaltergruppe PSG1 und PSG2 enthalten sind, eingeschaltet sind, können die 1_1-ten bis 1_n-ten globalen Wort-Leitungen GWL1_1 bis GWL1_n gemeinsam mit dem ersten und dritten Speicherblock BLK1 und BLK3 gekoppelt sein, und die 2_1-ten bis 2_n-ten globalen Wort-Leitungen GWL2_1 bis GWL2_n können gemeinsam mit dem zweiten und vierten Speicherblock BLK2 und BLK4 gekoppelt sein.
  • Wenn eine Einschaltspannung an die erste Block-Wort-Leitung BLKWL1 und eine Ausschaltspannung an die zweite Block-Wort-Leitung BLKWL2 angelegt wird, können die Durchlassschalter, welche in der ersten Durchlassschaltergruppe PSG1 enthalten sind, eingeschaltet werden, und die Durchlassschalter, welche in der zweiten Durchlassschaltergruppe PSG2 enthalten sind, können ausgeschaltet werden. Daher sind die 1_1-ten bis 1_n-ten globalen Wort-Leitungen GWL1_1 bis GWL1_n mit dem ersten Speicherblock BLK1 gekoppelt und sind nicht mit dem dritten Speicherblock BLK3 gekoppelt. Ferner sind die 2_1-ten bis 2_n-ten globalen Wort-Leitungen GWL2_1 bis GWL2_n mit dem zweiten Speicherblock BLK2 gekoppelt und sind nicht mit dem vierten Speicherblock BLK4 gekoppelt.
  • Im Gegensatz dazu können, wenn eine Ausschaltspannung an die erste Block-Wort-Leitung BLKWL1 und eine Einschaltspannung an die zweite Block-Wort-Leitung BLKWL2 angelegt wird, die Durchlassschalter, welche in der ersten Durchlassschaltergruppe PSG1 enthalten sind, ausgeschaltet werden, und die Durchlassschalter, welche in der zweiten Durchlassschaltergruppe PSG2 enthalten sind, können eingeschaltet werden. Daher sind die 1_1-ten bis 1_n-ten globalen Wort-Leitungen GWL1_1 bis GWL1_n mit dem dritten Speicherblock BLK3 gekoppelt und sind nicht mit dem ersten Speicherblock BLK1 gekoppelt. Ferner sind die 2_1-ten bis 2_n-ten globalen Wort-Leitungen GWL2_1 bis GWL2_n mit dem vierten Speicherblock BLK4 gekoppelt und sind nicht mit dem zweiten Speicherblock BLK2 gekoppelt.
  • Folglich kann ein Speicherblock basierend auf der Spannung, welche an die entsprechende Block-Wort-Leitung angelegt wird, ausgewählt werden, und eine Betriebsspannung, welche von dem Spannungsgenerator (z.B. 122 von 2) ausgegeben wird, kann durch die globalen Wort-Leitungen und die Durchlassschaltergruppen an einen ausgewählten Speicherblock übertragen werden.
  • 5 ist ein Diagramm, welches Änderungen in Spannungen veranschaulicht, welche an die jeweiligen Leitungen und ein Kanalpotential während eines Erkennungsvorgangs angelegt werden.
  • Unter Bezugnahme auf die 4 und 5 veranschaulicht 5 Änderungen bei Spannungen, welche an eine ausgewählte Wort-Leitung Ausgewählte WL, nicht-ausgewählte Wort-Leitungen Nicht-Ausgewählte WLen, und eine Block-Wort-Leitung BLKWL angelegt werden, und bei einem Kanalpotential während eines Erkennungsvorgangs, welcher an der ausgewählten Wort-Leitung Ausgewählte WL, aus der Mehrzahl von lokalen Wort-Leitungen LWL1_1 bis LWL1_n, LWL2_1 bis LWL2_n, LWL3_1 bis LWL3_n, und LWL4_1 bis LWL4_n von 4 durchgeführt wird. Der Erkennungsvorgang kann ein Lesevorgang oder ein Verifizierungsvorgang sein.
  • In 5 wird angenommen, dass die ausgewählte Wort-Leitung Ausgewählte WL, aus der Mehrzahl von Wort-Leitungen, die 1_1-te lokale Wort-Leitung LWL1_1 ist und die übrigen lokalen Wort-Leitungen nicht-ausgewählte Wort-Leitungen Nicht-Ausgewählte WLen sind. Da die 1_1-te lokale Wort-Leitung LWL1_1 die ausgewählte Wort-Leitung ist, können Speicherzellen, welche mit der 1_1-ten lokalen Wort-Leitung LWL1_1 gekoppelt sind, aus den Speicherzellen im ersten Speicherblock BLK1, die ausgewählten Speicherzellen sein.
  • In einer Ausführungsform kann zum Zeitpunkt t1 ein Erkennungsvorgang durchgeführt werden. Der Erkennungsvorgang kann ein Vorgang zum Erkennen der 1_1-ten lokalen Wort-Leitung LWL1_1 sein, welche die ausgewählte Wort-Leitung Ausgewählte WL ist. Das heißt, zur Zeit t1 kann der Erkennungsvorgang ein Lesevorgang oder ein Verifizierungsvorgang an den ausgewählten Speicherzellen sein, welche mit der 1_1-ten lokalen Wort-Leitung LWL1_1 gekoppelt sind.
  • Während des Erkennungsvorgangs an den ausgewählten Speicherzellen, welche mit der Wort-Leitung Ausgewählte WL gekoppelt sind, kann die Steuerlogik (z.B. 130 von 2) die periphere Schaltung (z.B. 120 von 2) so steuern, dass der Erkennungsvorgang mittels Anlegen einer Einschaltspannung an die erste Block-Wort-Leitung BLKWL1 und Anlegen einer Erkennungsspannung an die 1_1-te globale Wort-Leitung GWL1_1 durchgeführt wird.
  • Ferner kann die Steuerlogik (z.B. 130 von 2) die periphere Schaltung (z.B. 120 von 2) so steuern, dass der Erkennungsvorgang mittels Anlegen einer Ausschaltspannung an die zweite Block-Wort-Leitung BLKWL2 und Anlegen einer Durchlassspannung Upass an die übrigen globalen Wortleitungen außer der 1_1-ten globalen Wortleitung GWL1_1 durchgeführt wird.
  • Als Ergebnis kann der Spannungslevel der 1_1-ten lokalen Wort-Leitung LWL1_1, welche die ausgewählte Wort-Leitung Ausgewählte WL ist, auf einen Erkennungsspannungslevel gesetzt werden, und der Spannungslevel der 1_2-ten bis 1_n-ten lokalen Wort-Leitungen LWL1_2 bis LWL1_n kann auf die Durchlassspannung Upass gesetzt werden, und somit kann der Erkennungsvorgang durchgeführt werden.
  • Zur Zeit t1 kann die Spannung, welche an der ausgewählten Wort-Leitung Ausgewählte WL anliegt, eine erste Lesespannung Uread1 sein. Die erste Lesespannung Uread1 kann eine Spannung zum Unterscheiden zwischen einem gelöschten Zustand und Programmierzuständen der ausgewählten Speicherzellen sein, welche mit der ausgewählten Wort-Leitung Ausgewählte WL gekoppelt sind. In anderen Ausführungsformen kann die Spannung, welche an die ausgewählte Wort-Leitung Ausgewählte WL angelegt wird, eine erste Verifizierungsspannung sein. Die erste Verifizierungsspannung kann eine Spannung zum Bestimmen sein, ob die ausgewählten Speicherzellen, welche mit der ausgewählten Wort-Leitung Ausgewählte WL gekoppelt sind, auf einen Zielprogrammierzustand programmiert worden sind. Die erste Lesespannung Uread1 und die erste Verifizierungsspannung können Erkennungsspannungen sein.
  • Zur Zeit t1 kann die Spannung, welche an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt wird, eine Durchlassspannung Upass sein. Die Durchlassspannung Upass kann eine Spannung zum Einschalten der Speicherzellen sein, welche mit den Wort-Leitungen, mit Ausnahme der ausgewählten Wort-Leitung Ausgewählte WL, gekoppelt sind. Die Spannung, welche an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt ist, kann auf der Durchlassspannung Upass beibehalten werden, bis der Erkennungsvorgang abgeschlossen ist. Das heißt, bis der erste und der zweite Lesevorgang oder der erste und der zweite Verifizierungsvorgang abgeschlossen sind, kann die Durchlassspannung Upass an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt werden.
  • Zur Zeit t1 kann die Spannung, welche an der Block-Wort-Leitung BLKWL anliegt, eine Einschaltspannung Uto sein. Die Einschaltspannung Uto kann eine Spannung zum Einschalten der Durchlassschalter sein, welche in der ersten Durchlassschaltergruppe PSG1 enthalten sind, welche mit der Block-Wort-Leitung BLKWL gekoppelt ist. Zur Zeit t1 kann die Spannung, welche an der Block-Wort-Leitung BLKWL anliegt, auf dem Level der Einschaltspannung Uto beibehalten werden, bis alle Wort-Leitungen entladen sind, nachdem ein Ausgleichen durchgeführt wurde. Das heißt, bis alle Wortleitungen in einen Grundzustand eintreten, können die Durchlassschalter, welche in der ersten Durchlassschaltergruppe PSG1 enthalten sind, welche mit der Block-Wort-Leitung BLKWL gekoppelt ist, eingeschaltet bleiben.
  • Zur Zeit t1, wenn die erste Erkennungsspannung an die ausgewählte Wort-Leitung Ausgewählte WL und die Durchlassspannung Upass an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt wird, kann der Erkennungsvorgang gestartet werden. In einer Ausführungsform kann die erste Erkennungsspannung die erste Lesespannung Uread1 oder die erste Verifizierungsspannung sein. Nachdem der Erkennungsvorgang gestartet wurde, können programmierte Daten, welche in den Speicherzellen gespeichert sind, welche mit der ausgewählten Wort-Leitung gekoppelt sind, durch Bit-Leitungen erkannt werden, welche jeweils mit den Speicherzellen gekoppelt sind.
  • In einer Ausführungsform können die Daten, welche durch die Bit-Leitungen erkannt werden, in der Seitenpuffergruppe von 2 (z. B. 123 von 2) gespeichert werden. Die erkannten Daten können Lesedaten oder Verifizierungsdaten sein. Die Lesedaten können Daten sein, welche durch die Bit-Leitungen gelesen werden, um die Daten zu lesen, welche in die Speicherzellen programmiert sind. Die Verifizierungsdaten können Daten sein, welche durch die Bit-Leitungen gelesen werden, um die Daten zu verifizieren, welche in die Speicherzellen programmiert wurden. Die Programmierzustände der Speicherzellen können basierend auf den erkannten Daten bestimmt werden.
  • In einer Ausführungsform kann das Kanalpotential das Potential eines Kanals einer Mehrzahl von Speicherzellen sein, welche mit irgendeiner einer Mehrzahl von Zellen-Strings gekoppelt sind, welche mit den Bit-Leitungen gekoppelt sind. Bevor der Erkennungsvorgang durchgeführt wird, kann das Kanalpotential 0 V betragen.
  • Zur Zeit t1 kann das Kanalpotential sich augenblicklich oder schnell erhöhen, und kann dann auf 0 V zurückkehren. Im Einzelnen kann mit dem Starten des Erkennungsvorgangs die Erkennungsspannung an die ausgewählte Wort-Leitung Ausgewählte WL angelegt werden, und die Durchlassspannung Upass kann an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt werden. Wenn die Erkennungsspannung und die Durchlassspannung Upass an die ausgewählte Wort-Leitung Ausgewählte WL und an die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen jeweils angelegt werden, kann eine Kanal-Kopplung zwischen Wort-Leitungen eintreten. Wenn eine Kanal-Kopplung zwischen Wort-Leitungen eintritt, kann sich das Kanalpotential erhöhen. Das erhöhte Kanalpotenzial kann nach Ablauf einer vorbestimmten Zeit auf 0 V zurückkehren
  • Das Kanalpotential, welches zu 0 V zurückgekehrt ist, kann in Abhängigkeit vom Programmierzustand der Speicherzellen verschiedene Levels aufweisen. Das heißt, da die Mehrzahl von Speicherzellen, welche mit dem Zellen-String gekoppelt sind, verschiedene Programmierzustände aufweisen können, können Ströme, welche durch die Mehrzahl von Speicherzellen fließen, in Abhängigkeit von den Spannungen, welche an die Wort-Leitungen angelegt werden, variieren. Als Ergebnis kann das Kanalpotenzial verschiedene Werte aufweisen, welche von den Programmierzuständen der Mehrzahl von Speicherzellen, welche mit dem Zellen-String gekoppelt sind, abhängig sind.
  • Das Kanalpotential kann nach Beendigung des Erkennungsvorgangs auf 0 V zurückkehren. Das heißt, wenn die Mehrzahl von Wort-Leitungen entladen wird, können auch die Bit-Leitungen entladen werden, und somit kann das Kanalpotential auf 0 V zurückkehren.
  • In einer Ausführungsform kann nach dem Durchführen des Erkennungsvorgangs ein Ausgleichsvorgang durchgeführt werden. Der Ausgleichsvorgang kann ein Vorgang des gleichzeitigen Entladens der Mehrzahl von Wort-Leitungen sein, welche mit dem Speicherblock gekoppelt sind. Die Mehrzahl von Wort-Leitungen, welche mit dem Speicherblock gekoppelt sind, können eine ausgewählte Wort-Leitung Ausgewählte WL und nicht-ausgewählte Wort-Leitungen Nicht-Ausgewählte WLen enthalten.
  • Unter der Annahme, dass ein Entladevorgang an den Wort-Leitungen durchgeführt wird, ohne dass ein Ausgleichsvorgang durchgeführt wird, sind Spannungslevel, welche an die ausgewählte Wort-Leitung Ausgewählte WL und die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen angelegt werden, voneinander verschieden, und somit können sich Zeitpunkte, zu welchen der Entladevorgang abgeschlossen werden soll, voneinander unterscheiden. Daher kann das Potenzial der ausgewählten Wort-Leitung Ausgewählte WL auf die Durchlassspannung Upass gesetzt werden, so dass ein Entladen der Mehrzahl von Wort-Leitungen gleichzeitig abgeschlossen werden kann.
  • Im Einzelnen kann, nachdem der erste Lesevorgang oder der erste Verifizierungsvorgang durchgeführt wurde, die Durchlassspannung Upass an die ausgewählte Wort-Leitung Ausgewählte WL angelegt werden. Nachdem die Durchlassspannung Upass an die ausgewählte Wort-Leitung Ausgewählte WL angelegt wurde, können die ausgewählte Wort-Leitung Ausgewählte WL und die nicht-ausgewählten Wort-Leitungen Nicht-Ausgewählte WLen alle gleichzeitig von der gleichen Durchlassspannung Upass entladen werden. Das heißt, wenn das Potenzial der ausgewählten Wort-Leitung Ausgewählt WL zum Zeitpunkt t2 auf die Durchlassspannung Upass gesetzt wird, und die Potenziale aller Wort-Leitungen, einschließlich der ausgewählten Wort-Leitung Ausgewählte WL, auf dieselbe Durchlassspannung Upass gesetzt werden, können alle Wort-Leitungen während eines gemeinsamen Zeitraums von Zeit t2 bis Zeit t3 gleichzeitig um denselben Betrag entladen werden.
  • In einer Ausführungsform können, da die Programmierzustände der Mehrzahl von Speicherzellen, welche mit dem Zellen-String gekoppelt sind, voneinander verschieden sind, die Abschaltzeitpunkte der Mehrzahl von Speicherzellen während eines Entladens der Bit-Leitungen variieren. Da die Abschaltzeitpunkte der Mehrzahl von Speicherzellen variieren, kann eine kapazitive Kopplung zwischen den Wort-Leitungen eintreten, und das Kanalpotential kann aufgrund des Auftretens der kapazitiven Kopplung einen negativen Wert aufweisen. Als Ergebnis variieren die Abschaltzeitpunkte der Mehrzahl von Speicherzellen, was in Channel-Negative-Boosting resultiert.
  • Da Channel-Negative-Boosting eintritt, kann das Kanalpotenzial einen negativen Wert aufweisen. Während des Zeitraums von Zeit t2 bis Zeit t3 ändert sich das Kanalpotenzial aufgrund des Channel-Negative-Boosting in ein negatives Potenzial, nach welchem das Kanalpotenzial aufgrund eines Wiederherstellungsvorgangs zur Zeit t3 auf 0 V zurückkehren kann.
  • In einer Ausführungsform können sich während des Wiederherstellungsvorgangs auch die Potenziale der Wort-Leitungen zusammen mit dem Kanalpotenzial aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen erhöhen. Nachdem sich die Potenziale der Wort-Leitungen erhöht haben, ist eine beträchtliche Zeit mit erhöhten Potenzialen der Wort-Leitungen vergangen, und somit können sich die Schwellenspannungslevel der Speicherzellen in einem gelöschten Zustand aufgrund von Retention erhöhen. Das heißt, dass sich Zellenbelastung auf die Speicherzellen im gelöschten Zustand erhöhen kann.
  • Ferner tritt eine Differenz zwischen den Potentiallevels des Kanals und der Wort-Leitungen ein, und somit kann ein Refresh-Lesevorgang wiederholt im Ruhezustand oder Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) durchgeführt werden. Der Ruhezustand oder Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) kann ein Zustand sein, in welchem, nachdem der entsprechende Vorgang abgeschlossen wurde, die Speichervorrichtung (z.B. 100 von 2) darauf wartet, dass ein nachfolgender Vorgang durchgeführt wird, d.h. ein Zustand, in welchem kein Vorgang durchgeführt wird.
  • In einer Ausführungsform kann bei wiederholtem Durchführen eines Refresh-Lesevorgangs ein Uncorrectable-Error-Correction-Code (UECC)-Ausfall eintreten, bei welchem Fehler in den erkannten Daten nicht korrigierbar sind.
  • Daher wird in der vorliegenden Offenbarung ein Verfahren zum Verhindern des Eintretens eines Phänomens vorgeschlagen, bei welchem sich die Schwellenspannungslevel von Speicherzellen ändern, mittels Reduzierung der Zeit, während welcher die Potentiallevel von Wort-Leitungen auf positiven Werten beibehalten werden.
  • 6 ist ein Diagramm, welches ein Verschieben einer Schwellenspannungsverteilung in einem gelöschten Zustand veranschaulicht, welches auf ein Erhöhen der Potentiale von Wort-Leitungen zurückzuführen ist.
  • Mit Bezug auf 6 werden Schwellenspannungsverteilungen von Speicherzellen veranschaulicht. In 6 wird angenommen, dass eine Speichervorrichtung (z. B. 100 aus 2) einen Programmiervorgang unter Verwendung eines Single-Level-Zellen (SLZ)-Schemas durchführt. Daher können sich die Speicherzellen in einem gelöschten Zustand E oder in einem Programmierzustand P befinden.
  • In anderen Ausführungsformen kann 6 auch auf einen Fall angewendet werden, in welchem die Speichervorrichtung (z.B. 100 von 2) einen Programmiervorgang unter Verwendung einer Multi-Level-Zelle (MLZ), einer Triple-Level-Zelle (TLZ) oder einer Quadruple-Level-Zelle (QLZ) durchführt.
  • Unter Bezugnahme auf 5 können sich, wenn zur Zeit t3 ein Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, durchgeführt wird, die Potentiale der Wort-Leitungen zusammen mit einem Kanalpotential aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen erhöhen.
  • In dem Zustand, in welchem sich die Potenziale der Wort-Leitungen erhöhen, setzt sich das Floating der Wort-Leitungen fort, und somit können Speicherzellen verschlechtert werden. Das heißt, eine Retention der Speicherzellen kann eintreten.
  • In einer Ausführungsform können sich die Schwellenspannungen von Speicherzellen in einem gelöschten Zustand E aufgrund von Retention der Speicherzellen auf E' erhöhen. Das heißt, eine Belastung auf die Speicherzellen kann sich erhöhen.
  • Ferner wird, wenn sich die Schwellenspannungen der Speicherzellen in einem gelöschten Zustand E erhöhen, wiederholt ein Refresh-Lesevorgang durchgeführt. Durch die Wiederholung des Refresh-Lesevorgangs kann ein UECC-Ausfall eintreten, bei welchem Fehler in den erkannten Daten nicht korrigierbar sind.
  • Um zu verhindern, dass der oben beschriebene UECC-Ausfall eintritt, wird in den nachfolgenden Zeichnungen ein Verfahren zum Entladen von Wort-Leitungen im Ruhezustand oder im Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) beschrieben.
  • 7 ist ein Diagramm, welches Potentiale von Wort-Leitungen veranschaulicht, welche sich mittels Entladen der Wort-Leitungen nach einem Wiederherstellungsvorgang verändert haben.
  • Unter Bezugnahme auf 5 und 7 veranschaulicht 7 einen Prozess zum Entladen von Wort-Leitungen in einer Ruhezeit oder Bereitschaftszeit einer Speichervorrichtung (z.B. 100 von 2), nachdem der Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, zur Zeit t3 von 5 durchgeführt worden ist.
  • In 7 sind, vor Zeit t4, Änderungen der Spannungen, welche an die jeweiligen Leitungen angelegt sind, und des Kanalpotentials identisch mit denen von 5, so dass auf eine erneute Beschreibung verzichtet wird.
  • Unter Bezugnahme auf 5 kann aufgrund des Wiederherstellungsvorgangs, welcher einem Channel-Negative-Boosting entspricht, welches zur Zeit t3 durchgeführt wird, ein Kanalpotential zur Zeit t4 auf 0 V zurückkehren.
  • Wenn sich jedoch das Kanalpotenzial zur Zeit t4 wieder von einem negativen Wert auf 0 V erhöht, können die Potenziale der Wort-Leitungen aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen positive Werte aufweisen, welche sich von einer Massespannung unterscheiden. Das heißt, wenn sich das Kanalpotenzial erhöht, können sich die Potenziale der Wort-Leitungen zusammen mit dem Kanalpotenzial erhöhen.
  • In einer Ausführungsform kann, um die erhöhten Potentiale der Wort-Leitungen auf 0 V zurückzusetzen, die Speichervorrichtung (z.B. 100 von 2) die Wort-Leitungen in einem Ruhezustand oder einem Bereitschaftszustand entladen. Der Ruhezustand oder der Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) kann ein Zustand sein, in welchem die Speichervorrichtung (z.B. 100 von 2) nach Abschluss des entsprechenden Vorgangs darauf wartet, dass ein nachfolgender Vorgang durchgeführt wird, d.h. ein Zustand, in welchem kein Vorgang durchgeführt wird.
  • Im Einzelnen können die Wortleitungen nachdem der Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, durchgeführt worden ist, auf positive Spannungen floaten.
  • In einer Ausführungsform läuft Zeit in dem Zustand ab, in welchem sich die Potentiale der Wort-Leitungen erhöht haben, und dann kann die Speichervorrichtung (z.B. 100 von 2) zur Zeit t5 in einen Ruhezustand oder Bereitschaftszustand eintreten.
  • Daher kann die Speichervorrichtung (z.B. 100 von 2), da die Speichervorrichtung (z.B. 100 von 2) zur Zeit t5 im Bereitschaftszustand ist, die Wort-Leitungen mittels Einschalten von Transistoren, welche mit einer ersten Block-Wort-Leitung BLKWL1 gekoppelt sind, entladen, d.h. die Transistoren in der ersten Durchlassschaltergruppe PSG1 von 4.
  • Im Einzelnen kann, zur Zeit t5, die Speichervorrichtung (z.B. 100 von 2) eine positive Spannung an die erste Block-Wort-Leitung BLKWL1 anlegen. Daher können sich die Potentiale der 1_1-ten bis 1_n-ten lokalen Wort-Leitungen LWL1_1 bis LWL1_n verringern, wenn die Transistoren in der ersten Durchlassschaltergruppe PSG1 eingeschaltet sind.
  • Folglich entlädt die Speichervorrichtung (z.B. 100 von 2) während des Erkennungsvorgangs Wortleitungen, welche zu positiven Spannungen gefloatet sind, nachdem der Wiederherstellungsvorgang, welcher dem Channel-Negative-Boosting entspricht, im Ruhezustand oder Bereitschaftszustand durchgeführt wurde, und verhindert somit oder mildert ein Phänomen, bei welchem sich die Schwellenspannungslevel der Speicherzellen ändern.
  • 8 ist ein Diagramm, welches die Konfiguration einer Block-Wort-Leitung-Steuereinheit 150 von 1 und 2 veranschaulicht.
  • Bezug nehmend auf 8 kann die Block-Wort-Leitung-Steuereinheit 150 einen Ruhezustandssensor 151, eine Spannungssteuerung 153, und einen Vorgangssignalgenerator 155 enthalten.
  • In einer Ausführungsform kann der Ruhezustandssensor 151 erkennen, ob sich die Speichervorrichtung (z.B. 100 von 2) in einem Ruhezustand befindet. Der Ruhezustand der Speichervorrichtung (z.B. 100 von 2) kann der Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) sein.
  • Zum Beispiel kann der Ruhezustandssensor 151 basierend auf einem Bereit/Beschäftigt-Signal BB oder einem Signal, welches intern von der Speichervorrichtung (z.B. 100 von 2) generiert wird, bestimmen, ob die Speichervorrichtung (z.B. 100 von 2) in einem Ruhezustand ist.
  • Der Ruhezustandssensor 151 kann basierend auf dem Ergebnis eines Bestimmens, ob die Speichervorrichtung (z.B. 100 von 2) in einem Ruhezustand ist, Statusinformationen STATUS_INF generieren und ausgeben. Dabei können die Statusinformationen STATUS_INF Informationen enthalten, welche sich darauf beziehen, ob die Speichervorrichtung (z.B. 100 von 2) in einem Ruhezustand ist.
  • In einer Ausführungsform kann die Spannungssteuereinheit 153 den Spannungslevel steuern, welcher an eine Block-Wort-Leitung anzulegen ist. Die Block-Wort-Leitung, welche mittels der Spannungssteuereinheit 153 gesteuert wird, kann eine Wort-Leitung sein, welche mit einem Transistor gekoppelt ist, mit welchem eine lokale Wort-Leitung und eine globale Wort-Leitung, welche der ausgewählten Wort-Leitung entspricht, gekoppelt sind.
  • Unter Bezugnahme auf 4 und 5 ist die ausgewählte Wort-Leitung Ausgewählte WL eine 1_1-te lokale Wort-Leitung LWL1_1, und somit kann die Spannungssteuereinheit 153 einen Spannungslevel steuern, welcher an eine erste Block-Wort-Leitung BLKWL1 anzulegen ist, welche mit einem Gate eines Transistors gekoppelt ist, um die 1_1-te lokale Wort-Leitung LWL1_1 mit der 1_1-ten globalen Wort-Leitung GWL1_1 zu koppeln.
  • In einer Ausführungsform kann die Spannungssteuereinheit 153, wenn die Spannungssteuereinheit 153 ein Wiederherstellungsvorgang-Abschlusssignal WDH_SIG empfängt, Spannungsinformationen SPAN_INF ausgeben, welche Informationen über einen Spannungslevel enthalten, welcher an die Block-Wort-Leitung anzulegen ist. Dabei kann das Wiederherstellungsvorgang-Abschlusssignal WDH_SIG ein Signal sein, welches anzeigt, dass nach einem Ausgleichsvorgang zum Setzen des Potenzials der ausgewählten Word-Leitung auf einen Durchlassspannungslevel während eines Erkennungsvorgangs ein Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, welches mittels des Entladens der Word-Leitungen verursacht wird, abgeschlossen wurde.
  • Das heißt, um die erhöhten Potentiale der Wort-Leitungen, nachdem der Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, abgeschlossen ist, wieder zu reduzieren, kann die Spannungssteuereinheit 153 den Spannungslevel setzen, welcher an die Block-Wort-Leitung anzulegen ist.
  • In einer Ausführungsform kann der Vorgangssignalgenerator 155 ein Vorgangssignal OPSIG basierend auf Statusinformationen STATUS_INF und Spannungsinformationen SPAN_INF generieren, und kann das Vorgangssignal OPSIG ausgeben. Dabei können die Statusinformationen STATUS_INF von dem Ruhezustandssensor 151 ausgegeben werden, und die Spannungsinformationen SPAN_INF können von der Spannungssteuereinheit 153 ausgegeben werden.
  • Im Einzelnen kann der Vorgangssignalgenerator 155 das Vorgangssignal OPSIG ausgeben, wenn die Statusinformationen STATUS_INF, welche von dem Ruhezustandssensor 151 ausgegeben werden, anzeigen, dass die Speichervorrichtung (z.B. 100 von 2) in einem Ruhezustand ist, und Spannungsinformationen SPAN_INF, welche Informationen über den Spannungslevel enthalten, welcher an die Block-Wort-Leitung anzulegen ist, von der Spannungssteuereinheit 153 empfangen werden. Dabei kann das Vorgangssignal OPSIG ein Signal sein, welches anweist, die Spannung, welche einen der Spannungsinformation SPAN_INF entsprechenden Level aufweist, an die Block-Wort-Leitung anzulegen. Zum Beispiel kann das Vorgangssignal OPSIG an den Spannungsgenerator von 2 (z. B. 122 von 2) ausgegeben werden.
  • Das heißt, nachdem die Speichervorrichtung (z.B. 100 von 2) einen Erkennungsvorgang durchführt, kann ein Spannungslevel zum Entladen der Wort-Leitungen im Ruhezustand der Speichervorrichtung (z.B. 100 von 2) gesetzt werden, und eine Spannung, welche den gesetzten Level aufweist, kann an die Block-Wort-Leitung angelegt werden.
  • Der Spannungslevel, welcher an der Block-Wort-Leitung im Ruhezustand der Speichervorrichtung (z.B. 100 von 2) anliegt, wird im Folgenden unter Bezugnahme auf 9 detailliert beschrieben.
  • 9 ist ein Diagramm, welches Spannungen veranschaulicht, welche an eine Block-Wort-Leitung angelegt werden, um Wort-Leitungen zu entladen.
  • Unter Bezugnahme auf 9 sind in 9 ein Bereit/Beschäftigt-Signal BB, welches den Bereitschaftszustand oder den Beschäftigtzustand der Speichervorrichtung (z.B. 100 von 2) anzeigt, ein Spannungslevel, welcher an einer ersten Block-Wort-Leitung BLKWL1 anliegt, und ein Spannungslevel, welcher an einer 1_1-ten globalen Wort-Leitung GWL1_1 anliegt, veranschaulicht.
  • Unter Bezugnahme auf 4, 5 und 9 ist die ausgewählte Wort-Leitung Ausgewählte WL eine 1_1-te lokale Wort-Leitung LWL1_1, und somit kann die erste Block-Wort-Leitung BLKWL1 eine Wort-Leitung sein, welche mit dem Gate eines Transistors gekoppelt ist, um die 1_1-te lokale Wort-Leitung LWL1_1 mit der 1_1-ten globalen Wort-Leitung GWL1_1 in 9 zu koppeln. Ferner kann unter Bezugnahme auf die 7 und 9 Zeit t4 ein Zeitpunkt sein, zu welchem ein Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting entspricht, in 9 abgeschlossen ist.
  • In einer Ausführungsform führt die Speichervorrichtung (z.B. 100 von 2) vor Zeit t4 einen Wiederherstellungsvorgang durch, welcher einem Channel-Negative-Boosting entspricht, und somit kann das Bereit/Beschäftigt-Signal BB in einem niedrigen Zustand sein. Das heißt, das Bereit/Beschäftigt-Signal BB kann den Beschäftigtzustand der Speichervorrichtung (z. B. 100 in 2) anzeigen.
  • Ferner kann, weil die Speichervorrichtung (z.B. 100 von 2) den Wiederherstellungsvorgang vor Zeit t4 durchführt, eine Einschaltspannung (z.B. Uto von 5) an die erste Block-Wort-Leitung BLKWL1 angelegt werden, und an die 1_1-te globale Wort-Leitung GWL1_1 wird keine Spannung angelegt. Das heißt, für den Wiederherstellungsvorgang kann eine Spannung zum Einschalten des Transistors, welcher mit der ersten Block-Wort-Leitung BLKWL1 gekoppelt ist, vor Zeit t4 an die erste Block-Wort-Leitung BLKWL1 angelegt werden.
  • Danach kann die Speichervorrichtung (z.B. 100 aus 2) in einem Ruhezustand sein.
  • Folglich, weil die Speichervorrichtung (z.B. 100 von 2) in einem Wartezustand ist, in welchem ein Vorgang im Ruhezustand nicht durchgeführt wird, kann das Bereit/Beschäftigt-Signal BB in einem hohen Zustand sein, welcher den Bereitschaftszustand der Speichervorrichtung (z.B. 100 von 2) anzeigt. Um das Potential der Wortleitung, welches sich durch den Wiederherstellungsvorgang erhöht, zu verringern, wenn das Bereit/Beschäftigt-Signal BB in einem hohen Zustand ist, d.h. während der ersten Ruhezeit t_IDLE1 nach Zeit t4, kann eine Spannung, welche einen Level niedriger als eine Einschaltspannung (z.B. Uto von 5) aufweist, an die erste Block-Wort-Leitung BLKWL1 angelegt werden. Dabei kann der Spannungslevel, welcher an die erste Block-Wort-Leitung BLKWL1 angelegt ist, auf verschiedene Werte innerhalb eines Bereichs von Level, welche niedriger sind als die Einschaltspannung (z. B. Uto in 5), geändert werden. Zum Beispiel kann die Spannung, welche an die erste Block-Wort-Leitung BLKWL1 während der ersten Ruhezeit t_IDLE1 angelegt wird, 0 V betragen oder ein Spannungslevel aufweisen, welcher relativ zur Einschaltspannung Uto nahe bei 0 V liegt.
  • Da 0 V oder die Spannung, welche einen Level nahe 0 V aufweist, an die erste Block-Wort-Leitung BLKWL1 während der ersten Ruhezeit t_IDLE1 angelegt wird, können Ladungen, welche in den Transistoren gefangen sind, welche mit der ersten Block-Wort-Leitung BLKWL1 gekoppelt sind, freigesetzt werden, und die Potentiale der Wort-Leitungen können verringert werden.
  • Nach Ablauf der ersten Ruhezeit t_IDLE1 führt die Speichervorrichtung (z.B. 100 von 2) zur Zeit t5 erneut den Erkennungsvorgang durch, und somit kann das Bereit/Beschäftigt-Signal BB von einem hohen Zustand in einen niedrigen Zustand übergehen, welcher den Beschäftigtzustand der Speichervorrichtung (z.B. 100 von 2) anzeigt.
  • Unter der Annahme, dass die Speichervorrichtung (z.B. 100 von 2) den Erkennungsvorgang zur Zeit t5 durchführt, kann eine Einschaltspannung (z.B. Uto von 5) an die erste Block-Wort-Leitung BLKWL1 angelegt werden, und eine Erkennungsspannung oder eine Durchlassspannung kann an die 1_1-te globale Wort-Leitung GWL1_1 angelegt werden.
  • Danach, nachdem der Erkennungsvorgang der Speichervorrichtung (z.B. 100 von 2) zur Zeit t6 abgeschlossen ist, kann die Speichervorrichtung (z.B. 100 von 2) in den Ruhezustand eintreten. Wenn die Speichervorrichtung (z. B. 100 von 2) im Ruhezustand ist, kann das Bereit/Beschäftigt-Signal BB von einem niedrigen Zustand in einen hohen Zustand übergehen.
  • Um das Potential der Wort-Leitung, welche mittels des Wiederherstellungsvorgangs erhöht wurde, zu verringern, wenn das Bereit/Beschäftigt-Signal BB in einem hohen Zustand ist, d.h. während einer zweiten Ruhezeit t_IDLE2 nach der Zeit t6, kann eine Spannung, welche einen Level niedriger als die Einschaltspannung (z.B. Uto von 5) aufweist, an die erste Block-Wort-Leitung BLKWL1 angelegt werden. Dabei kann der Spannungslevel, welcher an die erste Block-Wort-Leitung BLKWL1 angelegt ist, auf verschiedene Werte innerhalb eines Bereichs von Level, welche niedriger sind als die Einschaltspannung (z.B. Uto von 5), geändert werden.
  • Das heißt, da 0 V oder die Spannung, welche einen Level nahe 0 V relativ zur Einschaltspannung Uto aufweist, während der zweiten Ruhezeit t_IDLE2 wieder an die erste Block-Wort-Leitung BLKWL1 angelegt wird, können Ladungen, welche in den Transistoren, welche mit der ersten Block-Wort-Leitung BLKWL1 gekoppelt sind, eingeschlossen sind, freigesetzt werden, und die Potentiale der Wort-Leitungen können sich verringern.
  • Als Ergebnis kann die Speichervorrichtung (z.B. 100 von 2) in dem Zustand, in welchem die Potentiale der Wort-Leitungen nach dem Erkennungsvorgang auf einen positiven Spannungslevel gefloatet sind, 0 V oder eine Spannung, welche einen Level nahe 0 V aufweist, an die erste Block-Wort-Leitung BLKWL1 anlegen. Die Speichervorrichtung (z.B. 100 von 2) kann die Wort-Leitungen rasch entladen, mittels Anlegen von 0 V oder einer Spannung, welche einen Level von nahe 0 V relativ zur Einschaltspannung Uto aufweist, an die erste Block-Wort-Leitung BLKWL1.
  • Folglich kann nach dem Erkennungsvorgang die Speichervorrichtung (z.B. 100 von 2) die Wort-Leitungen sofort entladen und somit verhindern, dass sich die Schwellenspannungen von Speicherzellen in einem gelöschten Zustand erhöhen.
  • 10 ist ein Flussdiagramm, welches den Betrieb einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • Unter Bezugnahme auf 10 kann die Speichervorrichtung in Schritt S1001 einen Erkennungsvorgang durchführen. Zum Beispiel kann, wenn die Speichervorrichtung den Erkennungsvorgang durchführt, eine Erkennungsspannung an eine ausgewählte Wort-Leitung angelegt werden, und eine Durchlassspannung kann an nicht-ausgewählte Wort-Leitungen angelegt werden. Der Erkennungsvorgang kann mittels Anlegen der Erkennungsspannung an die ausgewählte Wort-Leitung und Anlegen der Durchlassspannung an die nicht-ausgewählten Wort-Leitungen durchgeführt werden.
  • In Schritt S1003 kann die Speichervorrichtung die Wort-Leitungen entladen, nachdem ein Ausgleichsvorgang durchgeführt wurde. Im Einzelnen werden, während die Speichervorrichtung den Erkennungsvorgang durchführt, Spannungen, welche unterschiedliche Levels aufweisen, an die ausgewählte Wort-Leitung und die nicht-ausgewählten Wort-Leitungen angelegt, und somit kann der Ausgleichsvorgang eines Setzens der Potentiale aller Wort-Leitungen auf den gleichen Level durchgeführt werden, nachdem der Erkennungsvorgang beendet wurde.
  • Nach dem Ausgleichsvorgang kann die Speichervorrichtung alle Wort-Leitungen gleichzeitig entladen, und somit die Potenziale aller Wort-Leitungen auf 0 V setzen. Nachdem der Ausgleichsvorgang durchgeführt wurde, werden jedoch alle Wort-Leitungen gleichzeitig entladen, und somit können die Kanalpotenziale der Speicherzellen gleichzeitig verringert werden. Das heißt, es kann ein Channel-Negative-Boosting eintreten.
  • Daher kann die Speichervorrichtung in Schritt S1005 einen Wiederherstellungsvorgang durchführen, welcher einem Channel-Negative-Boosting entspricht. Das Kanalpotenzial, welches sich aufgrund von Channel-Negative-Boosting zum negativen Potenzial geändert hat, kann sich durch einen Wiederherstellungsvorgang erhöhen, und kann dann auf 0 V zurückkehren.
  • Während des Wiederherstellungsvorgangs können sich jedoch auch die Potenziale der Wort-Leitungen zusammen mit dem Kanalpotenzial, aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen, erhöhen. Das heißt, da die Potenziale der Wort-Leitungen in den Zustand, welcher positive Spannungswerte aufweist, floaten können, kann die Speichervorrichtung die Wort-Leitungen in einem Ruhezustand entladen.
  • In Schritt S1007 kann bestimmt werden, ob die Speichervorrichtung in einem Ruhezustand oder in einem Bereitschaftszustand ist. Wenn die Speichervorrichtung im Ruhezustand oder im Bereitschaftszustand ist (in einem Fall Y), kann der Prozess mit Schritt S1009 fortfahren. Der Ruhezustand der Speichervorrichtung bedeutet, dass die Speichervorrichtung in einem Zustand ist, in welchem kein Vorgang durchgeführt wird, während die Speichervorrichtung darauf wartet, dass ein nachfolgender Vorgang nach Abschluss des entsprechenden Vorgangs durchgeführt wird.
  • In Schritt S1009 kann die Speichervorrichtung einen Spannungslevel zum Entladen der Wort-Leitungen setzen, und kann eine Spannung mit dem gesetzten Level an die Block-Wort-Leitung anlegen. Die Block-Wort-Leitung kann eine Wort-Leitung sein, welche mit dem Gate eines Transistors gekoppelt ist, welcher mit der ausgewählten Wort-Leitung gekoppelt ist. In einer Ausführungsform kann die Speichervorrichtung eine Spannung mit dem gesetzten Level für eine voreingestellte Zeit an die Block-Wort-Leitung anlegen.
  • 11 ist ein Diagramm, welches eine Ausführungsform einer Speichersteuereinheit 1000 veranschaulicht, welche die Speichersteuereinheit 200 von 1 repräsentieren kann.
  • Die Speichersteuereinheit 1000 ist mit einem Host und einer Speichervorrichtung gekoppelt. Als Antwort auf eine Anfrage, welche von dem Host empfangen wird, kann die Speichersteuereinheit 1000 auf die Speichervorrichtung zugreifen. Zum Beispiel kann die Speichersteuereinheit 1000 konfiguriert sein, Schreib-, Lese- und Löschvorgänge zu steuern und Hintergrundvorgänge an der Speichervorrichtung durchzuführen. Die Speichersteuereinheit 1000 kann eine Schnittstelle zwischen der Speichervorrichtung und dem Host bereitstellen. Auf der Speichersteuereinheit 1000 kann Firmware zur Steuerung der Speichervorrichtung laufen.
  • Mit Bezug auf 11 kann die Speichersteuereinheit 1000 einen Prozessor 1010, einen Speicherpuffer 1020, eine Error-Correction-Code (ECC)-Schaltung 1030, eine Host-Schnittstelle 1040, eine Puffersteuerschaltung 1050, eine Speicherschnittstelle 1060 und einen Bus 1070 enthalten.
  • Der Bus 1070 kann Kanäle zwischen Komponenten der Speichersteuereinheit 1000 bereitstellen.
  • Der Prozessor 1010 kann den Gesamtbetrieb der Speichersteuereinheit 1000 steuern und kann einen logischen Vorgang durchführen. Der Prozessor 1010 kann mit einem externen Host durch die Host-Schnittstelle 1040 kommunizieren und auch mit der Speichervorrichtung durch die Speicherschnittstelle 1060 kommunizieren. Ferner kann der Prozessor 1010 mit dem Speicherpuffer 1020 durch die Puffersteuerschaltung 1050 kommunizieren. Der Prozessor 1010 kann den Betrieb der Abspeicherungsvorrichtung mittels Verwendung des Speicherpuffers 1020 als Arbeitsspeicher, als Cache-Speicher oder als Pufferspeicher steuern.
  • Der Prozessor 1010 kann die Funktion einer Flash-Translation-Layer (FTL) durchführen. Der Prozessor 1010 kann eine logische Blockadresse (LBA), welche vom Host bereitgestellt wird, durch die FTL in eine physische Blockadresse (PBA) übersetzen. Die FTL kann die LBA unter Verwendung einer Mapping-Tabelle empfangen und die LBA in die PBA übersetzen. Beispiele für ein Adressen-Mapping-Verfahren, welches durch die FTL durchgeführt wird, können verschiedene Verfahren gemäß einer Mapping-Einheit enthalten. Repräsentative Adressen-Mapping-Verfahren enthalten ein Seiten-Mapping-Verfahren, ein Block-Mapping-Verfahren und ein Hybrid-Mapping-Verfahren.
  • Der Prozessor 1010 kann vom Host empfangene Daten randomisieren. Zum Beispiel kann der Prozessor 1010 einen Randomisierungs-Seed verwenden, um die vom Host empfangenen Daten zu randomisieren. Die randomisierten Daten können als zu speichernde Daten der Speichervorrichtung bereitgestellt und in den Speicherzellen-Array programmiert werden.
  • Der Prozessor 1010 kann Software oder Firmware ausführen, um den Randomisierungs- oder Derandomisierungsvorgang durchzuführen.
  • In einer Ausführungsform kann der Prozessor 1010 Software oder Firmware ausführen, um Randomisierungs- und Derandomisierungsvorgänge durchzuführen.
  • Der Speicherpuffer 1020 kann als Arbeitsspeicher, Cache-Speicher oder Pufferspeicher des Prozessors 1010 verwendet werden. Der Speicherpuffer 1020 kann Codes und Befehle speichern, welche mittels des Prozessors 1010 ausgeführt werden. Der Speicherpuffer 1020 kann Daten speichern, welche mittels des Prozessors 1010 verarbeitet werden. Der Speicherpuffer 1020 kann statisches RAM (SRAM) oder dynamisches RAM (DRAM) enthalten.
  • Die ECC-Schaltung 1030 kann Fehlerkorrektur durchführen. Die ECC-Schaltung 1030 kann basierend auf Daten, welche durch die Speicherschnittstelle 1060 in die Speichervorrichtung geschrieben werden sollen, Error-Correction-Code (ECC) Verschlüsselung durchführen. Die ECCverschlüsselten Daten können durch die Speicherschnittstelle 1060 an die Speichervorrichtung übertragen werden. Die ECC-Schaltung 1030 kann basierend auf Daten, welche von der Speichervorrichtung durch die Speicherschnittstelle 1060 empfangen werden, ECC-Entschlüsselung durchführen. Zum Beispiel kann die ECC-Schaltung 1030 als eine Komponente der Speicherschnittstelle 1060 in der Speicherschnittstelle 1060 enthalten sein.
  • Die Host-Schnittstelle 1040 kann mit dem externen Host unter der Kontrolle des Prozessors 1010 kommunizieren. Die Host-Schnittstelle 1040 kann unter Verwendung zumindest eines von verschiedenen Kommunikationsverfahren wie Universal Serial Bus (USB), Serial AT Attachment (SATA), Serial Attached SCSI (SAS), High Speed Interchip (HSIC), Small Computer System Interface (SCSI), Peripheral Component Interconnection (PCI), PCI express (PCIe), Nonvolatile Memory express (NVMe), Universal Flash Storage (UFS), Secure Digital (SD), MultiMedia Card (MMC), embedded MMC (eMMC), Dual In-line Memory Module (DIMM), Registered DIMM (RDIMM), und Load Reduced DIMM (LRDIMM) Kommunikationsverfahren kommunizieren.
  • Die Puffersteuerschaltung 1050 kann den Speicherpuffer 1020 unter der Kontrolle des Prozessors 1010 steuern.
  • Die Speicherschnittstelle 1060 kann mit der Speichervorrichtung unter der Kontrolle des Prozessors 1010 kommunizieren. Die Speicherschnittstelle 1060 kann Befehle, Adressen, und Daten durch Kanäle an die/von der Speichervorrichtung übertragen/empfangen.
  • In einer Ausführungsform könnte die Speichersteuereinheit 1000 den Speicherpuffer 1020 und die Puffersteuerschaltung 1050 nicht enthalten.
  • In einer Ausführungsform kann der Prozessor 1010 den Betrieb der Speichersteuereinheit 1000 unter Verwendung von Codes steuern. Der Prozessor 1010 kann Codes aus einer nichtflüchtigen Speichervorrichtung (z. B. ROM) laden, welche in der Speichersteuereinheit 1000 bereitgestellt ist. In einer Ausführungsform kann der Prozessor 1010 Codes von der Speichervorrichtung durch die Speicherschnittstelle 1060 laden.
  • In einer Ausführungsform kann der Bus 1070 der Speichersteuereinheit 1000 in einen Steuerbus und einen Datenbus unterteilt sein. Der Datenbus kann konfiguriert sein, Daten in der Speichersteuereinheit 1000 zu übertragen, und der Steuerbus kann konfiguriert sein, Steuerungsinformationen wie Befehle oder Adressen in der Speichersteuereinheit 1000 zu übertragen. Der Datenbus und der Steuerbus können voneinander isoliert sein, um sich nicht gegenseitig zu beeinträchtigen oder zu beeinflussen. Der Datenbus kann mit der Host-Schnittstelle 1040, der Puffersteuerschaltung 1050, der ECC-Schaltung 1030, und der Speicherschnittstelle 1060 gekoppelt sein. Der Steuerbus kann mit der Host-Schnittstelle 1040, dem Prozessor 1010, der Puffersteuerschaltung 1050, dem Speicherpuffer 1020, und der Speicherschnittstelle 1060 gekoppelt sein.
  • 12 ist ein Blockdiagramm, welches ein Speicherkartensystem veranschaulicht, auf welches eine Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
  • Bezug nehmend auf 12 kann ein Speicherkartensystem 2000 eine Speichersteuereinheit 2100, eine Speichervorrichtung 2200 und einen Verbinder 2300 enthalten.
  • Die Speichersteuereinheit 2100 ist mit der Speichervorrichtung 2200 gekoppelt. Die Speichersteuereinheit 2100 kann auf die Speichervorrichtung 2200 zugreifen. Zum Beispiel kann die Speichersteuereinheit 2100 Lese-, Schreib-, Lösch- und Hintergrundvorgänge der Speichervorrichtung 2200 steuern. Die Speichersteuereinheit 2100 kann eine Schnittstelle zwischen der Speichervorrichtung 2200 und einem Host bereitstellen. Die Speichersteuereinheit 2100 kann Firmware zur Steuerung der Speichervorrichtung 2200 ausführen. Die Speichervorrichtung 2200 kann auf die gleiche Weise implementiert sein wie die oben unter Bezugnahme auf 1 beschriebene Speichervorrichtung (z. B. 100 von 1).
  • In einer Ausführungsform kann die Speichersteuereinheit 2100 Komponenten enthalten, wie z. B. RAM, einen Prozessor, eine Host-Schnittstelle, eine Speicherschnittstelle und eine ECC-Schaltung.
  • Die Speichersteuereinheit 2100 kann über den Verbinder 2300 mit einer externen Vorrichtung kommunizieren. Die Speichersteuereinheit 2100 kann basierend auf einem spezifischen Kommunikationsprotokoll mit einer externen Vorrichtung (z. B. einem Host) kommunizieren. In einer Ausführungsform kann die Speichersteuereinheit 2100 mit der externen Vorrichtung durch zumindest eines von verschiedenen Kommunikationsprotokollen wie Universal Serial Bus (USB), Multi-Media-Card (MMC), Embedded MMC (eMMC), Peripheral Component Interconnection (PCI), PCI-Express (PCI-E), Advanced Technology Attachment (ATA), Serial-ATA (SATA), Parallel-ATA (PATA), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (ESDI), Integrated Drive Electronics (IDE), Firewire, Universal Flash Storage (UFS), Wi-Fi, Bluetooth, und Nonvolatile Memory Express (NVMe)-Protokolle kommunizieren. In einer Ausführungsform kann der Verbinder 2300 mittels zumindest eines der oben beschriebenen verschiedenen Kommunikationsprotokolle definiert sein.
  • In einer Ausführungsform kann die Speichervorrichtung 2200 als eine von verschiedenen nichtflüchtigen Speichervorrichtungen implementiert sein, wie z.B. ein elektrisch löschbarer und programmierbarer ROM (EEPROM), ein NAND-Flash-Speicher, ein NOR-Flash-Speicher, ein Phase-Change-RAM (PRAM), ein Resistive-RAM (ReRAM), ein Ferroelectric-RAM (FRAM), ein Spin Transfer Torque Magnetic RAM (STT-MRAM).
  • Die Speichersteuereinheit 2100 und die Speichervorrichtung 2200 können in eine einzige Halbleitervorrichtung integriert sein, um eine Speicherkarte zu konfigurieren. Zum Beispiel können die Speichersteuereinheit 2100 und die Speichervorrichtung 2200 in eine einzige Halbleitervorrichtung integriert sein, um eine Speicherkarte wie eine PC-Karte (Personal Computer Memory Card International Association: PCMCIA), eine Compact-Flash-Karte (CF), eine Smart-Media-Karte (SM oder SMC), einen Memory-Stick, eine Multimedia-Karte (MMC, RS-MMC, MMCmicro oder eMMC), eine SD-Karte (SD, miniSD, microSD oder SDHC) oder einen Universal-Flash-Speicher (UFS) zu konfigurieren.
  • In einer Ausführungsform kann die Speichervorrichtung 2200 einen Erkennungsvorgang durchführen. Der Erkennungsvorgang kann entweder ein Lesevorgang oder ein Verifizierungsvorgang sein, welcher in einer Programmierschleife enthalten ist.
  • Nachdem die Speichervorrichtung 2200 den Erkennungsvorgang durchgeführt hat, können alle Wort-Leitungen auf ein Durchlassspannungslevel gesetzt werden, abhängig von einem Ausgleichsvorgang. Danach können alle Wort-Leitungen gleichzeitig entladen werden.
  • Wenn jedoch alle Wort-Leitungen gleichzeitig entladen werden, kann ein Kanalpotential der Speicherzellen gleichzeitig verringert werden. Das heißt, es kann ein Channel-Negative-Boosting eintreten. Wenn Channel-Negative-Boosting eintritt, kann die Speichervorrichtung 2200 einen Wiederherstellungsvorgang durchführen, welcher dem Channel-Negative-Boosting entspricht.
  • Während des Wiederherstellungsbetriebs der Speichervorrichtung 2200 können sich jedoch auch die Potentiale der Wort-Leitungen zusammen mit dem Kanalpotential aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen erhöhen. Um die Wort-Leitungen zu entladen, kann die Speichervorrichtung 2200 daher eine Spannung mit einem voreingestellten Level an eine Block-Wort-Leitung anlegen, welche mit einem Transistor gekoppelt ist, welcher mit der ausgewählten Wort-Leitung für eine voreingestellte Zeit im Ruhezustand gekoppelt ist. Dabei kann die Spannung, welche an die Block-Wort-Leitung angelegt ist, 0 V betragen oder eine Spannung mit einem Level nahe 0 V sein, und die voreingestellte Zeit kann ein Zeitraum sein, welcher in der Zeit enthalten ist, während welcher die Speichervorrichtung 2200 in dem Ruhezustand ist.
  • Als Ergebnis wird die Spannung mit dem voreingestellten Level für die voreingestellte Zeit an die Block-Wort-Leitung angelegt, so dass Ladungen, welche in den Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, eingeschlossen sind, freigesetzt werden können, und sich somit die erhöhten Potentiale der Wort-Leitungen verringern und auf 0 V zurückgehen können.
  • 13 ist ein Blockdiagramm, welches ein Beispiel eines Solid-State-Drive (SSD)-Systems veranschaulicht, auf welches eine Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
  • Mit Bezug auf 13 kann ein SSD-System 3000 einen Host 3100 und ein SSD 3200 enthalten. Die SSD 3200 kann über einen Signalverbinder 3001 Signale SIG mit dem Host 3100 austauschen und kann über einen Energieverbinder 3002 Energie PWR empfangen. Die SSD 3200 kann eine SSD-Steuereinheit 3210, eine Mehrzahl von Flash-Speichern 3221 bis 322n, eine Hilfsenergieversorgung 3230, und einen Pufferspeicher 3240 enthalten.
  • In einer Ausführungsform kann die SSD-Steuereinheit 3210 die Funktion der Speichersteuereinheit (z. B. 200 von 1) durchführen, welche oben unter Bezugnahme auf 1 beschrieben wurde.
  • Die SSD-Steuereinheit 3210 kann die Mehrzahl von Flash-Speichern 3221 bis 322n als Antwort auf die Signale SIG, welche vom Host 3100 empfangen werden, steuern. In einer Ausführungsform können die Signale SIG Signale sein, welche auf den Schnittstellen des Host 3100 und des SSD 3200 basieren. Zum Beispiel können die Signale SIG Signale sein, welche mittels zumindest einer von verschiedenen Schnittstellen wie die Schnittstellen Universal Serial Bus (USB), Multi-Media-Card (MMC), Embedded MMC (eMMC), Peripheral Component Interconnection (PCI), PCI-Express (PCI-E), Advanced Technology Attachment (ATA), Serial-ATA (SATA), Parallel-ATA (PATA), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (ESDI), Integrated Drive Electronics (IDE), Firewire, Universal Flash Storage (UFS), Wi-Fi, Bluetooth, und Nonvolatile Memory Express (NVMe)-Protokolle definiert werden.
  • Die Hilfsenergieversorgung 3230 kann durch den Energieverbinder 3002 mit dem Host 3100 gekoppelt sein. Die Hilfsstromversorgung 3230 kann mit Energie PWR vom Host 3100 beliefert werden und kann geladen werden. Die Hilfsenergieversorgung 3230 kann die Energie der SSD 3200 liefern, wenn die Versorgung mit Energie vom Host 3100 nicht reibungslos durchgeführt wird. In einer Ausführungsform kann die Hilfsenergieversorgung 3230 innerhalb der SSD 3200 positioniert sein oder außerhalb der SSD 3200 liegen. Zum Beispiel kann die Hilfsenergieversorgung 3230 auf einer Hauptplatine eingerichtet sein und die SSD 3200 mit Hilfsenergie beliefern.
  • Der Pufferspeicher 3240 funktioniert als ein Pufferspeicher des SSD 3200. Zum Beispiel kann der Pufferspeicher 3240 vom Host 3100 empfangene Daten oder von der Mehrzahl von Flash-Speichern 3221 bis 322n empfangene Daten vorübergehend speichern oder Metadaten (z. B. Mapping-Tabellen) der Flash-Speicher 3221 bis 322n vorübergehend speichern. Der Pufferspeicher 3240 kann flüchtige Speicher wie DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM und GRAM oder nichtflüchtige Speicher wie FRAM, ReRAM, STT-MRAM und PRAM enthalten.
  • Jeder aus der Mehrzahl von Flash-Speichern 3221 bis 322n kann einen Erkennungsvorgang durchführen. Der Erkennungsvorgang kann entweder ein Lesevorgang oder ein Verifizierungsvorgang sein, welcher in einer Programmierschleife enthalten ist.
  • Nachdem die Mehrzahl von Flash-Speichern 3221 bis 322n den Erkennungsvorgang durchgeführt haben, können alle Wort-Leitungen auf einen Durchlassspannungslevel gesetzt werden, welcher von einem Ausgleichsvorgang abhängig ist. Danach können alle Wort-Leitungen gleichzeitig entladen werden.
  • Wenn jedoch alle Wort-Leitungen gleichzeitig entladen werden, kann ein Kanalpotential der Speicherzellen gleichzeitig verringert werden. Das heißt, es kann ein Channel-Negative-Boosting eintreten. Wenn Channel-Negative-Boosting eintritt, kann jeder der Mehrzahl von Flash-Speichern 3221 bis 322n einen Wiederherstellungsvorgang durchführen, welcher dem Channel-Negative-Boosting entspricht.
  • Wenn die Mehrzahl von Flash-Speichern 3221 bis 322n den Wiederherstellungsvorgang durchführen, können sich die Potenziale der Wort-Leitungen auch zusammen mit dem Kanalpotenzial aufgrund eines Koppelns zwischen einem Kanal und den Wort-Leitungen erhöhen. Um die Wort-Leitungen zu entladen, kann daher jeder der Mehrzahl von Flash-Speichern 3221 bis 322n eine Spannung mit einem voreingestellten Level an eine Block-Wort-Leitung anlegen, welche mit einem Transistor gekoppelt ist, welcher mit einer ausgewählten Wort-Leitung für eine voreingestellte Zeit in einem Ruhezustand gekoppelt ist. Dabei kann die Spannung, welche an die Block-Wort-Leitung angelegt ist, 0 V betragen oder eine Spannung mit einem Level nahe 0 V sein, und die voreingestellte Zeit kann ein Zeitraum sein, welcher in der Zeit enthalten ist, während welcher die Mehrzahl von Flash-Speichern 3221 bis 322n im Ruhezustand sind.
  • Als Ergebnis wird die Spannung mit dem voreingestellten Level für die voreingestellte Zeit an die Block-Wort-Leitung angelegt, sodass Ladungen, welche in den Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, eingeschlossen sind, freigesetzt werden können, und sich somit die erhöhten Potentiale der Wort-Leitungen verringern und auf 0 V zurückkehren können.
  • 14 ist ein Blockdiagramm, welches ein Benutzersystem veranschaulicht, auf welches die Abspeicherungsvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung angewendet wird.
  • Mit Bezug auf 14 kann ein Benutzersystem 4000 einen Anwendungsprozessor 4100, ein Speichermodul 4200, ein Netzwerkmodul 4300, ein Abspeicherungsmodul 4400 und eine Benutzerschnittstelle 4500 enthalten.
  • Der Anwendungsprozessor 4100 kann Komponenten, welche in dem Benutzersystem 4000 enthalten sind, ein Betriebssystem (OS) oder ein Benutzerprogramm ausführen. In einer Ausführungsform kann der Anwendungsprozessor 4100 Steuereinheiten, Schnittstellen, Grafik-Engines usw. zur Steuerung der im Benutzersystem 4000 enthaltenen Komponenten enthalten. Der Anwendungsprozessor 4100 kann als System-on-Chip (SoC) bereitgestellt werden.
  • Das Speichermodul 4200 kann als Hauptspeicher, als Arbeitsspeicher, als Pufferspeicher oder als Cache-Speicher des Benutzersystems 4000 funktionieren. Das Speichermodul 4200 kann flüchtige RAMs wie DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDRAM, LPDDR2 SDRA, und LPDDR3 SDRAM, oder nichtflüchtige RAMs wie PRAM, ReRAM, MRAM, und FRAM enthalten. In einer Ausführungsform können der Anwendungsprozessor 4100 und das Speichermodul 4200 basierend auf Package-On-Package (POP) gepackaged und dann als ein einziges Halbleiter Package bereitgestellt werden.
  • Das Netzwerkmodul 4300 kann mit externen Vorrichtungen kommunizieren. Zum Beispiel kann das Netzwerkmodul 4300 drahtlose Kommunikation unterstützen, wie etwa Code Division Multiple Access (CDMA), Global System for Mobile communication (GSM), Wideband CDMA (WCDMA), CDMA-2000, Time Division Multiple Access (TDMA), Long Term Evolution (LTE), WiMAX, WLAN, UWB, Bluetooth oder Wi-Fi Kommunikation. In einer Ausführungsform kann das Netzwerkmodul 4300 in dem Anwendungsprozessor 4100 enthalten sein.
  • Das Abspeicherungsmodul 4400 kann Daten speichern. Zum Beispiel kann das Abspeicherungsmodul 4400 Daten speichern, welche vom Anwendungsprozessor 4100 empfangen werden. Alternativ kann das Abspeicherungsmodul 4400 die im Abspeicherungsmodul 4400 gespeicherten Daten an den Anwendungsprozessor 4100 übertragen. In einer Ausführungsform kann das Abspeicherungsmodul 4400 als nichtflüchtige Halbleiterspeichervorrichtung implementiert sein, wie z. B. ein Phase-Change-RAM (PRAM), ein Magnetic-RAM (MRAM), ein Resistive-RAM (RRAM), ein NAND-Flash-Speicher, ein NOR-Flash-Speicher oder ein NAND-Flash-Speicher, welche eine dreidimensionale (3D) Struktur aufweist. In einer Ausführungsform kann das Abspeicherungsmodul 4400 als Wechselspeichermedium (d. h. als Wechsellaufwerk) bereitgestellt sein, wie z. B. eine Speicherkarte oder ein externes Laufwerk des Benutzersystems 4000.
  • In einer Ausführungsform kann das Abspeicherungsmodul 4400 eine Mehrzahl von nichtflüchtigen Speichervorrichtungen enthalten, von welchen jede auf die gleiche Weise betrieben werden kann wie die oben unter Bezugnahme auf 2 und 3 beschriebene Speichervorrichtung. Das Abspeicherungsmodul 4400 kann auf die gleiche Weise betrieben werden wie die Abspeicherungsvorrichtung 50, welche oben unter Bezugnahme auf 1 beschrieben wurde.
  • Die Benutzerschnittstelle 4500 kann Schnittstellen enthalten, welche Daten oder Anweisungen in den Anwendungsprozessor 4100 eingeben oder Daten an eine externe Vorrichtung ausgeben. In einer Ausführungsform kann die Benutzerschnittstelle 4500 Benutzereingabeschnittstellen wie eine Tastatur, ein Tastenfeld, eine Schaltfläche, ein Touch Panel, einen Touchscreen, ein Touch Pad, einen Touch Ball, eine Kamera, ein Mikrofon, einen Gyroskopsensor, einen Vibrationssensor und eine piezoelektrische Vorrichtung enthalten. Die Benutzerschnittstelle 4500 kann ferner Benutzerausgabeschnittstellen wie eine Flüssigkristallanzeige (LCD), eine OLED-Anzeigevorrichtung (Organic Light Emitting Diode), eine AMOLED-Anzeigevorrichtung (Active Matrix OLED), eine LED, einen Lautsprecher, und einen Monitor enthalten.
  • In einer Ausführungsform kann das Abspeicherungsmodul 4400 einen Erkennungsvorgang durchführen. Der Erkennungsvorgang kann entweder ein Lesevorgang oder ein Verifizierungsvorgang sein, welcher in einer Programmierschleife enthalten ist.
  • Nachdem das Abspeicherungsmodul 4400 den Erkennungsvorgang durchgeführt hat, können alle Wort-Leitungen in Abhängigkeit von einem Ausgleichsvorgang auf ein Durchlassspannungslevel gesetzt werden. Danach können alle Wort-Leitungen gleichzeitig entladen werden.
  • Wenn jedoch alle Wort-Leitungen gleichzeitig entladen werden, kann ein Kanalpotential der Speicherzellen gleichzeitig verringert werden. Das heißt, es kann ein Channel-Negative-Boosting eintreten. Wenn Channel-Negative-Boosting eintritt, kann das Abspeicherungsmodul 4400 einen Wiederherstellungsvorgang durchführen, welcher dem Channel-Negative-Boosting entspricht.
  • Während des Wiederherstellungsvorgangs des Abspeicherungsmoduls 4400 können sich jedoch auch die Potenziale der Wort-Leitungen zusammen mit dem Kanalpotenzial aufgrund eines Koppelns zwischen dem Kanal und den Wort-Leitungen erhöhen. Um die Wort-Leitungen zu entladen, kann das Abspeicherungsmodul 4400 daher eine Spannung mit einem voreingestellten Level an eine Block-Wort-Leitung anlegen, welche mit einem Transistor gekoppelt ist, welcher mit der ausgewählten Wort-Leitung für eine voreingestellte Zeit im Ruhezustand gekoppelt ist. Dabei kann die Spannung, welche an die Block-Wort-Leitung angelegt ist, 0 V betragen oder eine Spannung mit einem Level nahe 0 V sein, und die voreingestellte Zeit kann ein Zeitraum sein, welcher in der Zeit enthalten ist, während welcher das Abspeicherungsmodul 4400 in dem Ruhezustand ist.
  • Als Ergebnis wird die Spannung mit dem voreingestellten Level für die voreingestellte Zeit an die Block-Wort-Leitung angelegt, sodass Ladungen, welche in den Transistoren, welche mit der Block-Wort-Leitung gekoppelt sind, eingeschlossen sind, freigesetzt werden können, und sich somit die erhöhten Potentiale der Wort-Leitungen verringern und auf 0 V zurückgehen können.
  • Gemäß der vorliegenden Offenbarung werden Wort-Leitungen entladen, mittels Einschalten von Transistoren auf einer Block-Wort-Leitung, welche mit den Wort-Leitungen, für eine bestimmte Zeit nach einem Wiederherstellungsvorgang, welcher einem Channel-Negative-Boosting während eines Erkennungsvorgangs entspricht, gekoppelt ist, und somit wird eine Potentialdifferenz zwischen den Wort-Leitungen und einem Kanal verringert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 1020200166854 [0001]

Claims (20)

  1. Speichervorrichtung, umfassend: ein Speicherzellen-Array, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist; eine periphere Schaltung, welche konfiguriert ist, einen Erkennungsvorgang zum Erkennen ausgewählter Speicherzellen durchzuführen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist; und eine Steuerlogik, welche konfiguriert ist, die periphere Schaltung zu steuern, um eine Einschaltspannung an eine Block-Wort-Leitung anzulegen, welche mit der ausgewählten Wort-Leitung gekoppelt ist, wenn der Erkennungsvorgang beendet ist und wenn Potentiale der Mehrzahl von Wort-Leitungen aufgrund eines Wiederherstellungsvorgangs für Kanäle der Mehrzahl von Speicherzellen erhöht werden, nachdem die Mehrzahl von Wort-Leitungen entladen worden ist.
  2. Speichervorrichtung gemäß Anspruch 1, ferner enthaltend einen Transistor, welcher mit der Block-Wort-Leitung gekoppelt ist, wobei die Einschaltspannung eine Spannung zum Einschalten des Transistors ist.
  3. Speichervorrichtung gemäß Anspruch 1, wobei die Einschaltspannung einen Spannungslevel aufweist, welcher niedriger ist als ein Spannungslevel, welcher während des Erkennungsvorgangs an der Block-Wort-Leitung angelegt ist.
  4. Speichervorrichtung gemäß Anspruch 1, wobei die Steuerlogik konfiguriert ist, die periphere Schaltung zu steuern, um während eines Ruhezustands, nachdem der Erkennungsvorgang beendet wurde, die Einschaltspannung an die Block-Wort-Leitung für ein Referenzzeitintervall anzulegen.
  5. Speichervorrichtung gemäß Anspruch 4, wobei das Referenzzeitintervall in einem Zeitraum enthalten ist, welcher dem Ruhezustand entspricht.
  6. Speichervorrichtung gemäß Anspruch 1, wobei die Steuerlogik konfiguriert ist, die periphere Schaltung zu steuern, um, wenn die Einschaltspannung an die Block-Wort-Leitung angelegt ist und die Potentiale der Mehrzahl von Wort-Leitungen dann entladen werden, einen nachfolgenden Erkennungsvorgang durchzuführen.
  7. Speichervorrichtung gemäß Anspruch 6, wobei die Steuerlogik konfiguriert ist, die periphere Schaltung zu steuern, um während eines Ruhezustands, nachdem der nachfolgende Erkennungsvorgang beendet wurde, die Einschaltspannung an eine Block-Wort-Leitung anzulegen, welche mit einer Wortleitung aus der Mehrzahl von Wortleitungen gekoppelt ist, auf welcher der nachfolgende Erkennungsvorgang durchgeführt wurde.
  8. Speichervorrichtung, umfassend: ein Speicherzellen-Array, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist; eine periphere Schaltung, welche konfiguriert ist, einen Erkennungsvorgang zum Erkennen ausgewählter Speicherzellen durchzuführen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist; einen Ruhezustandssensor, welcher konfiguriert ist, zu bestimmen, ob die Speichervorrichtung in einem Ruhezustand ist, in welchem kein Vorgang an dem Speicherzellen-Array durchgeführt wird, und eine Statusinformation zu generieren; eine Spannungssteuereinheit, welche konfiguriert ist, Spannungsinformationen zu generieren, welche verwendet werden, um einen Spannungslevel zu setzen, um diesen an eine Block-Wort-Leitung anzulegen, welche mit der ausgewählten Wort-Leitung gekoppelt ist; und einen Vorgangssignalgenerator, welcher konfiguriert ist, wenn der Erkennungsvorgang beendet ist und wenn Potentiale der Mehrzahl von Wort-Leitungen aufgrund eines Wiederherstellungsvorgangs für Kanäle der Mehrzahl von Speicherzellen erhöht werden, nachdem die Mehrzahl von Wort-Leitungen entladen worden ist, ein Vorgangssignal zu generieren, welches eine Einschaltspannung anweist, basierend auf den Statusinformationen und den Spannungsinformationen, an die Block-Wort-Leitung angelegt zu werden.
  9. Speichervorrichtung gemäß Anspruch 8, wobei der Ruhezustandssensor konfiguriert ist, basierend auf einem Bereit/Beschäftigt-Signal oder einem internen Signal zu bestimmen, ob die Speichervorrichtung in dem Ruhezustand ist, und die Statusinformationen zu generieren, welche anzeigen, ob die Speichervorrichtung in dem Ruhezustand ist.
  10. Speichervorrichtung gemäß Anspruch 8, wobei die Spannungssteuereinheit konfiguriert ist, die Spannungsinformationen zu generieren, wenn ein Wiederherstellungsvorgang-Abschlusssignal empfangen wird, welches anzeigt, dass der Wiederherstellungsvorgang abgeschlossen wurde.
  11. Speichervorrichtung gemäß Anspruch 8, wobei die Spannungssteuereinheit konfiguriert ist, die Spannungsinformationen zu generieren, um Informationen über einen Spannungslevel zu enthalten, welcher niedriger ist als ein Spannungslevel, welcher an die Block-Wort-Leitung während des Erkennungsvorgangs angelegt wird.
  12. Speichervorrichtung gemäß Anspruch 8, wobei der Vorgangssignalgenerator konfiguriert ist, wenn die Spannungsinformationen von der Spannungssteuereinheit empfangen werden und wenn die Statusinformationen den Ruhezustand anzeigen, das Vorgangssignal auszugeben, welches die Einschaltspannung, welche an die Block-Wort-Leitung anzulegen ist, für ein Referenzzeitintervall im Ruhezustand anweist, nachdem der Erkennungsvorgang beendet wurde.
  13. Speichervorrichtung gemäß Anspruch 12, wobei das Referenzzeitintervall in einem Zeitraum enthalten ist, welcher dem Ruhezustand entspricht.
  14. Verfahren zum Betreiben einer Speichervorrichtung, wobei die Speichervorrichtung ein Speicherzellen-Array enthält, welches mit einer Mehrzahl von Wort-Leitungen gekoppelt ist, wobei jede Wort-Leitung mit einer Mehrzahl von Speicherzellen gekoppelt ist, und wobei das Verfahren umfasst: Durchführen eines Erkennungsvorgangs zum Erkennen ausgewählter Speicherzellen, welche mit einer ausgewählten Wort-Leitung gekoppelt sind, welche aus der Mehrzahl von Wort-Leitungen ausgewählt ist; Entladen der Mehrzahl von Wort-Leitungen, nachdem der Erkennungsvorgang durchgeführt worden ist; Durchführen eines Wiederherstellungsvorgangs an Kanälen der Mehrzahl von Speicherzellen; Bestimmen, ob die Speichervorrichtung in einem Ruhezustand ist, während welchem kein Vorgang an der Mehrzahl von Speicherzellen durchgeführt wird, nachdem der Wiederherstellungsvorgang durchgeführt worden ist; und Anlegen einer Einschaltspannung an eine Block-Wort-Leitung, welche mit der ausgewählten Wort-Leitung in dem Ruhezustand gekoppelt ist.
  15. Verfahren gemäß Anspruch 14, wobei ein Anlegen der Einschaltspannung ein Anlegen der Einschaltspannung an einen Transistor umfasst, welcher mit der Block-Wort-Leitung gekoppelt ist.
  16. Verfahren gemäß Anspruch 14, wobei ein Anlegen der Einschaltspannung ein Anlegen einer Spannung an die Block-Wort-Leitung im Ruhezustand umfasst, welche einen Spannungslevel aufweist, welcher niedriger ist als ein Spannungslevel, welcher während des Erkennungsvorgangs an die Block-Wort-Leitung angelegt ist.
  17. Verfahren gemäß Anspruch 14, wobei ein Anlegen der Einschaltspannung an die Block-Wort-Leitung ein Anlegen der Einschaltspannung an die Block-Wort-Leitung für ein Referenzzeitintervall im Ruhezustand umfasst.
  18. Verfahren gemäß Anspruch 17, wobei das Referenzzeitintervall in einem Zeitraum enthalten ist, welcher dem Ruhezustand entspricht.
  19. Verfahren gemäß Anspruch 14, ferner umfassend ein Durchführen eines nachfolgenden Erkennungsvorgangs, nachdem Potentiale der Mehrzahl von Wort-Leitungen entladen sind, mittels Anlegen der Einschaltspannung an die Block-Wort-Leitung.
  20. Verfahren gemäß Anspruch 19, ferner umfassend ein Anlegen der Einschaltspannung in einem Ruhezustand nachdem der nachfolgende Erkennungsvorgang beendet wurde, an eine Block-Wort-Leitung, welche mit einer Wort-Leitung aus der Mehrzahl von Wort-Leitungen gekoppelt ist, an welcher der nachfolgende Erkennungsvorgang durchgeführt wurde.
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