TW202223890A - 記憶體裝置及其操作方法 - Google Patents

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Abstract

記憶體裝置包括耦合至多條字線的記憶體單元陣列，其中每條字線耦合至多個記憶體單元。記憶體裝置還包括配置為執行感測操作的周邊電路，該感測操作感測耦合至從多條字線當中選擇的被選字線的被選記憶體單元。記憶體裝置還包括控制邏輯，其被配置為控制周邊電路，以當感測操作終止時並且當在多條字線已經放電之後由於對多個記憶體單元的通道的恢復操作而導致多條字線的電位增加時，向耦合至被選字線的區塊字線施加導通電壓。

Description

記憶體裝置及其操作方法
本揭示內容的各個實施方式總體上涉及電子裝置，並且更具體地，涉及記憶體裝置及操作該記憶體裝置的方法。 相關申請的交叉引用
本申請案主張於2020年12月2日在韓國知識產權局提交的韓國專利申請案第10-2020-0166854號的優先權，其全部揭示內容通過引用合併於此。
儲存裝置是在諸如電腦、智慧型手機或智慧型平板（smartpad）之類的主機裝置的控制下存儲資料的裝置。根據存儲資料的裝置，儲存裝置的示例包括在磁盤中存儲資料的諸如硬碟驅動器（hard disk drive，HDD）之類的裝置、以及在半導體記憶體（尤其是非揮發性記憶體）中存儲資料的諸如固態驅動器（solid state drive，SSD）或記憶卡之類的裝置。
儲存裝置可以包括存儲資料的記憶體裝置和控制在該記憶體裝置中存儲資料的記憶體控制器。這樣的記憶體裝置可以分類為揮發性記憶體或非揮發性記憶體。非揮發性記憶體的代表性示例包括唯讀記憶體（ROM）、可程式化ROM（PROM）、電可程式化ROM（EPROM）、電可擦除可程式化ROM（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性RAM（MRAM）、電阻RAM（RRAM）和鐵電RAM（FRAM）。
本揭示內容的各種實施方式涉及記憶體裝置以及操作該記憶體裝置的方法，該記憶體裝置控制施加至區塊字線的電壓位準，以便減小在感測操作期間已經執行了字線放電操作之後出現的字線和通道之間的電位差。
根據本揭示內容的實施方式，一種記憶體裝置包括：記憶體單元陣列，其耦合至多條字線，其中每條字線耦合至多個記憶體單元；周邊電路，其配置為執行感測操作，該感測操作感測耦合至從多條字線當中選擇的被選字線的被選記憶體單元；以及控制邏輯，其被配置為控制周邊電路，以當感測操作終止時並且當在多條字線已經放電之後由於對多個記憶體單元的通道的恢復操作而導致當多條字線的電位增加時，向耦合至被選字線的區塊字線施加導通電壓。
根據本揭示內容的實施方式，一種記憶體裝置包括：記憶體單元陣列，其耦合至多條字線，其中每條字線耦合至多個記憶體單元；周邊電路，其被配置為執行感測操作，該感測操作感測耦合至從多條字線當中選擇的被選字線的被選記憶體單元；閒置狀態感測器，其被配置為確定記憶體裝置是否處於對記憶體單元陣列未執行操作的閒置狀態，並產生狀態訊息；電壓控制器，其被配置為產生電壓訊息，該電壓訊息用於設置要向耦合至被選字線的區塊字線施加的電壓位準；以及操作信號發生器，其被配置為當感測操作終止時並且當在多條字線已經放電之後，由於對多個記憶體單元的通道的恢復操作而導致多條字線的電位增加時，基於狀態訊息和電壓訊息產生指示要向區塊字線施加導通電壓的操作信號。
根據本揭示內容的實施方式涉及一種操作記憶體裝置的方法，該記憶體裝置包括耦合至多條字線的記憶體單元陣列，其中每條字線耦合至多個記憶體單元，該方法包括：執行感測操作，該感測操作感測耦合至從多條字線當中選擇的被選字線的被選記憶體單元；在已經執行了感測操作之後使多條字線放電；對多個記憶體單元的通道執行恢復操作；在已經執行恢復操作之後，確定記憶體裝置是否處於對多個記憶體單元未執行操作的閒置狀態（idle state）；以及在閒置狀態下向耦合至被選字線的區塊字線施加導通電壓。
用於呈現本發明的實施方式的特定結構或功能描述僅用於描述實施方式。該描述不應被解釋為限於或全域適用於與本說明書或本申請的教導一致的其它實施方式。
在下文中參照附圖更充分地描述本揭示內容的各種實施方式，在附圖中例示了本揭示內容的實施方式，使得本領域普通技術人員能夠容易地實現本揭示內容的技術構思。
圖1是例示了儲存裝置的方塊圖。
參照圖1，儲存裝置50可以包括記憶體裝置100和記憶體控制器200。
儲存裝置50可以是在諸如行動電話、智慧型手機、MP3播放器、膝上型電腦、桌上型電腦、遊戲機、電視機（TV）、平板PC或車載訊息娛樂系統之類的主機300的控制下存儲資料的裝置。
依據作為與主機300進行通信的方案的主機介面，儲存裝置50可以被製造為各種類型的儲存裝置中的任何一種。例如，儲存裝置50可以被實現為例如如下各種類型的儲存裝置中的任何一種：固態磁碟（solid state disk，SSD）、諸如MMC、嵌入式MMC（eMMC）、縮減尺寸的MMC（RS-MMC）或微型MMC之類的多媒體卡、諸如SD、迷你SD或微型SD之類的安全數位卡、通用序列匯流排（USB）儲存裝置、通用快閃儲存（UFS）裝置、個人電腦記憶卡國際協會（PCMCIA）卡型儲存裝置、周邊元件互連（PCI）卡型儲存裝置、PCI快速（PCI-E）卡型儲存裝置、緊湊型快閃記憶體（CF）卡、智慧型媒體卡和記憶棒。
可以以各種類型的封裝形式中的任何一種來製造儲存裝置50。例如，儲存裝置50可以以諸如以下各種類型的封裝形式中的任何一種來製造：封裝體疊層（POP）、系統級封裝件（SIP）、系統單晶片（SOC）、多晶片封裝件（MCP）、板上晶片（COB）、晶圓級製造封裝件（WFP）和晶圓級堆疊封裝件（WSP）。
記憶體裝置100可以存儲資料。記憶體裝置100響應於記憶體控制器200的控制而操作。記憶體裝置100可以包括記憶體單元陣列，該記憶體單元陣列包括存儲資料的多個記憶體單元。記憶體單元陣列可以包括多個記憶體塊。每個記憶體塊可以包括可構成多個頁的多個記憶體單元。在實施方式中，每個頁可以是將資料存儲在記憶體裝置100中的單位或讀取記憶體裝置100中所存儲的資料的單位。記憶體塊可以是擦除資料的單位。
在實施方式中，記憶體裝置100可以採用諸如以下許多替代形式：雙倍資料速率同步動態隨機存取記憶體（DDR SDRAM）、低功耗雙倍資料速率第四代（LPDDR4）SDRAM、圖形雙倍資料速率（GDDR）SDRAM、低功耗DDR（LPDDR）SDRAM、Rambus動態隨機存取記憶體（RDRAM）、反及型快閃記憶體、垂直反及型快閃記憶體、反或型快閃記憶體裝置、電阻RAM（RRAM）、相變隨機存取記憶體（PRAM）、磁阻RAM（MRAM）、鐵電RAM（FRAM）或自旋轉移力矩RAM（STT-RAM）。在本說明書中，為了便於描述，在記憶體裝置100是反及型快閃記憶體的假設下進行描述。
記憶體裝置100可以以二維（2D）陣列結構或三維（3D）陣列結構來實現。在下文中，儘管描述了3D陣列結構作為實施方式，但是本揭示內容不限於3D陣列結構。本揭示內容的教導不僅還可以應用於其中電荷儲存層由導電浮置閘極（FG）形成的快閃記憶體裝置，而且還可以應用於其中電荷儲存層由絕緣層形成的電荷俘獲快閃記憶體（CTF）記憶體裝置。
在實施方式中，記憶體裝置100可以以在一個記憶體單元中存儲一個資料位元的單級單元（SLC）方式操作。另選地，記憶體裝置100可以以在一個記憶體單元中存儲至少兩個資料位元的方式來操作。例如，記憶體裝置100可以以在一個記憶體單元中存儲兩個資料位元的多級單元（MLC）方式、在一個記憶體單元中存儲三個資料位元的三級單元（TLC）方式、或者在一個記憶體單元中存儲四個資料位元的四級單元（QLC）方式操作。
記憶體裝置100可以從記憶體控制器200接收命令和位址，並且可以存取記憶體單元陣列中的由該位址選擇的區域。即，記憶體裝置100可以對由位址選擇的區域執行與命令相對應的操作。例如，記憶體裝置100可以響應於所接收的命令而執行寫入操作（即，程式化操作）、讀取操作或擦除操作。當接收到程式化命令時，記憶體裝置100可以將資料程式化到由位址選擇的區域。當接收到讀取命令時，記憶體裝置100可以從由位址選擇的區域中讀取資料。當接收到擦除命令時，記憶體裝置100可以擦除由位址選擇的區域中所存儲的資料。
在實施方式中，記憶體裝置100可以包括區塊字線控制器150。區塊字線控制器150可以在感測操作期間控制耦合至區塊字線的電晶體的導通操作和關斷操作。感測操作可以是讀取操作或包括於程式迴圈中的驗證操作。
詳細地，當記憶體裝置100執行感測操作時，可以向被選字線施加感測電壓，並且可以向未選字線施加通過電壓。可以通過向被選字線施加感測電壓並且向未選字線施加通過電壓來執行感測操作。
此後，被選字線的電位可以增加到通過電壓位準。當被選字線的電位增加到通過電壓位準時，所有字線可以同時放電。該操作被稱為均衡操作。
然而，在已經執行均衡操作之後，所有字線同時放電，因此記憶體單元的通道電位可以同時降低。即，可能發生通道負升壓（channel negative boosting）。當發生通道負升壓時，記憶體裝置100可以執行與通道負升壓相對應的恢復操作。
當執行與通道負升壓相對應的恢復操作時，相應的通道電位可以增加。然而，隨著通道電位增加，所有字線的電位也可以增加。因此，隨著所有字線的電位增加，耦合至字線的處於擦除狀態的記憶體單元的閾值電壓分佈可能偏移。例如，處於擦除狀態的記憶體單元的閾值電壓位準可能增加。
為了防止記憶體單元的閾值電壓分佈的偏移，包括在記憶體裝置100中的區塊字線控制器150可以控制要施加至區塊字線的電壓位準。這裡，區塊字線可以是用於將耦合至記憶體裝置100中所包括的記憶體塊的局部字線耦合的線。
例如，當在已經完成與通道負升壓相對應的恢復操作之後，記憶體裝置100處於閒置狀態或就緒狀態時，區塊字線控制器150可以使耦合至區塊字線的電晶體導通。記憶體裝置100的閒置狀態或就緒狀態可以是在相應操作已經完成之後記憶體裝置100正在等待要執行的後續操作的狀態，即，未執行操作的狀態。
此後，當已經經過預設時間時，區塊字線控制器150可以使耦合至區塊字線的電晶體關斷。預設時間可以是包括在記憶體裝置100處於閒置狀態的時間中的時段。預設時間可以是參考時間。如本文中針對參數所使用的術語“預設”（諸如預設時段）是指在過程或演算法中使用該參數之前確定該參數的值。對於一些實施方式，在過程或演算法開始之前確定該參數的值。在其它實施方式中，在過程或演算法期間但在過程或演算法中使用參數之前確定該參數的值。
在實施方式中，在已經執行了與通道負升壓相對應的恢復操作之後，耦合至區塊字線的電晶體僅在預設時間內導通，從而使得所有字線的電位能夠降低。因此，在感測操作期間執行了均衡操作之後，可以防止通道電位和字線的電位改變。
記憶體控制器200可以控制儲存裝置50的整體操作。
當電源電壓被施加至儲存裝置50時，記憶體控制器200可以運行韌體。當記憶體裝置100是快閃記憶體裝置100時，記憶體控制器200可以運行用於控制主機300與記憶體裝置100之間的通信的諸如快閃記憶體轉換層（FTL）之類的韌體。
在實施方式中，記憶體控制器200可以包括韌體（未示出），該韌體可以從主機300接收資料和邏輯塊位址（LBA），並且可以將邏輯塊位址（LBA）轉換為物理塊位址（PBA），該PBA指示包括在記憶體裝置100中並且要在其中存儲資料的記憶體單元的位址。此外，記憶體控制器200可以在緩衝器記憶體中存儲邏輯-物理位址映射表，該邏輯-物理位址映射表配置邏輯塊位址（LBA）和物理塊位址（PBA）之間的映射關係。
記憶體控制器200可以控制記憶體裝置100，使得響應於從主機300接收到的請求而執行程式化操作、讀取操作或擦除操作。例如，當從主機300接收到程式化請求時，記憶體控制器200可以將程式化請求轉換為程式化命令，並且可以向記憶體裝置100提供程式化命令、物理塊位址（PBA）和資料。當從主機300接收到讀取請求以及邏輯塊位址時，記憶體控制器200可以將讀取請求轉換為讀取命令，選擇與邏輯塊位址相對應的物理塊位址，然後向記憶體裝置100提供讀取命令和物理塊位址（PBA）。當從主機300接收到擦除請求以及邏輯塊位址時，記憶體控制器200可以將擦除請求轉換為擦除命令，選擇與邏輯塊位址相對應的物理塊位址，然後向記憶體裝置100提供擦除命令和物理塊位址（PBA）。
在實施方式中，記憶體控制器200可以在沒有接收到主機300的請求的情況下自主地產生程式化命令、位址和資料，並且可以將其發送到記憶體裝置100。例如，記憶體控制器200可以向記憶體裝置100提供命令、位址和資料，以執行諸如用於損耗均衡的程式化操作和用於垃圾回收的程式化操作之類的背景操作。
在實施方式中，儲存裝置50可以包括緩衝器記憶體（未示出）。記憶體控制器200可以控制主機300和緩衝器記憶體（未示出）之間的資料交換。另選地，記憶體控制器200可以將用於控制記憶體裝置100的系統資料臨時存儲在緩衝器記憶體中。例如，記憶體控制器200可以將從主機300輸入的資料臨時存儲在緩衝器記憶體中，然後可以將臨時存儲在緩衝器記憶體中的資料發送到記憶體裝置100。
在各種實施方式中，緩衝器記憶體可以用作記憶體控制器200的工作記憶體或高速緩存記憶體。緩衝器記憶體可以存儲由記憶體控制器200執行的代碼或命令。另選地，緩衝器記憶體可以存儲由記憶體控制器200處理的資料。
在實施方式中，緩衝器記憶體可以被實現為諸如雙倍資料速率SDRAM（DDR SDRAM）、雙倍資料速率第四代（DDR4）SDRAM、低功耗雙倍資料速率第四代（LPDDR4）SDRAM、圖形雙倍資料速率（GDDR）SDRAM、低功耗DDR（LPDDR）SDRAM或Rambus DRAM（RDRAM）之類的DRAM，或者實現為靜態RAM（SRAM）。
在各種實施方式中，緩衝器記憶體可以從儲存裝置50的外部耦合至儲存裝置50。在這種情況下，耦合至儲存裝置50的揮發性記憶體裝置可以用作緩衝器記憶體。
在實施方式中，記憶體控制器200可以控制至少兩個記憶體裝置。在這種情況下，記憶體控制器200可以依據交錯方案來控制記憶體裝置以提高操作性能。
主機300可以使用諸如以下各種通信方法中的至少一種與儲存裝置50通信：通用序列匯流排（USB）、序列AT附件（SATA）、序列附接SCSI（SAS）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、周邊元件互連（PCI）、快速周邊元件互連（PCIe）、快速非揮發性記憶體（NVMe）、通用快閃儲存（UFS）、安全數位（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、雙列直插式記憶體模組（DIMM）、暫存式DIMM（RDIMM）和低負載DIMM（LRDIMM）通信方法。
圖2是例示了圖1的記憶體裝置的結構的圖。
參照圖2，記憶體裝置100可以包括記憶體單元陣列110、周邊電路120和控制邏輯130。
記憶體單元陣列110包括多個記憶體塊BLK1至BLKz。多個記憶體塊BLK1至BLKz通過列線路RL耦合至列解碼器121。記憶體塊BLK1至BLKz中的每一個可以通過位元線BL1至BLn耦合至頁緩衝器組123。記憶體塊BLK1至BLKz中的每一個可以包括多個記憶體單元。在實施方式中，多個記憶體單元可以是非揮發性記憶體單元。耦合至相同字線的記憶體單元可以被定義為單個頁。因此，單個記憶體塊可以包括多個頁。
列線路RL可以包括至少一條源極選擇線、多條字線和至少一條汲極選擇線。
記憶體單元陣列110中包括的每個記憶體單元可以被實現為能夠存儲一個資料位元的單級單元（SLC）、能夠存儲兩個資料位元的多級單元（MLC）、能夠存儲三個資料位元的三級單元（TLC）、或者能夠存儲四個資料位元的四級單元（QLC）。
周邊電路120可以在控制邏輯130的控制下對記憶體單元陣列110的被選區域執行程式化操作、讀取操作或擦除操作。周邊電路120可以驅動記憶體單元陣列110。例如，周邊電路120可以在控制邏輯130的控制下向列線路RL和位元線BL1至BLn施加各種操作電壓或使所施加的電壓放電。
周邊電路120可以包括列解碼器121、電壓產生器122、頁緩衝器組123、行解碼器124、輸入/輸出電路125和感測電路126。
列解碼器121通過列線路RL耦合至記憶體單元陣列110。列線路RL可以包括至少一條源極選擇線、多條字線和至少一條汲極選擇線。在實施方式中，字線可以包括正常字線和虛設字線。在實施方式中，列線路RL可以進一步包括管式選擇線。
列解碼器121可以對從控制邏輯130接收的列位址RADD進行解碼。列解碼器121根據解碼後的位址選擇記憶體塊BLK1至BLKz中的至少一個記憶體塊。此外，列解碼器121可以根據解碼後的位址選擇被選記憶體塊的至少一條字線WL，使得由電壓產生器122產生的電壓被施加到至少一條字線WL。
例如，在程式化操作期間，列解碼器121可以向被選字線施加程式化電壓，並且向未選字線施加位準比程式化電壓的位準低的程式化通過電壓。在程式化驗證操作期間，列解碼器121可以向被選字線施加驗證電壓，並且向未選字線施加比驗證電壓高的驗證通過電壓。在讀取操作期間，列解碼器121可以向被選字線施加讀取電壓，並且向未選字線施加比讀取電壓高的讀取通過電壓。
在實施方式中，以記憶體塊為基礎執行記憶體裝置100的擦除操作。在擦除操作期間，列解碼器121可以根據解碼後的位址選擇一個記憶體塊。在擦除操作期間，列解碼器121可以向耦合至被選記憶體塊的字線施加接地電壓。
電壓產生器122可以在控制邏輯130的控制下操作。電壓產生器122可以使用提供給記憶體裝置100的外部電源電壓來產生多個電壓。詳細地，電壓產生器122可以響應於操作信號OPSIG而產生用於程式化操作、讀取操作和擦除操作的各種操作電壓Vop。例如，電壓產生器122可以在控制邏輯130的控制下產生程式化電壓、驗證電壓、通過電壓、讀取電壓、擦除電壓等。
在實施方式中，電壓產生器122可以通過調整外部電源電壓來產生內部電源電壓。由電壓產生器122產生的內部電源電壓用作記憶體裝置100的操作電壓。
在實施方式中，電壓產生器122可以使用外部電源電壓或內部電源電壓來產生多個電壓。
例如，電壓產生器122可以包括用於接收內部電源電壓的多個泵浦電容器，並且通過在控制邏輯130的控制下選擇性地使能多個泵浦電容器來產生多個電壓。
所產生的電壓可以通過列解碼器121提供給記憶體單元陣列110。
頁緩衝器組123包括第一頁緩衝器PB1至第n頁緩衝器PBn。第一頁緩衝器PB1至第n頁緩衝器PBn分別通過第一位元線BL1至第n位元線BLn耦合至記憶體單元陣列110。第一頁緩衝器PB1至第n頁緩衝器PBn在控制邏輯130的控制下操作。詳細地，第一頁緩衝器PB1至第n頁緩衝器PBn可以響應於頁緩衝器控制信號PBSIGNALS而操作。例如，在讀取操作或驗證操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可以臨時存儲通過第一位元線BL1至第n位元線BLn接收的資料，或者可以感測位元線BL1至BLn的電壓或電流。
詳細地，在程式化操作期間，當程式化電壓被施加至被選字線時，第一頁緩衝器PB1至第n頁緩衝器PBn可以通過第一位元線BL1至第n位元線BLn將經由輸入/輸出電路125接收的資料DATA傳送給被選記憶體單元。被選頁中的記憶體單元基於接收到的資料DATA進行程式化。在程式化驗證操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可以通過感測經由第一位元線BL1至第n位元線BLn從被選記憶體單元接收的電壓或電流來讀取頁資料。
在讀取操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可以通過第一位元線BL1至第n位元線BLn從被選頁中的記憶體單元讀取資料DATA，並且可以在行解碼器124的控制下將所讀取的資料DATA輸出至輸入/輸出電路125。
在擦除操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可以使第一位元線BL1至第n位元線BLn浮置，或者可以向第一位元線BL1至第n位元線BLn施加擦除電壓。
行解碼器124可以響應於行位址CADD而在輸入/輸出電路125和頁緩衝器組123之間傳送資料。例如，行解碼器124可以通過資料線路DL與第一頁緩衝器PB1至第n頁緩衝器PBn交換資料，或者可以通過行線路CL與輸入/輸出電路125交換資料。
輸入/輸出電路125可以向控制邏輯130傳送從以上參照圖1描述的記憶體控制器（例如，圖1的200）接收的命令CMD和位址ADDR，或者可以與行解碼器124交換資料DATA。
在讀取操作或驗證操作期間，感測電路126可以響應於致能位元VRYBIT而產生參考電流，並且可以將從頁緩衝器組123接收的感測電壓VPB與由參考電流產生的參考電壓進行比較，然後輸出通過信號PASS或失敗信號FAIL。
控制邏輯130可以通過響應於命令CMD和位址ADDR而輸出操作信號OPSIG、列位址RADD、頁緩衝器控制信號PBSIGNALS和致能位元VRYBIT來控制周邊電路120。例如，控制邏輯130可以響應於子塊讀取命令和位址而控制對被選記憶體塊的讀取操作。此外，控制邏輯130可以響應於子塊擦除命令和位址而控制對包括於被選記憶體塊中的被選子塊的擦除操作。另外，控制邏輯130可以響應於通過信號PASS或失敗信號FAIL而確定驗證操作是通過還是失敗。控制邏輯130可以被實現為硬體、軟體、或硬體和軟體的組合。例如，控制邏輯130可以是根據演算法進行操作的控制邏輯電路和/或執行控制邏輯代碼的處理器。
在實施方式中，控制邏輯130可以包括區塊字線控制器150。在實施方式中，區塊字線控制器150可以設置在控制邏輯130的外部。
在實施方式中，區塊字線控制器150可以控制記憶體裝置100的感測操作。感測操作可以是讀取操作或包括在程式迴圈中的驗證操作。
例如，區塊字線控制器150可以控制與在感測操作期間已經執行均衡之後發生的通道負升壓相對應的恢復操作之後的操作。
詳細地，區塊字線控制器150可以控制區塊字線，使得耦合至區塊字線的電晶體在恢復操作之後僅導通預設時間。這裡，當記憶體裝置100處於閒置狀態或就緒狀態時，區塊字線控制器150可以控制耦合至區塊字線的電晶體。預設時間可以是包括在記憶體裝置100處於閒置狀態的持續時間中的時段。
圖3是例示了圖2的記憶體單元陣列110的記憶體塊的實施方式的圖。
參照圖2和圖3，圖3是例示了包括於圖2的記憶體單元陣列110中的多個記憶體塊BLK1至BLKz中的任意一個記憶體塊BLKa的電路圖。
記憶體塊BLKa可以耦合至彼此並聯耦合的第一選擇線、字線和第二選擇線。例如，字線可以在第一選擇線和第二選擇線之間彼此並聯耦合。在此，第一選擇線可以是源極選擇線SSL，而第二選擇線可以是汲極選擇線DSL。
詳細地，記憶體塊BLKa可以包括耦合在位元線BL1至BLn與源極線SL之間的多個串。位元線BL1至BLn可以分別耦合至多個串，並且源極線SL可以共同耦合至多個串。因為串可以等同地配置，所以通過示例詳細地描述耦合至第一位元線BL1的串ST。
串ST可以包括在源極線SL和第一位元線BL1之間彼此串聯耦合的源極選擇電晶體SST、多個記憶體單元F1至F16以及汲極選擇電晶體DST。單個串ST可以包括至少一個源極選擇電晶體SST和至少一個汲極選擇電晶體DST，並且可以在該串ST中包括比附圖中所例示的記憶體單元F1至F16更多的記憶體單元。
源極選擇電晶體SST的源極可以耦合至源極線SL，並且汲極選擇電晶體DST的汲極可以耦合至第一位元線BL1。記憶體單元F1至F16可以串聯耦合在源極選擇電晶體SST和汲極選擇電晶體DST之間。不同串ST中所包括的源極選擇電晶體的閘極可以耦合至源極選擇線SSL，不同串ST中所包括的汲極選擇電晶體的閘極可以耦合至汲極選擇線DSL，並且記憶體單元F1至F16的閘極可以分別耦合至多條字線WL1至WL16。在包括於不同串ST中的記憶體單元當中的耦合至相同字線的一組記憶體單元可以被稱為“物理頁：PPG”。因此，記憶體塊BLKa可以包括與字線WL1至WL16的數量相同數量的物理頁PPG。
一個記憶體單元可以存儲一位資料。該單元通常被指定為“單級單元：SLC”。在此，一個物理頁PPG可以存儲與一個邏輯頁LPG相對應的資料。與一個邏輯頁LPG對應的資料可以包括與一個物理頁PPG中所包括的記憶體單元的數量相同數量的資料位元。另選地，一個記憶體單元可以存儲兩位或更多位的資料。該單元通常被指定為“多級單元：MLC”。在此，一個物理頁PPG可以存儲與兩個或更多個邏輯頁LPG相對應的資料。
在一個記憶體單元中存儲有兩位或更多位資料的記憶體單元被稱為多級單元（MLC）。然而，近來，隨著一個記憶體單元中所存儲的資料位數的增加，多級單元（MLC）是指其中存儲兩位資料的記憶體單元，因此其中存儲三位資料的記憶體單元被稱為三級單元（TLC），並且其中存儲四位資料的記憶體單元被稱為四級單元（QLC）。另外，已經開發了存儲多位資料的記憶體單元方案，並且本教導可以應用於其中使用存儲兩位或更多位資料的記憶體單元的記憶體裝置100。
在實施方式中，記憶體塊中的每一個可以具有三維（3D）結構。記憶體塊中的每一個可以包括堆疊在基板上的多個記憶體單元。多個記憶體單元在+X、+Y和+Z方向上佈置。
圖4是用於描述局部字線、全域字線和區塊字線的圖。
參照圖2和圖4，圖4中例示了圖2的多個記憶體塊BLK1至BLKz當中的第一記憶體塊BLK1至第四記憶體塊BLK4。在圖4中，假設省略了除第一記憶體塊BLK1至第四記憶體塊BLK4之外的其餘記憶體塊。
在圖4中，假設記憶體裝置（例如，圖2的100）具有單平面結構。因此，圖4的記憶體裝置（例如，圖2的100）具有單平面結構（即，一個平面結構），並且單平面可以包括第一記憶體塊BLK1至第四記憶體塊BLK4。
在實施方式中，第一記憶體塊BLK1可以耦合至第1_1局部字線LWL1_1至第1-n局部字線LWL1_n。即，包括於第一記憶體塊BLK1中的多個記憶體單元可以耦合至第1_1局部字線LWL1_1至第1-n局部字線LWL1_n。
類似地，第二記憶體塊BLK2可以耦合至第2_1局部字線LWL2_1至第2_n局部字線LWL2_n，第三記憶體塊BLK3可以耦合至第3_1局部字線LWL3_1至第3_n局部字線LWL3_n，並且第四記憶體塊BLK4可以耦合至第4_1局部字線LWL4_1至第4_n局部字線LWL4_n。
在實施方式中，第1_1全域字線GWL1_1至第1_n全域字線GWL1_n可以通過第一通過開關組PSG1和第二通過開關組PSG2選擇性地耦合至第一記憶體塊BLK1和第三記憶體塊BLK3。第2_1全域字線GWL2_1至第2_n全域字線GWL2_n可以經由第一通過開關組PSG1和第二通過開關組PSG2選擇性地耦合至第二記憶體塊BLK2和第四記憶體塊BLK4。
在實施方式中，第一通過開關組PSG1可以包括響應於施加至第一區塊字線BLKWL1的電壓而導通或關斷的多個通過開關，其中，多個通過開關可以被實現為NMOS電晶體。第二通過開關組PSG2可以包括響應於施加至第二區塊字線BLKWL2的電壓而導通或關斷的多個通過開關，其中，多個通過開關可以被實現為NMOS電晶體。
當向第一區塊字線BLKWL1和第二區塊字線BLKWL2施加導通電壓並且包括於第一通過開關組PSG1和第二通過開關組PSG2中的通過開關導通時，第1_1全域字線GWL1_1至第1_n全域字線GWL1_n可以共同耦合至第一記憶體塊BLK1和第三記憶體塊BLK3，並且第2_1全域字線GWL2_1至第2_n全域字線GWL2_n可以共同耦合至第二記憶體塊BLK2和第四記憶體塊BLK4。
當向第一區塊字線BLKWL1施加導通電壓並且向第二區塊字線BLKWL2施加關斷電壓時，包括於第一通過開關組PSG1中的通過開關可以導通，並且包括於第二通過開關組PSG2中的通過開關可以關斷。因此，第1_1全域字線GWL1_1至第1_n全域字線GWL1_n耦合至第一記憶體塊BLK1，而不耦合至第三記憶體塊BLK3。此外，第2_1全域字線GWL2_1至第2_n全域字線GWL2_n耦合至第二記憶體塊BLK2，而不耦合至第四記憶體塊BLK4。
相反，當向第一區塊字線BLKWL1施加關斷電壓並且向第二區塊字線BLKWL2施加導通電壓時，包括於第一通過開關組PSG1中的通過開關可以關斷，而包括於第二通過開關組PSG2中的通過開關可以導通。因此，第1_1全域字線GWL1_1至第1_n全域字線GWL1_n耦合至第三記憶體塊BLK3，而不耦合至第一記憶體塊BLK1。此外，第2_1全域字線GWL2_1至第2_n全域字線GWL2_n耦合至第四記憶體塊BLK4，而不耦合至第二記憶體塊BLK2。
因此，可以基於施加至相應區塊字線的電壓來選擇記憶體塊，並且可以通過全域字線和通過開關組向被選記憶體塊傳輸從電壓產生器（例如，圖2的122）輸出的操作電壓。
圖5是例示了在感測操作期間施加至各條線的電壓的變化和通道電位的變化的圖。
參照圖4和圖5，圖5例示了在對圖4的多條局部字線LWL1_1至LWL1_n、LWL2_1至LWL2_n、LWL3_1至LWL3_n以及LWL4_1至LWL4_n當中的被選字線Selected WL執行的感測操作期間，施加至被選字線Selected WL、未選字線Unselected WL和區塊字線BLKWL的電壓的變化以及通道電位的變化。感測操作可以是讀取操作或驗證操作。
在圖5中，假設在多條字線當中的被選字線Selected WL是第1_1局部字線LWL1_1，並且其餘局部字線是未選字線Unselected WL。因為第1_1局部字線LWL1_1是被選字線，所以在第一記憶體塊BLK1中的記憶體單元當中耦合至第1_1局部字線LWL1_1的記憶體單元可以是被選記憶體單元。
在實施方式中，在時間t1，可以執行感測操作。感測操作可以是感測作為被選字線Selected WL的第1_1局部字線LWL1_1的操作。即，在時間t1，感測操作可以是對耦合至第1_1局部字線LWL1_1的被選記憶體單元的讀取操作或驗證操作。
在對耦合至字線Selected WL的被選記憶體單元的感測操作期間，控制邏輯（例如，圖2的130）可以控制周邊電路（例如，圖2的120），使得通過向第一區塊字線BLKWL1施加導通電壓並且向第1_1全域字線GWL1_1施加感測電壓來執行感測操作。
此外，控制邏輯（例如，圖2的130）可以控制周邊電路（例如，圖2的120），使得通過向第二區塊字線BLKWL2施加關斷電壓並且向除第1_1全域字線GWL1_1以外的其餘全域字線施加通過電壓Vpass來執行感測操作。
結果，作為被選字線Selected WL的第1_1局部字線LWL1_1的電壓位準可以設置為感測電壓位準，並且第1_2局部字線LWL1_2至第1_n局部字線LWL1_n的電壓位準可以設置為通過電壓Vpass，並藉此可以執行感測操作。
在時間t1，施加至被選字線Selected WL的電壓可以是第一讀取電壓Vread1。第一讀取電壓Vread1可以是用於將耦合至被選字線Selected WL的被選記憶體單元的擦除狀態和程式化狀態彼此區分開的電壓。在其它實施方式中，施加至被選字線Selected WL的電壓可以是第一驗證電壓。第一驗證電壓可以是用於確定耦合至被選字線Selected WL的被選記憶體單元是否已經被程式化為目標程式化狀態的電壓。第一讀取電壓Vread1和第一驗證電壓可以是感測電壓。
在時間t1，施加至未選字線Unselected WL的電壓可以是通過電壓Vpass。通過電壓Vpass可以是用於使耦合至除被選字線Selected WL之外的字線的記憶體單元導通的電壓。施加至未選字線Unselected WL的電壓可以保持在通過電壓Vpass，直到感測操作完成。也就是說，可以將通過電壓Vpass施加至未選字線Unselected WL，直到第一讀取操作和第二讀取操作或第一驗證操作和第二驗證操作完成。
在時間t1，施加至區塊字線BLKWL的電壓可以是導通電壓Vto。導通電壓Vto可以是用於使耦合至區塊字線BLKWL的第一通過開關組PSG1中所包括的通過開關導通的電壓。在時間t1，施加至區塊字線BLKWL的電壓可以維持在導通電壓Vto的位準，直到在執行了均衡之後所有字線都放電為止。即，耦合至區塊字線BLKWL的第一通過開關組PSG1中所包括的通過開關可以保持導通，直到所有字線進入接地狀態為止。
在時間t1，當第一感測電壓施加至被選字線Selected WL並且通過電壓Vpass施加至未選字線Unselected WL時，可以開始感測操作。在實施方式中，第一感測電壓可以是第一讀取電壓Vread1或第一驗證電壓。在感測操作開始之後，可以通過分別耦合至記憶體單元的位元線來感測耦合至被選字線的記憶體單元中所存儲的程式化資料。
在實施方式中，通過位元線感測到的資料可以存儲在圖2的頁緩衝器組（例如，圖2的123）中。感測到的資料可以是讀取資料或驗證資料。讀取資料可以是為了讀取被程式化到記憶體單元的資料而通過位元線讀取的資料。驗證資料可以是為了驗證程式化到記憶體單元的資料而通過位元線讀取的資料。可以基於感測到的資料來確定記憶體單元的程式化狀態。
在實施方式中，通道電位可以是耦合至與位元線耦合的多個單元串中的任意一個單元串的多個記憶體單元的通道的電位。在執行感測操作之前，通道電位可以為0V。
在時間t1，通道電位可以瞬時或快速地增加，然後可以返回到0V。詳細地，隨著感測操作的開始，可以向被選字線Selected WL施加感測電壓，並且可以向未選字線Unselected WL施加通過電壓Vpass。當感測電壓和通過電壓Vpass分別施加至被選字線Selected WL和未選字線Unselected WL時，可能在字線之間發生通道耦合。當在字線之間發生通道耦合時，通道電位可能增加。在預定時間過去之後，增加的通道電位可以返回到0V。
依據記憶體單元的程式化狀態，已經返回到0V的通道電位可以具有各種位準。即，因為耦合至單元串的多個記憶體單元可以具有各種程式化狀態，所以流過多個記憶體單元的電流可以依據施加至字線的電壓而變化。結果，通道電位可以依據耦合至單元串的多個記憶體單元的程式化狀態而具有各種值。
在感測操作已經終止之後，通道電位可以返回到0V。即，當多條字線放電時，位元線也可以放電，因此通道電位可以返回到0V。
在實施方式中，在已經執行感測操作之後，可以執行均衡操作。均衡操作可以是使耦合至記憶體塊的多條字線同時放電的操作。耦合至記憶體塊的多條字線可以包括被選字線Selected WL和未選字線Unselected WL。
假設在不執行均衡操作的情況下對字線執行放電操作，則施加至被選字線Selected WL和未選字線Unselected WL的電壓位準彼此不同，因此，放電操作將完成的時間點可以彼此不同。因此，可以將被選字線Selected WL的電位設置為通過電壓Vpass，使得多條字線的放電能夠同時完成。
詳細地，在執行第一讀取操作或第一驗證操作之後，可以向被選字線Selected WL施加通過電壓Vpass。在通過電壓Vpass已經被施加至被選字線Selected WL之後，被選字線Selected WL和未選字線Unselected WL可以全部從相同的通過電壓Vpass同時放電。即，當被選字線Selected WL的電位在時間t2被設置為通過電壓Vpass，並且包括被選字線Selected WL的所有字線的電位被設置為相同的通過電壓Vpass時，所有字線可以在從時間t2到時間t3的共同時段期間同時放電相同的量。
在實施方式中，因為耦合至單元串的多個記憶體單元的程式化狀態彼此不同，所以在位元線放電期間，多個記憶體單元的關斷時間點可以改變。因為多個記憶體單元的關斷時間點改變，所以在字線之間可能發生電容耦合，並且由於電容耦合的發生，導致通道電位可能具有負值。結果，多個記憶體單元的關斷時間點改變，從而導致通道負升壓。
隨著通道負升壓的發生，通道電位可能具有負值。在從時間t2到時間t3的時段期間，由於通道負升壓，導致通道電位改變為負電位，此後，由於在時間t3的恢復操作，導致通道電位可以返回到0V。
在實施方式中，在恢復操作期間，由於通道和字線之間的耦合，導致字線的電位也可以與通道電位一起增加。在字線的電位已經增加之後，隨著字線的電位增加已經經過了相當長的時間，藉此處於擦除狀態的記憶體單元的閾值電壓位準可能由於滯留（retention）而增加。即，處於擦除狀態的記憶體單元上的單元應力可能增加。
此外，在通道和字線的電位位準之間出現差異，因此可以在記憶體裝置（例如，圖2的100）的閒置狀態或就緒狀態下重複執行刷新讀取操作。記憶體裝置（例如，圖2的100）的閒置狀態或就緒狀態可以是在已經完成相應操作之後記憶體裝置（例如，圖2的100）正在等待隨後要執行的操作的狀態，即，未執行操作的狀態。
在實施方式中，隨著刷新讀取操作被重複執行，可能發生其中所感測到的資料中的錯誤不可校正的不可校正的錯誤校正碼（UECC）失敗。
因此，本揭示內容提出了一種通過減少字線的電位位準維持在正值的時間來防止發生記憶體單元的閾值電壓位準改變的現象的方法。
圖6是示出歸因於字線的電位增加的在擦除狀態下閾值電壓分佈的偏移的圖。
參照圖6，例示了記憶體單元的閾值電壓分佈。在圖6中，假設記憶體裝置（例如，圖2的100）使用單級單元（SLC）方案執行程式化操作。因此，記憶體單元可以處於擦除狀態E或程式化狀態P。
在其它實施方式中，圖6還可以應用於記憶體裝置（例如，圖2的100）使用多級單元（MLC）、三級單元（TLC）或四級單元（QLC）方案執行程式化操作的情況。
參照圖5，當在時間t3執行與通道負升壓相對應的恢復操作時，由於通道和字線之間的耦合，導致字線的電位可以與通道電位一起增加。
在字線的電位增加的狀態下，字線的浮置繼續，因此記憶體單元可能劣化。即，可能發生記憶體單元的滯留。
在實施方式中，由於記憶體單元的滯留，導致處於擦除狀態E的記憶體單元的閾值電壓可以增加到E′。即，記憶體單元上的應力可以增加。
此外，隨著處於擦除狀態E的記憶體單元的閾值電壓增加，重複執行刷新讀取操作。隨著刷新讀取操作的重複，可能發生其中所感測到的資料中的錯誤不可校正的UECC失敗。
為了防止上述UECC失敗的發生，在隨後的附圖中描述了在記憶體裝置（例如，圖2的100）的閒置狀態或就緒狀態下使字線放電的方法。
圖7是例示了在恢復操作之後通過使字線放電而改變的字線的電位的圖。
參照圖5和圖7，圖7例示了在圖5的時間t3已經執行了與通道負升壓相對應的恢復操作之後，在記憶體裝置（例如，圖2的100）的閒置時間或就緒時間中使字線放電的過程。
在圖7中，在時間t4之前，施加至各條線的電壓的變化和通道電位的變化與圖5中的相同，並且因此將省略其重複描述。
參照圖5，由於在時間t3執行的與通道負升壓相對應的恢復操作，致使通道電位在時間t4可以返回到0V。
然而，隨著通道電位在時間t4再次從負值增加到0V，由於通道和字線之間的耦合而致使字線的電位可以具有除接地電壓以外的正值。即，隨著通道電位增加，字線的電位可以與通道電位一起增加。
在實施方式中，為了將字線的增加的電位重置為0V，記憶體裝置（例如，圖2的100）可以在閒置狀態或就緒狀態下使字線放電。記憶體裝置（例如，圖2的100）的閒置狀態或就緒狀態可以是在已經完成相應操作之後記憶體裝置（例如，圖2的100）正在等待後續要執行的操作的狀態，即，未執行操作的狀態。
詳細地，在已經執行了與通道負升壓相對應的恢復操作之後，字線可以浮置為正電壓。
在實施方式中，在字線的電位已經增加的狀態下經過時間，然後記憶體裝置（例如，圖2的100）可以在時間t5進入閒置狀態或就緒狀態。
因此，因為記憶體裝置（例如，圖2的100）在時間t5處於就緒狀態，所以記憶體裝置（例如，圖2的100）可以通過使耦合至第一區塊字線BLKWL1的電晶體（即，圖4的第一通過開關組PSG1中的電晶體）導通來使字線放電。
詳細地，在時間t5，記憶體裝置（例如，圖2的100）可以向第一區塊字線BLKWL1施加正電壓。因此，隨著第一通過開關組PSG1中的電晶體導通，第1_1局部字線LWL1_1至第1_n局部字線LWL1_n的電位可以降低。
因此，在感測操作期間，記憶體裝置（例如，圖2的100）在閒置狀態或就緒狀態下使已經執行了與通道負升壓相對應的恢復操作之後已經浮置為正電壓的字線放電，從而防止或減輕記憶體單元的閾值電壓位準改變的現象。
圖8是例示了圖1和圖2的區塊字線控制器150的配置的圖。
參照圖8，區塊字線控制器150可以包括閒置狀態感測器151、電壓控制器153和操作信號發生器155。
在實施方式中，閒置狀態感測器151可以感測記憶體裝置（例如，圖2的100）是否處於閒置狀態。記憶體裝置（例如，圖2的100）的閒置狀態可以是記憶體裝置（例如，圖2的100）的就緒狀態。
例如，閒置狀態感測器151可以基於就緒/忙線信號RB或由記憶體裝置（例如，圖2的100）內部產生的信號，來確定記憶體裝置（例如，圖2的100）是否處於閒置狀態。
閒置狀態感測器151可以基於確定記憶體裝置（例如，圖2的100）是否處於閒置狀態的結果來產生並輸出狀態訊息STATUS_INF。這裡，狀態訊息STATUS_INF可以包括與記憶體裝置（例如，圖2的100）是否處於閒置狀態有關的訊息。
在實施方式中，電壓控制器153可以控制要施加至區塊字線的電壓位準。由電壓控制器153控制的區塊字線可以是耦合至電晶體的字線，該電晶體耦合至與被選字線相對應的局部字線和全域字線。
參照圖4和圖5，被選字線Selected WL是第1_1局部字線LWL1_1，因此電壓控制器153可以控制要施加至第一區塊字線BLKWL1的電壓位準，該第一區塊字線BLKWL1耦合至用於將第1_1局部字線LWL1_1耦合至第1_1全域字線GWL1_1的電晶體的閘極。
在實施方式中，當電壓控制器153接收到恢復操作完成信號RECC_SIG時，電壓控制器153可以輸出電壓訊息VOL_INF，該電壓訊息VOL_INF包括關於要施加至區塊字線的電壓位準的訊息。這裡，恢復操作完成信號RECC_SIG可以是指示在感測操作期間將被選字線的電位設置為通過電壓位準的均衡操作之後與由字線的放電引起的通道負升壓相對應的恢復操作已經完成的信號。
即，為了在已經完成與通道負升壓相對應的恢復操作之後再次降低字線的增加的電位，電壓控制器153可以設置要施加至區塊字線的電壓位準。
在實施方式中，操作信號發生器155可以基於狀態訊息STATUS_INF和電壓訊息VOL_INF來產生操作信號OPSIG，並且可以輸出操作信號OPSIG。這裡，可以從閒置狀態感測器151輸出狀態訊息STATUS_INF，並且可以從電壓控制器153輸出電壓訊息VOL_INF。
詳細地，當從閒置狀態感測器151輸出的狀態訊息STATUS_INF指示記憶體裝置（例如，圖2的100）處於閒置狀態，並且從電壓控制器153接收到包括關於要施加至區塊字線的電壓位準的訊息的電壓訊息VOL_INF時，操作信號發生器155可以輸出操作信號OPSIG。這裡，操作信號OPSIG可以是指示要施加至區塊字線的具有與電壓訊息VOL_INF相對應的位準的電壓的信號。例如，操作信號OPSIG可以被輸出至圖2的電壓產生器（例如，圖2的122）。
即，在記憶體裝置（例如，圖2的100）執行感測操作之後，可以設置用於在記憶體裝置（例如，圖2的100）的閒置狀態下使字線放電的電壓位準，並且可以向區塊字線施加具有設置的位準的電壓。
下面參照圖9詳細描述在記憶體裝置（例如，圖2的100）的閒置狀態下施加至區塊字線的電壓位準。
圖9是例示了施加至區塊字線以使字線放電的電壓的圖。
參照圖9，圖9中例示了指示記憶體裝置（例如，圖2的100）的就緒狀態或忙線狀態的就緒/忙線信號RB、施加至第一區塊字線BLKWL1的電壓位準以及施加至第1_1全域字線GWL1_1的電壓位準。
參照圖4、圖5和圖9，被選字線Selected WL是第1_1局部字線LWL1_1，因此在圖9中，第一區塊字線BLKWL1可以是耦合至用於將第1_1局部字線LWL1_1耦合至第1_1全域字線GWL1_1的電晶體的閘極的字線。此外，參照圖7和圖9，時間t4在圖9中可以是完成與通道負升壓相對應的恢復操作的時間點。
在實施方式中，在時間t4之前，記憶體裝置（例如，圖2的100）正在執行與通道負升壓相對應的恢復操作，因此就緒/忙線信號RB可以處於低狀態。即，就緒/忙線信號RB可以指示記憶體裝置（例如，圖2的100）的忙線狀態。
此外，因為記憶體裝置（例如，圖2的100）在時間t4之前正在執行恢復操作，所以可以向第一區塊字線BLKWL1施加導通電壓（例如，圖5的Vto），並且不向第1_1全域字線GWL1_1施加電壓。即，對於恢復操作，可以在時間t4之前向第一區塊字線BLKWL1施加用於使耦合至第一區塊字線BLKWL1的電晶體導通的電壓。
此後，記憶體裝置（例如，圖2的100）可以處於閒置狀態。
因此，因為記憶體裝置（例如，圖2的100）處於在閒置狀態下不執行操作的等待狀態，所以就緒/忙線信號RB可以處於指示記憶體裝置（例如，圖2的100）的就緒狀態的高狀態。為了在就緒/忙線信號RB處於高狀態時（即，在時間t4之後的第一閒置時間t_IDLE1期間）降低由恢復操作而增加的字線的電位，可以向第一區塊字線BLKWL1施加具有比導通電壓（例如，圖5的Vto）低的位準的電壓。這裡，施加至第一區塊字線BLKWL1的電壓位準可以改變為在低於導通電壓（例如，圖5的Vto）的位準的範圍內的各種值。例如，在第一閒置時間t_IDLE1期間施加至第一區塊字線BLKWL1的電壓可以是0V或具有相對於導通電壓Vto而接近0V的位準的電壓。
因為在第一閒置時間t_IDLE1期間，0V或具有接近0V的位準的電壓被施加至第一區塊字線BLKWL1，所以在耦合至第一區塊字線BLKWL1的電晶體中所俘獲的電荷可以被釋放，並且可以降低字線的電位。
在經過第一閒置時間t_IDLE1之後，記憶體裝置（例如，圖2的100）在時間t5再次執行感測操作，因此就緒/忙線信號RB可以從高狀態轉變為指示記憶體裝置（例如，圖2的100）的忙線狀態的低狀態。
假設記憶體裝置（例如，圖2的100）在時間t5執行感測操作，則導通電壓（例如，圖5的Vto）可以施加至第一區塊字線BLKWL1，並且感測電壓或通過電壓可以施加至第1_1全域字線GWL1_1。
此後，在時間t6已經完成了記憶體裝置（例如，圖2的100）的感測操作之後，記憶體裝置（例如，圖2的100）可以進入閒置狀態。當記憶體裝置（例如，圖2的100）處於閒置狀態時，就緒/忙線信號RB可以從低狀態轉變為高狀態。
為了在就緒/忙線信號RB處於高狀態時（即，在時間t6之後的第二閒置時間t_IDLE2期間）降低由恢復操作而增加的字線的電位，可以向第一區塊字線BLKWL1施加具有比導通電壓（例如，圖5的Vto）低的位準的電壓。這裡，施加至第一區塊字線BLKWL1的電壓位準可以改變為在低於導通電壓（例如，圖5的Vto）的位準的範圍內的各種值。
即，因為在第二閒置時間t_IDLE2期間再次將0V或具有相對於導通電壓Vto而接近0V的位準的電壓施加至第一區塊字線BLKWL1，所以耦合至第一區塊字線BLKWL1的電晶體中所俘獲的電荷可以被釋放，並且字線的電位可以降低。
結果，在感測操作之後字線的電位已經浮置到正電壓位準的狀態下，記憶體裝置（例如，圖2的100）可以向第一區塊字線BLKWL1施加0V或具有接近0V的位準的電壓。記憶體裝置（例如，圖2的100）可以通過向第一區塊字線BLKWL1施加0V或具有相對於導通電壓Vto而接近0V的位準的電壓，來使字線快速放電。
因此，在感測操作之後，記憶體裝置（例如，圖2的100）可以立即使字線放電，從而防止處於擦除狀態的記憶體單元的閾值電壓增加。
圖10是例示了根據本揭示內容的實施方式的記憶體裝置的操作的流程圖。
參照圖10，在步驟S1001，記憶體裝置可以執行感測操作。例如，當記憶體裝置執行感測操作時，可以向被選字線施加感測電壓，並且可以向未選字線施加通過電壓。可以通過向被選字線施加感測電壓並且向未選字線施加通過電壓，來執行感測操作。
在步驟S1003，記憶體裝置可以在已經執行了均衡操作之後使字線放電。詳細地，在記憶體裝置正在執行感測操作時，向被選字線和未選字線施加具有不同位準的電壓，因此可以在感測操作終止之後執行將所有字線的電位設置為相同位準的均衡操作。
在均衡操作之後，記憶體裝置可以使所有字線同時放電，從而將所有字線的電位設置為0V。然而，在已經執行均衡操作之後，所有字線同時放電，因此記憶體單元的通道電位可以同時降低。也就是說，可能發生通道負升壓。
因此，在步驟S1005，記憶體裝置可以執行與通道負升壓相對應的恢復操作。由於通道負升壓而已經變為負電位的通道電位可以通過恢復操作而增加，然後可以返回至0V。
然而，在恢復操作期間，由於通道和字線之間的耦合，導致字線的電位也可以與通道電位一起增加。即，因為字線的電位可能浮置到具有正電壓值的狀態，所以記憶體裝置可以在閒置狀態下使字線放電。
在步驟S1007，可以確定記憶體裝置是否處於閒置狀態或就緒狀態。當記憶體裝置處於閒置狀態或就緒狀態（在“是”的情況下）時，處理可以進行到步驟S1009。記憶體裝置的閒置狀態是指記憶體裝置處於在相應操作完成之後記憶體裝置正在等待後續要執行的操作的同時未執行操作的狀態。
在步驟S1009，記憶體裝置可以設置用於使字線放電的電壓位準，並且可以向區塊字線施加具有所設置的位準的電壓。區塊字線可以是耦合至與被選字線耦合的電晶體的閘極的字線。在實施方式中，記憶體裝置可以向區塊字線施加具有所設置的位準的電壓達預設時間。
圖11是例示了可以表示圖1的記憶體控制器200的記憶體控制器1000的實施方式的圖。
記憶體控制器1000耦合至主機和記憶體裝置。響應於從主機接收到的請求，記憶體控制器1000可以存取記憶體裝置。例如，記憶體控制器1000可以被配置為控制對記憶體裝置的寫入、讀取、擦除並且執行背景操作。記憶體控制器1000可以提供記憶體裝置和主機之間的介面。記憶體控制器1000可以運行用於控制記憶體裝置的韌體。
參照圖11，記憶體控制器1000可以包括處理器1010、記憶體緩衝器1020、錯誤校正碼（ECC）電路1030、主機介面1040、緩衝器控制電路1050、記憶體介面1060和匯流排1070。
匯流排1070可以在記憶體控制器1000的組件之間提供通道。
處理器1010可以控制記憶體控制器1000的整體操作，並且可以執行邏輯操作。處理器1010可以通過主機介面1040與外部主機通信，並且還可以通過記憶體介面1060與記憶體裝置通信。此外，處理器1010可以通過緩衝器控制電路1050與記憶體緩衝器1020通信。處理器1010可以通過使用記憶體緩衝器1020作為工作記憶體、高速緩存記憶體或緩衝器記憶體，來控制儲存裝置的操作。
處理器1010可以執行快閃記憶體轉換層（FTL）的功能。處理器1010可以通過FTL將由主機提供的邏輯塊位址（LBA）轉換為物理塊位址（PBA）。FTL可以使用映射表來接收LBA並將LBA轉換為PBA。通過FTL執行的位址映射方法的示例可以根據映射單元而包括各種方法。代表性的位址映射方法包括頁映射方法、塊映射方法和混合映射方法。
處理器1010可以使從主機接收的資料隨機化。例如，處理器1010可以使用隨機化晶種來對從主機接收到的資料進行隨機化。隨機化資料可以作為要存儲的資料而提供給記憶體裝置，並且可以被程式化在記憶體單元陣列中。
處理器1010可以運行軟體或韌體以執行隨機化或去隨機化操作。
在實施方式中，處理器1010可以運行軟體或韌體以執行隨機化和去隨機化操作。
記憶體緩衝器1020可以用作處理器1010的工作記憶體、高速緩存記憶體或緩衝器記憶體。記憶體緩衝器1020可以存儲由處理器1010執行的代碼和命令。記憶體緩衝器1020可以存儲由處理器1010處理的資料。記憶體緩衝器1020可以包括靜態RAM（SRAM）或動態RAM（DRAM）。
ECC電路1030可以執行錯誤校正。ECC電路1030可以基於要通過記憶體介面1060寫入記憶體裝置的資料來執行錯誤校正碼（ECC）編碼。經ECC編碼的資料可以通過記憶體介面1060傳送給記憶體裝置。ECC電路1030可以基於通過記憶體介面1060從記憶體裝置接收到的資料來執行ECC解碼。在示例中，ECC電路1030可以作為記憶體介面1060的組件而包括在記憶體介面1060中。
主機介面1040可以在處理器1010的控制下與外部主機通信。主機介面1040可以使用諸如以下各種通信方法中的至少一種來執行通信：通用序列匯流排（USB）、序列AT附件（SATA）、序列附接SCSI（SAS）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、周邊元件互連（PCI）、快速周邊元件互連（PCIe）、快速非揮發性記憶體（NVMe）、通用快閃儲存（UFS）、安全數位（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、雙列直插式記憶體模組（DIMM）、暫存式DIMM（RDIMM）和低負載DIMM（LRDIMM）通信方法。
緩衝器控制電路1050可以在處理器1010的控制下控制記憶體緩衝器1020。
記憶體介面1060可以在處理器1010的控制下與記憶體裝置通信。記憶體介面1060可以通過通道向/從記憶體裝置發送/接收命令、位址和資料。
在實施方式中，記憶體控制器1000可能不包括記憶體緩衝器1020和緩衝器控制電路1050。
在實施方式中，處理器1010可以使用代碼來控制記憶體控制器1000的操作。處理器1010可以從設置在記憶體控制器1000中的非揮發性記憶體裝置（例如，ROM）加載代碼。在實施方式中，處理器1010可以通過記憶體介面1060從記憶體裝置加載代碼。
在實施方式中，記憶體控制器1000的匯流排1070可以分為控制匯流排和資料匯流排。資料匯流排可以被配置為在記憶體控制器1000中傳輸資料，並且控制匯流排可以被配置為在記憶體控制器1000中傳輸諸如命令或位址之類的控制訊息。資料匯流排和控制匯流排可以彼此隔離，以使彼此不干擾或不影響。資料匯流排可以耦合至主機介面1040、緩衝器控制電路1050、ECC電路1030和記憶體介面1060。控制匯流排可以耦合至主機介面1040、處理器1010、緩衝器控制電路1050、記憶體緩衝器1020和記憶體介面1060。
圖12是例示了應用根據本揭示內容的實施方式的儲存裝置的記憶卡系統的方塊圖。
參照圖12，記憶卡系統2000可以包括記憶體控制器2100、記憶體裝置2200和連接器2300。
記憶體控制器2100耦合至記憶體裝置2200。記憶體控制器2100可以存取記憶體裝置2200。例如，記憶體控制器2100可以控制記憶體裝置2200的讀取操作、寫入操作、擦除操作和背景操作。記憶體控制器2100可以提供記憶體裝置2200和主機之間的介面。記憶體控制器2100可以運行用於控制記憶體裝置2200的韌體。記憶體裝置2200可以按照與以上參照圖1描述的記憶體裝置（例如，圖1的100）相同的方式來實現。
在實施方式中，記憶體控制器2100可以包括諸如RAM、處理器、主機介面、記憶體介面和ECC電路之類的組件。
記憶體控制器2100可以通過連接器2300與外部裝置通信。記憶體控制器2100可以基於特定通信協議與外部裝置（例如，主機）通信。在實施方式中，記憶體控制器2100可以通過諸如以下各種通信協議中的至少一種與外部裝置通信：通用序列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、周邊元件互連（PCI）、快速周邊元件互連（PCI-E）、高級技術附件（ATA）、序列ATA（SATA）、平行ATA（PATA）、小型電腦系統介面（SCSI）、增強型小型磁盤介面（ESDI）、整合驅動電子裝置（IDE）、FireWire（火線）、通用快閃儲存（UFS）、Wi-Fi、Bluetooth（藍牙）和快速非揮發性記憶體（NVMe）協議。在實施方式中，連接器2300可以由上述各種通信協議中的至少一種來定義。
在實施方式中，記憶體裝置2200可以實現為諸如以下各種非揮發性記憶體裝置中的任意一種：電可擦除程式化可程式化ROM（EEPROM）、反及型快閃記憶體、反或型快閃記憶體、相變RAM（PRAM）、電阻RAM（ReRAM）、鐵電RAM（FRAM）和自旋轉移力矩磁性RAM（STT-MRAM）。
記憶體控制器2100和記憶體裝置2200可以整合到單個半導體裝置中以配置記憶卡。例如，記憶體控制器2100和記憶體裝置2200可以整合到單個半導體裝置中，以配置諸如以下的記憶卡：PC卡（個人電腦記憶卡國際協會：PCMCIA）、緊湊型快閃記憶體卡（CF）、智慧型媒體卡（SM或SMC）、記憶棒、多媒體卡（MMC、RS-MMC、微型MMC或eMMC）、SD卡（SD、迷你SD、微型SD或SDHC）或通用快閃儲存（UFS）。
在實施方式中，記憶體裝置2200可以執行感測操作。感測操作可以是讀取操作或包括在程式迴圈中的驗證操作。
在記憶體裝置2200已經執行感測操作之後，所有字線可以依據均衡操作被設置為通過電壓位準。此後，所有字線可以同時放電。
然而，當所有字線同時放電時，記憶體單元的通道電位可以同時降低。即，可能發生通道負升壓。當發生通道負升壓時，記憶體裝置2200可以執行與通道負升壓相對應的恢復操作。
然而，在記憶體裝置2200的恢復操作期間，由於通道和字線之間的耦合，導致字線的電位也可以與通道電位一起增加。因此，為了使字線放電，記憶體裝置2200可以在閒置狀態下向耦合至與被選字線耦合的電晶體的區塊字線施加具有預設位準的電壓達預設時間。這裡，施加至區塊字線的電壓可以是0V或具有接近0V的位準的電壓，並且預設時間可以是包括在記憶體裝置2200處於閒置狀態的時間中的時段。
結果，向區塊字線施加具有預設位準的電壓達預設時間，使得在耦合至區塊字線的電晶體中所俘獲的電荷可以被釋放，並藉此字線的已增加的電位可以降低並返回到0V。
圖13是例示了應用根據本揭示內容的實施方式的儲存裝置的固態驅動器（solid state drive，SSD）系統的示例的方塊圖。
參照圖13，SSD系統3000可以包括主機3100和SSD 3200。SSD 3200可以通過信號連接器3001與主機3100交換信號SIG，並可以通過電源連接器3002接收電源PWR。SSD 3200可以包括SSD控制器3210、多個快閃記憶體3221至322n、輔助電源3230和緩衝器記憶體3240。
在實施方式中，SSD控制器3210可以執行以上參照圖1描述的記憶體控制器（例如，圖1的200）的功能。
SSD控制器3210可以響應於從主機3100接收到的信號SIG而控制多個快閃記憶體3221至322n。例如，信號SIG可以是基於主機3100和SSD 3200之間的介面的信號。例如，信號SIG可以是由諸如以下各種介面中的至少一種而定義的信號：通用序列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、周邊元件互連（PCI）、快速周邊元件互連（PCI-E）、高級技術附件（ATA）、序列ATA（SATA）、平行ATA（PATA）、小型電腦系統介面（SCSI）、增強型小型磁盤介面（ESDI）、整合驅動電子裝置（IDE）、FireWire（火線）、通用快閃儲存（UFS）、Wi-Fi、Bluetooth（藍牙）和快速非揮發性記憶體（NVMe）介面。
輔助電源3230可以通過電源連接器3002連接到主機3100。輔助電源3230可以被提供有來自主機3100的電源PWR並且可以被充電。當來自主機3100的電源供應不平穩時，輔助電源3230可以向SSD 3200提供電源。在實施方式中，輔助電源3230可以位於SSD 3200內部或者位於SSD 3200外部。例如，輔助電源3230可以設置在主板上並且可以向SSD 3200提供輔助電源。
緩衝器記憶體3240作為SSD 3200的緩衝器記憶體而操作。例如，緩衝器記憶體3240可以臨時存儲從主機3100接收到的資料或從多個快閃記憶體3221至322n接收到的資料，或者可以臨時存儲快閃記憶體3221至322n的元資料（metadata）（例如，映射表）。緩衝器記憶體3240可以包括諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM之類的揮發性記憶體，或者諸如FRAM、ReRAM、STT-MRAM和PRAM之類的非揮發性記憶體。
多個快閃記憶體3221至322n中的每一個可以執行感測操作。感測操作可以是讀取操作或包括在程式迴圈中的驗證操作。
在多個快閃記憶體3221至322n已經執行了感測操作之後，所有字線可以依據均衡操作被設置為通過電壓位準。此後，所有字線可以同時放電。
然而，當所有字線同時放電時，記憶體單元的通道電位可以同時降低。即，可能發生通道負升壓。當發生通道負升壓時，多個快閃記憶體3221至322n中的每一個可以執行與通道負升壓相對應的恢復操作。
當多個快閃記憶體3221至322n執行恢復操作時，由於通道和字線之間的耦合，導致字線的電位也可以與通道電位一起增加。因此，為了使字線放電，多個快閃記憶體3221至322n中的每一個可以在閒置狀態下向耦合至與被選字線耦合的電晶體的區塊字線施加具有預設位準的電壓達預設時間。這裡，施加至區塊字線的電壓可以是0V或具有接近0V的位準的電壓，並且預設時間可以是包括在多個快閃記憶體3221至322n處於閒置狀態的時間中的時段。
結果，向區塊字線施加具有預設位準的電壓達預設時間，使得在耦合至區塊字線的電晶體中所俘獲的電荷可以被釋放，並藉此字線的已增加的電位可以降低並返回到0V。
圖14是例示了應用根據本揭示內容的實施方式的儲存裝置的使用者系統的方塊圖。
參照圖14，使用者系統4000可以包括應用處理器4100、記憶體模組4200、網路模組4300、儲存模組4400和使用者介面4500。
應用處理器4100可以運行使用者系統4000中所包括的組件、操作系統（OS）或使用者程式。在實施方式中，應用處理器4100可以包括用於控制使用者系統4000中所包括的組件的控制器、介面、圖形引擎等。應用處理器4100可以被提供為系統單晶片（SoC）。
記憶體模組4200可以用作使用者系統4000的主記憶體、工作記憶體、緩衝器記憶體或高速緩存記憶體。記憶體模組4200可以包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM之類的揮發性RAM，或者諸如PRAM、ReRAM、MRAM和FRAM之類的非揮發性RAM。在實施方式中，應用處理器4100和記憶體模組4200可以基於封裝體疊層（POP）來封裝，然後可以被提供為單個半導體封裝件。
網路模組4300可以與外部裝置通信。例如，網路模組4300可以支持諸如以下的無線通信：分碼多重存取（CDMA）、全球移動通信系統（GSM）、寬帶CDMA（WCDMA）、CDMA-2000、時分多址（TDMA）、長期演進技術（LTE）、WiMAX、WLAN、UWB、Bluetooth（藍牙）和Wi-Fi通信。在實施方式中，網路模組4300可以被包括在應用處理器4100中。
儲存模組4400可以存儲資料。例如，儲存模組4400可以存儲從應用處理器4100接收的資料。另選地，儲存模組4400可以向應用處理器4100發送儲存模組4400中所存儲的資料。在實施方式中，儲存模組4400可以被實現為諸如相變RAM（PRAM）、磁性RAM（MRAM）、電阻RAM（RRAM）、反及型快閃記憶體、反或型快閃記憶體或具有三維結構的反及型快閃記憶體之類的非揮發性半導體記憶體裝置。在實施方式中，儲存模組4400可以被提供為諸如記憶卡之類的可移動儲存介質（即，可移動驅動器）或使用者系統4000的外部驅動器。
在實施方式中，儲存模組4400可以包括多個非揮發性記憶體裝置，其每個可以按照與以上參照圖2和圖3描述的記憶體裝置相同的方式來操作。儲存模組4400可按照與以上參照圖1描述的儲存裝置50相同的方式操作。
使用者介面4500可以包括向應用處理器4100輸入資料或指令或者向外部裝置輸出資料的介面。在實施方式中，使用者介面4500可以包括諸如以下的使用者輸入介面：鍵盤、小鍵盤、按鈕、觸摸面板、觸控螢幕、觸摸板、觸摸球、相機、麥克風、陀螺儀感測器、振動感測器和壓電裝置。使用者介面4500還可以包括諸如以下的使用者輸出介面：液晶顯示器（LCD）、有機發光二極體（OLED）顯示裝置、主動矩陣OLED（AMOLED）顯示裝置、LED、揚聲器和監視器。
在實施方式中，儲存模組4400可以執行感測操作。感測操作可以是讀取操作或包括在程式迴圈中的驗證操作。
在儲存模組4400已經執行感測操作之後，所有字線可以依據均衡操作被設置為通過電壓位準。此後，所有字線可以同時放電。
然而，當所有字線同時放電時，記憶體單元的通道電位可以同時降低。即，可能發生通道負升壓。當發生通道負升壓時，儲存模組4400可以執行與通道負升壓相對應的恢復操作。
然而，在儲存模組4400的恢復操作期間，由於通道和字線之間的耦合，導致字線的電位也可以與通道電位一起增加。因此，為了使字線放電，儲存模組4400可以在閒置狀態下向耦合至與被選字線耦合的電晶體的區塊字線施加具有預設位準的電壓達預設時間。這裡，施加至區塊字線的電壓可以是0V或具有接近0V的位準的電壓，並且預設時間可以是包括在儲存模組4400處於閒置狀態的時間中的時段。
結果，向區塊字線施加具有預設位準的電壓達預設時間，使得在耦合至區塊字線的電晶體中所俘獲的電荷可以被釋放，並藉此字線的已增加的電位可以降低並返回到0V。
根據本揭示內容，通過在與感測操作期間的通道負升壓相對應的恢復操作之後，使耦合至字線的區塊字線上的電晶體導通達特定時間，來使字線放電，從而減小了字線和通道之間的電位差。
50:儲存裝置 100:記憶體裝置 110:記憶體單元陣列 120:周邊電路 121:列解碼器 122:電壓產生器 123:頁緩衝器組 124:行解碼器 125:輸入/輸出電路 126:感測電路 130:控制邏輯 150:區塊字線控制器 151:閒置狀態感測器 153:電壓控制器 155:操作信號發生器 200:記憶體控制器 300:主機 322n:快閃記憶體 1000:記憶體控制器 1010:處理器 1020:記憶體緩衝器 1030:錯誤校正碼電路 / ECC電路 1040:主機介面 1050:緩衝器控制電路 1060:記憶體介面 1070:匯流排 2000:記憶卡系統 2100:記憶體控制器 2200:記憶體裝置 2300:連接器 3000:SSD系統 3001:信號連接器 3002:電源連接器 3100:主機 3200:SSD 3210:SSD控制器 3221:快閃記憶體 3230:輔助電源 3240:緩衝器記憶體 4000:使用者系統 4100:應用處理器 4200:記憶體模組 4300:網路模組 4400:儲存模組 4500:使用者介面 ADDR:位址 BL1-BLn:位元線 BLK1-BLKz:記憶體塊 BLKWL:區塊字線 BLKWL1:第一區塊字線 BLKWL2:第二區塊字線 CADD:行位址 CL:行線路 CMD:命令 DATA:資料 DL:資料線路 DSL:汲極選擇線 DST:汲極選擇電晶體 E:擦除狀態 F1-F16:記憶體單元 GWL1_1-GWL4_n:全域字線 LWL1_1-LWL4_n:局部字線 OPSIG:操作信號 P:程式化狀態 PASS/FAIL: PB1-PBn:頁緩衝器 PBSIGNALS:頁緩衝器控制信號 PPG:物理頁 PSG1:第一通過開關組 PSG2:第二通過開關組 RADD:列位址 RB:就緒/忙線信號 RECC_SIG:恢復操作完成信號 RL:列線路 S1001:步驟 S1003:步驟 S1005:步驟 S1007:步驟 S1009:步驟 SL:源極線 SSL:源極選擇線 SST:源極選擇電晶體 ST:串 STATUS_INF:狀態訊息 t1:時間 t2:時間 t3:時間 t4:時間 t5:時間 t6:時間 t_IDLE1:第一閒置時間 t_IDLE2:第二閒置時間 VOL_INF:電壓訊息 Vop:操作電壓 Vpass:通過電壓 VPB:感測電壓 Vread1:第一讀取電壓 VRYBIT:致能位元 Vto:導通電壓 WL:字線 WL1-WL16:字線
[圖1]是例示了儲存裝置的方塊圖。
[圖2]是例示了圖1的記憶體裝置的結構的圖。
[圖3]是例示了圖2的記憶體單元陣列的實施方式的圖。
[圖4]是用於描述局部字線、全域字線和區塊字線的圖。
[圖5]是例示了在感測操作期間施加至各條線的電壓的變化和通道電位的變化的圖。
[圖6]是例示了可歸因於字線的電位增加的、在擦除狀態下閾值電壓分佈的偏移的圖。
[圖7]是例示了在恢復操作之後通過使字線放電而改變的字線的電位的圖。
[圖8]是例示了區塊字線控制器的配置的圖。
[圖9]是例示了施加至區塊字線以使字線放電的電壓的圖。
[圖10]是例示了根據本揭示內容的實施方式的記憶體裝置的操作的流程圖。
[圖11]是例示了圖1的記憶體控制器的實施方式的圖。
[圖12]是例示了應用根據本揭示內容的實施方式的儲存裝置的記憶卡系統的方塊圖。
[圖13]是例示了應用根據本揭示內容的實施方式的儲存裝置的固態驅動器（solid state drive，SSD）系統的方塊圖。
[圖14]是例示了應用根據本揭示內容的實施方式的儲存裝置的使用者系統的方塊圖。
BLKWL1:第一區塊字線
GWL1_1:第1_1全域字線
RB:就緒/忙線信號
t4:時間
t5:時間
t6:時間
t_IDLE1:第一閒置時間
t_IDLE2:第二閒置時間
Vto:導通電壓

Claims (20)

  1. 一種記憶體裝置，所述記憶體裝置包括：  記憶體單元陣列，所述記憶體單元陣列耦合至多條字線，其中，每條字線耦合至多個記憶體單元； 周邊電路，所述周邊電路執行感測操作，所述感測操作感測耦合至從所述多條字線當中選擇的被選字線的被選記憶體單元；以及 控制邏輯，所述控制邏輯控制所述周邊電路，以當所述感測操作終止時並且當在所述多條字線已經放電之後由於對所述多個記憶體單元的通道的恢復操作而導致所述多條字線的電位增加時，向耦合至所述被選字線的區塊字線施加導通電壓。
  2. 根據請求項1所述的記憶體裝置，所述記憶體裝置還包括電晶體，所述電晶體耦合至所述區塊字線，其中，所述導通電壓是用於使所述電晶體導通的電壓。
  3. 根據請求項1所述的記憶體裝置，其中，所述導通電壓具有比在所述感測操作期間施加至所述區塊字線的電壓位準低的電壓位準。
  4. 根據請求項1所述的記憶體裝置，其中，所述控制邏輯控制所述周邊電路，以在所述感測操作已經終止之後的閒置狀態期間，向所述區塊字線施加所述導通電壓達參考時間間隔。
  5. 根據請求項4所述的記憶體裝置，其中，所述參考時間間隔包括在與所述閒置狀態相對應的時間段中。
  6. 根據請求項1所述的記憶體裝置，其中，所述控制邏輯控制所述周邊電路，以在所述導通電壓被施加至所述區塊字線，然後使所述多條字線的電位放電時，執行後續的感測操作。
  7. 根據請求項6所述的記憶體裝置，其中，所述控制邏輯控制所述周邊電路，以在所述後續的感測操作已經終止之後的閒置狀態期間，向與所述多條字線當中的執行所述後續的感測操作的字線耦合的區塊字線施加所述導通電壓。
  8. 一種記憶體裝置，所述記憶體裝置包括： 記憶體單元陣列，所述記憶體單元陣列耦合至多條字線，其中，每條字線耦合至多個記憶體單元； 周邊電路，所述周邊電路執行感測操作，所述感測操作感測耦合至從所述多條字線當中選擇的被選字線的被選記憶體單元； 閒置狀態感測器，所述閒置狀態感測器確定所述記憶體裝置是否處於對所述記憶體單元陣列未執行操作的閒置狀態，並產生狀態訊息； 電壓控制器，所述電壓控制器產生電壓訊息，所述電壓訊息用於設置要施加至與所述被選字線耦合的區塊字線的電壓位準；以及 操作信號發生器，當所述感測操作終止時並且當在所述多條字線已經放電之後，由於對所述多個記憶體單元的通道的恢復操作而導致所述多條字線的電位增加時，所述操作信號發生器基於所述狀態訊息和所述電壓訊息產生指示要向所述區塊字線施加導通電壓的操作信號。
  9. 根據請求項8所述的記憶體裝置，其中，所述閒置狀態感測器基於就緒/忙線信號或內部信號來確定所述記憶體裝置是否處於所述閒置狀態，並產生指示所述記憶體裝置是否處於所述閒置狀態的所述狀態訊息。
  10. 根據請求項8所述的記憶體裝置，其中，所述電壓控制器在接收到指示所述恢復操作已經完成的恢復操作完成信號時產生所述電壓訊息。
  11. 根據請求項8所述的記憶體裝置，其中，所述電壓控制器產生所述電壓訊息，以包括關於比在所述感測操作期間施加至所述區塊字線的電壓位準低的電壓位準的訊息。
  12. 根據請求項8所述的記憶體裝置，其中，所述操作信號發生器在從所述電壓控制器接收到所述電壓訊息時並且在所述狀態訊息指示所述閒置狀態時，輸出所述操作信號，所述操作信號指示在所述感測操作已經終止之後在所述閒置狀態下向所述區塊字線施加所述導通電壓達參考時間間隔。
  13. 根據請求項12所述的記憶體裝置，其中，所述參考時間間隔包括在與所述閒置狀態相對應的時間段中。
  14. 一種操作記憶體裝置的方法，所述記憶體裝置包括耦合至多條字線的記憶體單元陣列，其中，每條字線耦合至多個記憶體單元，所述方法包括以下步驟： 執行感測操作，所述感測操作感測耦合至從所述多條字線當中選擇的被選字線的被選記憶體單元； 在已經執行了所述感測操作之後使所述多條字線放電； 對所述多個記憶體單元的通道執行恢復操作； 在已經執行所述恢復操作之後，確定所述記憶體裝置是否處於對所述多個記憶體單元未執行操作的閒置狀態；以及 在所述閒置狀態下向耦合至所述被選字線的區塊字線施加導通電壓。
  15. 根據請求項14所述的方法，其中，施加所述導通電壓的步驟包括以下步驟：向耦合至所述區塊字線的電晶體施加所述導通電壓。
  16. 根據請求項14所述的方法，其中，施加所述導通電壓的步驟包括以下步驟：在所述閒置狀態下向所述區塊字線施加具有比在所述感測操作期間施加至所述區塊字線的電壓位準低的電壓位準的電壓。
  17. 根據請求項14所述的方法，其中，向所述區塊字線施加所述導通電壓的步驟包括以下步驟：在所述閒置狀態下向所述區塊字線施加所述導通電壓達參考時間間隔。
  18. 根據請求項17所述的方法，其中，所述參考時間間隔包括在與所述閒置狀態相對應的時間段中。
  19. 根據請求項14所述的方法，所述方法還包括以下步驟：在通過向所述區塊字線施加所述導通電壓而使所述多條字線的電位放電之後執行後續的感測操作。
  20. 根據請求項19所述的方法，所述方法還包括以下步驟：在所述後續的感測操作已經終止之後的閒置狀態下，向與所述多條字線當中的執行了所述後續的感測操作的字線耦合的區塊字線施加所述導通電壓。
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