CN103700393A - 用于dram的中间电路和方法 - Google Patents

Abstract

本发明公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。

Description

用于DRAM的中间电路和方法

技术领域

本发明涉及DRAM，更具体而言，涉及对DRAM的刷新和存取进行控制的装置和方法。

背景技术

静态随机存取存储器SRAM（Static Random-Access Memory）和动态随机存储器DRAM（Dynamic Random-Access Memory）是当前常用的存储器。SRAM是具有静止存取功能的传统类型的存储器，它具有较高的性能和简单的接口。相对于通常需要六个晶体管来存储一个比特的SRAM，DRAM只需要一个晶体管和一个电容来存储一个比特，因而具有更加简单的结构和更高的存储密度。但是，由于DRAM利用电容内存储的电荷来进行数据存储，而电容需要周期性地充电来防止漏电的发生，因此，DRAM需要刷新电路来定期地对存储基元进行刷新，以确保存储的数据不会丢失。而SRAM则不需要进行刷新。

在DRAM刷新过程中，刷新操作的目标存储库（memory bank）必须不同于当前正在进行读/写操作的存储库，也就是，不能够同时对同一存储库执行刷新操作和存取操作。这里，存储库就是在一个时隙中不能够同时进行刷新操作和存取操作的最小单位。现有技术中已经提出了多种算法来尽量地减少刷新冲突。然而，实际上，刷新冲突不可能仅通过刷新策略的优化来完全避免和消除。

由于总是不可避免地存在刷新冲突，在DRAM中读取数据的延迟时间并不固定。例如，在一个较为不利的情况下，用户通过一系列存取命令持续地读取同一存储库。为了保持该存储库中数据的完整性，DRAM刷新控制器会发出强制刷新命令，将该命令插入到存取命令序列中。由此，存取命令的序列被中断，对存储库的存取操作需要等待刷新操作完成之后才能继续。也就是说，在出现刷新-存取冲突的情况下，存储库优先进行强制刷新操作，待刷新操作完成之后才继续进行存取操作。由此，数据的存取操作被延后，数据的读出时间被延长。因此，在DRAM中，数据的存取时间并不是固定的。

然而，可变的数据存取时间为与DRAM相关的其他部件的设计增加了复杂度，带来了额外的开销。因此，人们希望DRAM能够像SRAM一样具有固定的数据存取时间，同时保留其高密度低能耗的优点。

发明内容

鉴于现有技术中存在的问题，提出本发明，以在用户接口隐藏DRAM的刷新冲突。

为此，根据本发明的一个实施例，提供一种用于DRAM的中间电路，连接在用户接口和DRAM之间，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2，所述中间电路包括：第一控制电路，基于所述第二时钟产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号CON状态相反，并被用于所述刷新控制器；命令缓冲器，配置为存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM；数据缓冲器，配置为从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

根据本发明另一实施例，提供一种用于DRAM的方法，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2，所述方法包括：基于所述第二时钟产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号状态相反，并被用于所述刷新控制器；存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM；从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。

附图说明

以下结合附图描述本发明的实施例，图中：

图1示出根据本发明一个实施例的中间电路的结构图；

图2示出根据本发明一个实施例的控制电路110的结构；

图3示出根据一个实施例的中间电路100的操作时序；

图4示出根据另一实施例的中间电路100的操作时序；

图5示出根据又一实施例的中间电路100的操作时序；以及

图6示出根据本发明一个实施例的方法的流程图。

具体实施方式

以下结合DRAM的特点描述本发明的实现构思。

在现有技术中，DRAM与用户接口相连接，用户通过该用户接口来发出存取命令并接收返回的数据。假设在用户接口处发出存取命令的时间为T0，那么接收到返回的数据的时间可记为T0+t。如前所述，DRAM中不可避免地存在刷新冲突。在出现刷新冲突时，数据的存取操作被暂停。这使得对于不同的读取操作，t并不是固定的值。本发明的发明人提出，可以通过设计存取命令和返回数据的传输时机，使得对于任何读取操作，只要CLK1和CLK2是固定的，那么t就是固定的值。也就是说，在用户接口处以同样的延时接收到返回的数据。这就使得刷新冲突得到隐藏。于是，在用户接口处看来，获得了一个具有固定数据存取时间的DRAM。

为了获得固定的数据返回时间t，需要参考DRAM的刷新操作的时机来安排存取命令和返回数据的传输时机，以获得DRAM的刷新操作所需要的时长。一般来说，用户接口往往具有与DRAM不同的时钟周期。在典型情况下，用户接口的时钟周期CLK1会大于DRAM的时钟周期CLK2。于是，可以利用CLK1和CLK2的时钟差来安排DRAM的刷新操作。在确定了DRAM的刷新安排的基础上，可以对存取命令和返回数据进行缓存，从而调整其传输时机，最终使得读取的数据以相同的延时t到达用户接口。

下面参考附图，结合具体实施例描述以上发明构思的实现。

图1示出根据本发明一个实施例的中间电路的结构图。如图所示，该中间电路总体示出为100。中间电路100连接在用户接口和DRAM之间，其中用户接口工作于第一时钟，DRAM工作于第二时钟，第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2。并且，DRAM通过刷新控制器进行刷新。具体地，在与用户接口连接的一侧，中间电路100从用户接口获得第一时钟周期CLK1和以CLK1传送的存取命令，并向用户接口返回读取的数据。在另一侧，中间电路100向DRAM传送存取命令，并从DRAM直接读取数据。此外，中间电路100还向DRAM刷新控制器提供刷新使能信号。

接着描述中间电路100的内部结构。如图1所示，中间电路100包括控制电路110，命令缓冲器120和数据缓冲器130。控制电路110用于产生多个控制信号，从而分别控制命令缓冲器120、数据缓冲器130，以及DRAM刷新控制器执行操作的时机。具体地，控制电路110基于CLK2产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON用于控制命令缓冲器120向DRAM转达存取命令的时机，而刷新使能信号REFN用于传送到DRAM刷新控制器，从而控制DRAM的刷新操作的时机。在一个实施例中，控制电路110还产生数据读取使能信号DRN，用于控制数据缓冲器130从DRAM读取数据的时机。

控制电路110被配置为使得产生的上述信号具有以下特点。命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)。上述第一状态例如是高电平，第二状态例如是低电平。所述数据读取使能信号DRN相对于所述命令输出使能信号CON具有相同的状态分布且具有第一延迟。而刷新使能信号REFN与所述命令输出使能信号CON状态相反。

在以上各个信号的控制下，命令缓冲器120，数据缓冲器130和刷新控制器以预定“节奏”进行操作。

具体地，命令缓冲器120持续地从用户接口接收以第一时钟周期CLK1传送的存取命令，对接收的存取命令进行缓存，并在上述命令输出使能信号CON处于第一状态时以第二时钟周期CLK2将存储的存取命令输出到DRAM。数据缓冲器130例如在上述数据读取使能信号DRN处于第一状态时以第二时钟周期CLK2从DRAM读取数据，并以第一时钟周期CLK1将读数的数据输出到用户接口。由于控制电路110还向DRAM刷新控制器提供刷新使能信号REFN，这使得刷新控制器能够根据该刷新使能信号REFN控制DRAM的刷新操作。

相应地，当所述命令输出使能信号CON处于第一状态时，命令缓冲器120将缓存的存取命令以第二时钟CLK2传送给DRAM。由于数据读取使能信号DRN与命令输出使能信号CON具有相同的状态分布但具有第一延迟，因此，经过第一延迟之后，数据缓冲器130从DRAM读取与上述存取命令对应的数据。这里，第一延迟与DRAM自身的数据读取延迟有关，也就是，从把存取命令发送到DRAM接口到数据呈现在DRAM接口的时间。接着，数据缓冲器130对读取的数据进行缓冲存储，并以第一时钟CLK1输出到用户接口。

当命令输出使能信号CON处于第二状态时，命令缓冲器120依然持续地读取存取命令，但是不将其输出到DRAM。相应地，数据缓存器130也不进行数据读取。由于刷新使能信号REFN与命令输出使能信号CON状态相反，此时，刷新使能信号REFN处于第一状态。于是，刷新控制器控制DRAM进行刷新操作。

可以理解，上述数据读取使能信号DRN用于控制数据缓冲器130读取数据的时机。由于DRAM读取数据的自身固有延迟dly0，数据缓冲器130必须在该延迟dly0之后才能从DRAM取得数据。因此，在一个例子中，可以不利用控制信号控制数据缓冲器130的读取时机，而将数据缓冲器130设置为，一旦DRAM在其接口处准备好了数据，数据缓冲器130就从DRAM读取该数据。这样，从命令缓冲器120将存取命令输出给DRAM到数据缓冲器130从DRAM获取数据自然地存在上述自身固有延迟dly0。此时，该自身固有延迟dly0就作用为上述第一延迟。但是，通过设置上述数据读取使能信号DRN，除了更清楚地示出第一延迟之外，还可以在自然产生的固有延迟dly0基础上将读取数据的时机进一步延后。也就是说，第一延迟可以大于或等于DRAM的自身固有延迟dly0。为了清楚的目的，以下仍然结合存在数据读取使能信号DRN的例子描述本发明的实施例。

如上所述，第一时钟周期CLK1大于第二时钟周期CLK2，或者说，DRAM的时钟频率高于用户接口的时钟频率，并且命令输出使能信号CON中第一状态和第二状态的时长的比例为CLK2/(CLK1-CLK2)。这意味着，在控制电路110发出的各个控制信号的控制下，在与CLK2对应的时长中，DRAM根据存取命令进行数据读取操作，在与（CLK1-CLK2）对应的时长中，DRAM进行刷新操作。也就是说，中间电路100利用两个时钟周期的差值（CLK1-CLK2）使DRAM进行刷新操作，同时“等待”后续的存取命令。这样，由于考虑了DRAM的存取操作和刷新操作的比例对读取数据进行缓存，在用户接口将会获得固定的读取延迟。具体地，从在用户接口处发出存取命令到读取的数据呈现在用户接口处的时间称为第二延迟。该第二延迟就是用户所感受到的数据读取延迟。

在一个实施例中，为了更清楚地示出上述第二延迟，将上述命令缓冲器120配置为在命令输入使能信号CIN的控制下从用户接口读取存取命令，将数据缓冲器130配置为在数据输出使能信号DON的控制下将数据输出到用户接口，其中命令输入使能信号CIN和数据输出使能信号DON均处于使能状态，但是数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟。相应地，图1的中间电路100可以包含第二控制电路（虚线示出），用于产生上述的命令输入使能信号CIN和数据输出使能信号DON。

在图1的中间电路中，为了实现命令和数据的缓存功能，在一个实施例中，命令缓冲器120和数据缓冲器130均通过先入先出（FIFO）型缓冲器来实现。在一个例子中，FIFO型缓冲器可以基于RAM存储器来构建。本领域技术人员也可以根据需要采用其他适当类型的缓冲器。

在以上的实施例中，命令缓冲器120，数据缓冲器130和刷新控制器均是在控制电路110产生的各个控制信号的控制下进行操作。为了产生如上所述的命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，控制电路110具有多种实现方式。

图2示出根据本发明一个实施例的控制电路110的结构。在图2的例子中，控制电路110包括计数器111，信号产生器112，延迟器113以及反向器114。计数器111获取DRAM的时钟信号，并对DRAM的时钟进行计数。并且，计数器111被设置为，每当计数达到预定值，就将计数重置为0。信号产生器112被设置为产生命令输出使能信号CON，并根据计数器111的计数值设置该命令输出使能信号CON的状态，使得第一状态和第二状态的比例为CLK2/(CLK1-CLK2)。延迟器113将命令输出使能信号CON延迟第一延迟的时间，从而获得数据读取使能信号DRN。反向器114对命令输出使能信号CON的状态进行反向，从而获得刷新使能信号REFN。在一个例子中，反向器114由非门实现。

在一个实施例中，为了产生所需的命令输出使能信号CON，计数器111和信号产生器112可以如下设置。假定CLK1：CLK2=m：n，其中m和n均为自然数。那么可以将计数器设置为从0开始计数，在计数达到m-1之后，计数器被重置为0。信号产生器112被设置为，在计数器计数为0到n-1时，生成高电平信号，即第一状态的信号，在计数器计数为n到m-1时，生成低电平信号，即第二状态的信号。这样，在每个0到m-1的循环中，第一状态和第二状态的时长的比例为n/(m-n)，即CLK2/（CLK1-CLK2）。可以理解，以上的计数方式和信号产生方式仅仅是一种示例。其他计数方式和信号产生方式也是可能的，例如，可以将计数器的计数设置为从1开始到m。或者，在另一例子中，可以将计数器的计数范围加倍，同时保持第一状态和第二状态的比例不变。

图2仅仅示例了一种控制电路110的实现方式。在其他实施例中，可以采用不同方式实现控制电路110。例如，在一个例子中，用一个信号产生电路取代图2中的计数器111和信号产生器112。该信号产生电路在第二时钟的每个上升沿根据预定的判断条件确定信号的状态。预定的判断条件可以是高电平/低电平持续时间是否达到预定值。通过设置判断条件中的预定值，可以使得该信号产生电路所产生的信号中高电平和低电平的时长的比例为CLK2/（CLK1-CLK2）。这样的信号可以作为上述命令输出使能信号CON。此外，本领域技术人员也可以在上述教导下做出更多的修改和变化，来实现上述控制电路110的功能。

为了清楚示在控制电路110控制下中间电路100的操作，下面结合图2例子中的控制电路110和具体的时钟信号的例子描述各个控制信号的时序和中间电路的操作时序。

图3示出根据一个实施例的中间电路100的操作时序。图3上半部分示出按照DRAM的时钟频率进行的操作；下半部分示出按照用户接口的时钟频率进行的操作。在图3的例子中，用户接口的工作频率为300MHz，DRAM的工作频率为400MHz，因此CLK1与CLK2的比例为4:3（m=4，n=3）。控制电路110中的计数器111对DRAM的时钟周期进行计数。计数从0开始，每当计数达到3，计数器被重置为0。在计数器计数为0到2时，命令输出使能信号CON为高电平，即处于第一状态；在计数器计数为3时，该信号CON为低电平，即处于第二状态。高电平与低电平的时长比例为3:1。与上述命令输出使能信号CON相对应地，数据读取使能信号DRN具有相同的状态分布，但相对于CON具有第一延迟dly1。刷新使能信号REFN被设置为与命令输出使能信号CON状态相反。

接着描述在上述各个信号的控制下，数据的读取和刷新操作的执行时序。首先，如用户侧存取命令所示，中间电路持续从用户接口接收以第一时钟CLK1传送的存取命令的序列，序列中的存取命令依次表示为RdBA1，Rd BA2…，以指示对特定存储库（BA）中的数据进行读取。如前所述，命令缓冲器120对上述用户侧存取命令进行缓存，并根据命令输出使能信号CON的状态以第二时钟CLK2将存取命令输出到DRAM。由于上述命令输出使能信号CON中高电平与低电平比例为3:1，因此，在输出给DRAM的存取命令的序列中，每4个（第二）时钟周期为一组，每组中仅前3个时钟周期安排有存取命令。在没有安排存取命令的时钟周期中，刷新使能信号REFN为高电平。这意味着，在该时钟周期内，刷新控制器控制DRAM进行刷新。另一方面，数据读取使能信号DRN相对于命令输出使能信号CON具有第一延迟dly1。因此，相对于发出DRAM存取命令的时间，在dly1时间之后，数据缓冲器130从DRAM读取上述存取命令所对应的数据，如DRAM读取数据的序列所示。与DRAM存取命令的序列相对应地，DRAM读取数据的序列具有相同的分布，也就是，每4个时钟周期为1组，每组中仅前3个时钟周期包含读取的数据。在如上所述从DRAM读取数据之后，数据缓冲器130将读取的数据以第一时钟CLK1传送到用户接口，如用户侧读取数据所示。通过对比DRAM读取数据的序列和用户侧读取数据的序列可以看出，由于CLK1：CLK2=4：3，每4个第二时钟周期的时长等于3个第一时钟周期的时长。在每4个第二时钟周期构成的组中，3个时钟周期用于进行数据读取操作，1个时钟周期用于进行刷新操作。也就是，刷新操作插入在两个时钟的差对应的时隙中。最终，在接收到用户侧存取命令的2个第一时钟周期之后，中间电路将读取的数据呈现在用户接口处。因此，在图3的例子中第二延迟dly2=2CLK1。

图4示出根据另一实施例的中间电路100的操作时序。同样地，图4上半部分示出按照DRAM的时钟频率进行的操作；下半部分示出按照用户接口的时钟频率进行的操作。在图4的例子中，用户接口的时钟周期CLK1与DRAM的时钟周期CLK2的比例为4:1（m=4，n=1）。相应地，控制电路110中的计数器111的计数从0开始，每当计数达到3，计数器被重置为0。在计数器计数为0时，命令输出使能信号CON为高电平；在计数器计数为1-3时，该信号CON为低电平。高电平与低电平的时长比例为1:3。与上述命令输出使能信号CON相对应地，数据读取使能信号DRN具有相同的状态分布，但相对于CON具有第一延迟dly1。刷新使能信号REFN被设置为与命令输出使能信号CON状态相反。

在上述各个信号的控制下，命令缓冲器120接收以第一时钟CLK1传送的用户侧存取命令，并根据CON的状态输出DRAM存取命令。由于上述命令输出使能信号CON中高电平与低电平比例为1:3，因此，在DRAM存取命令的序列中，每4个（第二）时钟周期为一组，每组中仅前1个时钟周期安排有存取命令。在没有安排存取命令的时钟周期中，刷新控制器控制DRAM进行刷新。另一方面，DRAM读取数据的序列相对于DRAM存取命令的序列具有第一延迟dly1，但具有相同的分布，即，每4个时钟周期为1组，每组中仅第1个时钟周期包含读取的数据。在如上所述从DRAM读取数据之后，数据缓冲器130将读取的数据以第一时钟CLK1传送到用户接口，如用户侧读取数据所示。最终，在接收到用户侧存取命令的1个（第一）时钟周期之后，中间电路将读取的数据呈现在用户接口处。因此，在图4的例子中第二延迟dly2=CLK1。

图5示出根据另一实施例的中间电路100的操作时序。在图5的例子中，用户接口的时钟周期CLK1与DRAM的时钟周期CLK2的比例为2:1（m=2，n=1）。相应地，计数器111的计数在到达1之后被重置为0。在计数器计数为0时，命令输出使能信号CON为高电平；在计数器计数为1时，该信号CON为低电平。高电平与低电平的时长比例为1:1。与上述命令输出使能信号CON相对应地，数据读取使能信号DRN具有相同的状态分布，但相对于CON具有第一延迟dly1。刷新使能信号REFN被设置为与命令输出使能信号CON状态相反。

在上述命令输出使能信号CON的控制下，命令缓冲器120输出DRAM存取命令。由于上述CON中高电平与低电平比例为1:1，因此，在DRAM存取命令的序列中，每2个（第二）时钟周期为一组，每组中前1个时钟周期安排有存取命令。在没有安排存取命令的时钟周期中，刷新控制器控制DRAM进行刷新。另一方面，DRAM读取数据的序列相对于DRAM存取命令的序列具有第一延迟dly1，但具有相同的分布，即，每2个时钟周期为1组，每组中仅第1个时钟周期包含读取的数据。对于如上所述从DRAM读取的数据，数据缓冲器130将其以第一时钟CLK1传送到用户接口，如用户侧读取数据所示。最终，在接收到用户侧存取命令的2个（第一）时钟周期之后，中间电路将读取的数据呈现在用户接口处。因此，在图5的例子中第二延迟dly2=2CLK1。

在图3到图5的例子中，分别结合时钟比例为4:3，4:1和2:1的情况描述了中间电路中各个信号的时序。如前所述，第一延迟dly1与DRAM自身的数据读取延迟dly0有关。一般地，该第一延迟dly1大于或等于dly0，而dly0大于或等于DRAM自身的工作时钟周期CLK2。在以上例子中，都是假定dly1=CLK2。而最终获得的固定延迟dly2则与第一时钟周期和第二时钟周期的时钟比例CLK1/CLK2以及dly1相关。可以看到，在时钟比例小于或等于2并且dly1=CLK2时，例如图3和图5的情况，最终获得的固定延迟dly2=2CLK1。在时钟比例大于2并且dly1=CLK2时，例如图4中4:1的时钟比例，获得的固定延迟dly2=CLK1。在dly1大于CLK2时，相应地，获得的固有延迟dly2大于上述值。

此外，在图3到图5的例子中，还示出了命令输入使能信号CIN和数据输出使能信号DON，这两个信号均处于使能状态，并且数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟。然而可以理解，与数据读取使能信号DRN的设置类似，这两个信号CIN和DON的设置只是为了更清楚地示出第二延迟dly2。如果将命令缓冲器设置为持续地从用户接口读取存取命令，将数据缓冲器设置为，一旦获取DRAM读取数据，就按照第一时钟依次持续输出获取的数据，那么即使没有上述两个信号的控制，在用户侧存取命令和用户侧读取数据之间也会产生上述固定延迟dly2。但是，通过设置上述命令输入使能信号CIN和数据输出使能信号DON，除了更清楚地示出上述第二延迟之外，还可以在自然产生的第二延迟dly2基础上将用户侧读取数据的呈现时间进一步延后。例如，在图4的例子中，dly2=CLK1。但是，可以理解，也可以通过将命令输入使能信号CIN和数据输出使能信号DON之间的延迟设置为2CLK1，使得用户侧读取数据相对于用户侧存取命令具有2CLK1的延迟，从而获得固定存取延迟2CLK1。

下面分析存取操作与刷新操作之间的比例和数据完整性的关系。我们假定在DRAM中数据的保持时间为T，DRAM的工作频率为F。那么在时间T内所经历的总的操作周期为T*F。假定为了保持数据完整性，在保持时间之内至少需要使用M个操作周期来进行强制刷新操作，那么刷新操作和存取操作的比例至少为：

Rmin=M/（T*F-M）

进一步地，假定DRAM包含N个存储库，每个存储库包含Nr行，那么在一个时钟周期完成一个操作的单流水级操作的情况下，M=N*Nr。

具体地，在32nm技术中，数据保持时间T=41μs，操作频率F=600MHz，Nr=128。假定存储库的数目为32，那么可以获得Rmin约为1:5。近来又针对DRAM提出了多种优化的刷新方法，例如同时刷新（concurrent refresh,CCR）模式。CCR模式能够允许在存取一个存储库的同时刷新另一个存储库。在该模式下，上述比例Rmin进一步降低。

理论上，只要刷新操作与存取操作的比例R高于上述Rmin，通过规划刷新方案，就可以保证DRAM中数据不会丢失。在图3到图5的例子中，刷新操作与存取操作的比例分别为1:3,3:1和1:1，都远远高于上述Rmin，因而可以保证数据的完整性。进一步地，根据刷新操作和存取操作与两个时钟周期的关系，对于符合（CLK1-CLK2）/CLK2大于Rmin的用户接口和DRAM，都可以采用上述中间电路来安排刷新操作和存取操作，进而获得固定存取延迟。

在一个实施例中，用户接口与DRAM的时钟周期的差（CLK1-CLK2）较大，从而有较多时隙来插入刷新操作，如图4的例子所示。然而，在某些情况下，DRAM可能并不希望频繁地进行刷新操作。于是，在一个实施例中，控制电路110可以对刷新使能信号REFN进行进一步修改。例如，在一个例子中，控制电路110还包括调整器（未示出），从图2的反向器获取刷新使能信号REFN，并根据预先设定将信号REFN中预定比例的第一状态（高电平）修改为第二状态（低电平），从而产生修改的刷新使能信号。例如，对于图4的刷新使能信号REFN，可以将其高电平的1/3修改为低电平。这样，在每4个（第二）时钟周期构成的组中，1个时钟周期用于进行数据存取，2个时钟周期用于进行刷新操作，在剩余的1个时钟周期，DRAM不进行任何操作。对刷新使能信号的修改并不意味着对命令输出使能信号的修改。此外，尽管可以对刷新使能信号进行修改，但是也应使得修改后的刷新操作和存取操作的比例大于上述的Rmin。

在以上的实施例中，用户接口的第一时钟CLK1和DRAM的第二时钟CLK2之间存在同时出现的上升沿。对于这样的情况，我们认为第一时钟CLK1和第二时钟CLK2是同步的。但是，本发明的实施例也可以应用于两个时钟不同步的情况。

在一个实施例中，假定CLK1和CLK2是来自不同时钟域的异步时钟信号。在这样的情况下，可以在图1的命令缓冲器和数据缓冲器处（虚线的位置）添加同步器（未示出），以将两个时钟信号同步化。在一个例子中，采用两级闩锁结果的同步器。在另一例子中，采用基于FIFO的同步器。由于时钟同步是本领域中设计电路时通常要解决的问题，本领域技术人员能够根据不同的时钟比例CLK1/CLK2采用适当的跨时域同步器。可以理解，同步器的引入有可能带来进一步的延迟。但是，该进一步的延迟也是固定值，因此，不会影响最终从用户接口处以固定存取延迟获得读取的数据。

在以上结合具体例子描述中间电路100时，并没有限定DRAM和刷新控制器的属性和工作模式。因此，本发明实施例的中间电路100可以适用于各种不同的DRAM，例如嵌入式DRAM（eDRAM），和对应的刷新控制器，从而在用户接口处隐藏DRAM的刷新冲突，提供固定的存取延迟。

基于同一发明构思，本发明还提供了用于在用户接口处隐藏DRAM的刷新冲突的方法。

图6示出根据本发明一个实施例的方法的流程图，该方法用于在用户接口处隐藏DRAM的刷新冲突，其中用户接口以第一时钟传送存取命令，DRAM工作于第二时钟并通过刷新控制器进行刷新。上述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2。如图6所示，所述方法包括如下步骤：在步骤61，基于第二时钟产生命令输出使能信号刷新使能信号，其中命令输出使能信号具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号与所述命令输出使能信号状态相反，并被用于所述刷新控制器；在步骤62，存储从用户接口接收的所述存取命令，并在所述命令输出使能信号处于第一状态时将存储的存取命令输出到所述DRAM；以及，在步骤63，从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

在一个实施例中，步骤61中产生命令输出使能信号包括以下子步骤：对第二时钟进行计数，每当计数值达到预定值，就对计数值进行重置；以及产生所述命令输出使能信号，并根据计数的值设置该命令输出使能信号的状态，使得第一状态和第二状态的比例为CLK2/(CLK1-CLK2)。

在一个实施例中，CLK1和CLK2的比例为m:n，其中m和n为自然数。此时，上述对第二时钟进行计数包括，从0开始计数，在计数值达到m-1之后，将计数值重置为0；上述产生命令输出使能信号包括，在计数值为0到n-1时，生成第一状态的信号，在计数值为n到m-1时，生成第二状态的信号。

在一个实施例中，步骤61还包括，将所述命令输出使能信号延迟第一延迟的时间，从而获得数据读取使能信号DRN，上述步骤63包括，在所述数据读取使能信号DRN处于第一状态时从所述DRAM读取数据。

在一个实施例中，步骤61中产生刷新使能信号包括，对所述命令输出使能信号的状态进行反向，从而获得刷新使能信号。

在一个实施例中，所述方法还包括，产生命令输入使能信号CIN和数据输出使能信号DON，其中数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟。相应地，所述方法还包括，在所述命令输入使能信号CIN的控制下从用户接口读取所述存取命令，并且将读取的数据输出到所述用户接口包括，在所述数据输出使能信号DON的控制下将读取数据输出到用户接口。

在一个实施例中，当CLK1/CLK2小于或等于2时，上述第二延迟被设置为大于或等于2CLK1；当CLK1/CLK2大于2时，上述第二延迟被设置为大于或等于CLK1。

在一个实施例中，所述方法还包括，获取所述刷新使能信号，并根据预先设定将所述刷新使能信号中预定比例的第一状态修改为第二状态，以产生修改的刷新使能信号。

在一个实施例中，所述第一时钟和第二时钟来自不同时钟域。在这样的情况下，所述方法还包括，将第一时钟和第二时钟同步化。

图6所示方法的执行结果可以参照图2到图5的例子，在此不再赘述。

可以理解，图6所示的方法既可以通过例如图2的硬件电路来实现，也可以通过软件（包括固件、驻留软件、微代码等）的方式来实现，或者也可以实现为硬件和软件结合的形式。在一些实施例中，本发明还可以实现为在一个或多个计算机可读介质中的计算机程序产品的形式，该计算机可读介质中包含计算机可读的程序代码。用于执行本发明操作的程序代码可以以一种或多种程序设计语言或其组合来编写，包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如”C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。

附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (18)

1.一种用于DRAM的中间电路，连接在用户接口和DRAM之间，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2，所述中间电路包括：

第一控制电路，基于所述第二时钟产生命令输出使能信号CON，和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号CON状态相反，并被用于所述刷新控制器；

命令缓冲器，配置为存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM；

数据缓冲器，配置为从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

2.如权利要求1所述的中间电路，其中所述第一控制电路包括：

计数器，配置为对所述第二时钟进行计数，每当计数值达到预定值，就对计数值进行重置；以及

信号产生器，配置为产生所述命令输出使能信号CON，并根据所述计数器的计数值设置该命令输出使能信号CON的状态，使得第一状态和第二状态的比例为CLK2/(CLK1-CLK2)。

3.如权利要求2所述的中间电路，其中CLK1和CLK2的比例为m:n，其中m和n为自然数，所述计数器配置为从0开始计数，在计数达到m-1之后，计数器被重置为0；所述信号产生器配置为，在计数器计数为0到n-1时，生成第一状态的信号，在计数器计数为n到m-1时，生成第二状态的信号。

4.如权利要求1-3中任一项所述的中间电路，其中所述第一控制电路包括延迟器，配置为将所述命令输出使能信号CON延迟第一延迟的时间，从而获得数据读取使能信号DRN，并且所述数据缓冲器配置为在所述数据读取使能信号DRN处于第一状态时从所述DRAM读取数据。

5.如权利要求1所述的中间电路，其中所述命令缓冲器和数据缓冲器通过先入先出FIFO型缓冲器来实现。

6.如权利要求1所述的中间电路，还包括第二控制电路，配置为产生命令输入使能信号CIN和数据输出使能信号DON，其中数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟，并且其中所述命令缓冲器配置为在所述命令输入使能信号CIN的控制下从用户接口读取存取命令，所述数据缓冲器配置为在所述数据输出使能信号DON的控制下将数据输出到用户接口。

7.如权利要求6所述的中间电路，其中，当CLK1/CLK2小于或等于2时，所述第二延迟被设置为大于或等于2CLK1；当CLK1/CLK2大于2时，所述第二延迟被设置为大于或等于CLK1。

8.如权利要求1所述的中间电路，其中所述第一控制电路还包括调整器，配置为获取所述刷新使能信号REFN，并根据预先设定将所述刷新使能信号REFN中预定比例的第一状态修改为第二状态，以产生修改的刷新使能信号。

9.如权利要求1所述的中间电路，其中所述第一时钟和第二时钟来自不同时钟域，所述中间电路还包括同步器，配置为将所述第一时钟和第二时钟同步化。

10.一种用于DRAM的方法，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2，所述方法包括：

基于所述第二时钟产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号状态相反，并被用于所述刷新控制器；

存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM；

从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

11.如权利要求10所述的方法，其中基于所述第二时钟产生命令输出使能信号包括：

对所述第二时钟进行计数，每当计数值达到预定值，就对计数值进行重置；以及

产生所述命令输出使能信号CON，并根据计数值设置该命令输出使能信号C ON的状态，使得第一状态和第二状态的比例为CLK2/(CLK1-CLK2)。

12.如权利要求11所述的方法，其中CLK1和CLK2的比例为m:n，其中m和n为自然数，所述对第二时钟进行计数包括，从0开始计数，在计数值达到m-1之后，将计数值重置为0；所述产生命令输出使能信号CON包括，在计数值为0到n-1时，生成第一状态的信号，在计数值为n到m-1时，生成第二状态的信号。

13.如权利要求10-12中任一项的方法，还包括，将所述命令输出使能信号C ON延迟第一延迟的时间，从而获得数据读取使能信号DRN，所述从DRAM读取数据包括，在所述数据读取使能信号DRN处于第一状态时从所述DRAM读取数据。

14.如权利要求10-12中任一项的方法，其中产生所述刷新使能信号REFN包括，对所述命令输出使能信号CON的状态进行反向，从而获得刷新使能信号REFN。

15.如权利要求10所述的方法，还包括，产生命令输入使能信号CIN和数据输出使能信号DON，其中数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟，并且所述方法还包括，在所述命令输入使能信号CIN的控制下从用户接口读取所述存取命令，并且将读取的数据输出到所述用户接口包括，在所述数据输出使能信号DON的控制下将读取数据输出到用户接口。

16.如权利要求15所述的方法，其中，当CLK1/CLK2小于或等于2时，所述第二延迟被设置为大于或等于2CLK1；当CLK1/CLK2大于2时，所述第二延迟被设置为大于或等于CLK1。

17.如权利要求10所述的方法，还包括，获取所述刷新使能信号REFN，并根据预先设定将所述刷新使能信号REFN中预定比例的第一状态修改为第二状态，以产生修改的刷新使能信号。

18.如权利要求10所述的方法，其中所述第一时钟和第二时钟来自不同时钟域，所述方法还包括，将所述第一时钟和第二时钟同步化。

Images