JP3641066B2 - フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリとして、メモリセルアレイが分割されているフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法に関する。
【0002】
【従来の技術】
従来、マイクロコンピュータに搭載される不揮発性メモリとして、データ書き換え可能なEPROMやEEPROM等が用られる場合がある。このEPROMは、紫外線を所定の位置に照射して、それまでの保持データを消去し、新たにデータを書き込むことができる。このメモリは、書換える場合には、紫外線が他の部品へ影響したり、紫外線を照射できない位置に実装されている場合があるため、実装している基板等から取り外して、メモリ単体で書換える必要がある。
【0003】
しかし、EEPROMは、所定の電気信号を印加することにより、それまで保持しているデータを消去し、新たなデータに書換えることができる。つまり、EEPROMは、実装する際に配線基板に消去・書き込み用のパターン配線を形成しておき、所定の電気信号を印加することにより、実装したままで、メモリを取り出すこと無く保持データの消去、新たなデータの書き込みができる。
【0004】
しかし、EEPROMには、選択トランジスタを設けているため、全体としてのセルサイズがEPROMに比べて、数倍大きくなり、集積化させることが難しい。そこで、近年、電気的に書換えが可能で、1つのトランジスタでメモリセルが構成されるフラッシュEEPROMが利用されている。このフラッシュEEPROMは、配線基板に実装された状態で、所定の電気信号により書換えが可能であり、メモリ容量の大容量化が実現できる。
【0005】
【発明が解決しようとする課題】
しかし、前述したフラッシュEEPROMは、図7に示すように、例えば、NOR型フラッシュEEPROMであれば、データ書込みは、EPROMと同様であって、ドレインの近傍で発生したホットエレクトロンを、コントロールゲートに印加した高電圧を用いて、フローティングゲートに注入するという原理である。また、データ消去は、コントロールゲートを接地し、ソースに印加した高電圧により発生したトンネル電流を利用して、フローティングゲートからホットエレクトロンを引き抜くという原理である。
【0006】
従って、フローティングゲート下の酸化膜は、トンネル酸化膜という10nm程度の薄い膜に形成されている。
このためにフラッシュEEPROMのメモリセルは、技術的に解決することが難しい種々のディスターブ(disturb) の問題が発生する。例えば、技術的アプローチとしては、形成技術面からトンネル酸化膜の膜質を高品位化させて欠陥をなくす。また、回路を構成した場合には、部位に掛かるストレスを可能なかぎり回避する等である。
【0007】
図8には、フラッシュEEPROMに生じる種々のディスターブについて示す。この構成において、メモリセル1は書込み時にメモリセル2はワードラインが共通のため、ゲートが高電位になるというゲートディスターブが発生する。さらに、メモリセル3には、逆にビットラインが共通のために、ドレインに高電位が印加されるというドレインディスターブが発生する。また、ブロック1を消去時にブロック2は、ソースが高電位になるというソースディスターブが発生する。
【0008】
これらのディスターブ若しくはストレスは、全ブロックを一括消去する場合には、時間的に比較的短くなり問題とはならない。特にソースディスターブは、一括消去の場合には発生しない。
【0009】
しかし、実際に利用される場合には、ブロック消去が利用される場合が多く、通常、104 〜106 回の書込み・消去が要求されている。
特に、使用状況によっては、特定のブロックのみが繰り返し使用され、104 〜106 回の書込み・消去が行われてしまう場合がある。この時、全く書換えされないブロックも存在しており、そのブロックは他のブロックが書換える際のストレスを一括消去の場合に比べて、104 〜106 回受けることになり記憶されるデータに影響を与える場合もある。
【0010】
また、長期間に渡って記憶されるデータの状態を良好に保持させる点から考えると、読み出し時にかかるドレイン電圧及びゲート電圧でのディターブも問題ととなる。
【0011】
そこで本発明は、簡単な構成により、メモリの駆動により生じる保持データの劣化を防止するフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明は上記目的を達成するために、電気的にデータ書換え可能でメモリセルエリアが複数のブロックに分割されたフラッシュメモリ及び、データの書込み読出し可能な記憶装置を混載するマイクロコンピュータにおいて、予め設定されたリフレッシュモードの指定により、前記フラッシュメモリに設定されたモードレジスタに対して、リフレッシュ動作を開始させるための指示電圧が印加され、リフレッシュモードの実行を開始する第1ステップと、リフレッシュ動作を行う1ブロック若しくは数ブロックからなるエリアの第1開始アドレス及び第1終了アドレスを生成し、第1開始アドレスをカウンタに設定する第2ステップと、前記フラッシュメモリに保持されるデータを前記第1開始アドレスから、順次読出し、一対一に対応する記憶装置のエリアにデータを書き込むデータ転送を行う第3ステップと、前記開始アドレスからアドレス値を更新しつつ、フラッシュメモリから前記記憶装置へデータ転送を行い、前記終了アドレスに到達した際に、データ転送を終了させる第4ステップと、前記フラッシュメモリのデータ転送させたエリアのデータを消去する第5ステップと、データ消去された前記エリアの第2開始アドレスと第2終了アドレスを生成し、第2開始アドレスをカウンタに設定する第6ステップと、前記記憶装置から一時退避させたデータを読出し、前記第2開始アドレスから順次、該データを再書き込みするデータ転送を行う第7ステップと、前記第2終了アドレスに到達した際に、データの再書き込みを終了させ、該データのリフレッシュ動作を完了する第8ステップとで構成されるフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法を提供する。
【0013】
以上のような構成のフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法は、リフレッシュモードの指定により、リフレッシュ動作が開始され、フラッシュメモリに保持されるデータを分割して、それぞれのブロックの開始アドレス・終了アドレスが設定されて、これらアドレスに従い、ブロック毎に記憶装置(RAM)にデータ転送して一時的に退避させ、フラッシュメモリの退避させたエリアのデータを消去する。そして、再度、記憶装置からフラッシュメモリのエリアに退避させたデータを再書込みすることにより、保持データがリフレッシュされる。
【0014】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図1には、本発明による実施例としてのフラッシュメモリを混載するマイクロコンピュータの書換え方法を実施するための概略的な構成を示し説明する。
【0015】
この構成において、メモリセルアレイが複数のブロックに分割されたフラッシュメモリ1と、マイクロコンピュータ内に内蔵するRAM2と、リフレッシュモードを指定するためのモードレジスタ3と、リフレッシュのための電圧が印加されているか否か判定するリフレッシュモード制御回路4と、リフレッシュを行うエリア(1ブロック若しくは数ブロック)の開始アドレスを生成する開始アドレスレジスタ5と、終了アドレスを生成する終了アドレスレジスタ6と、前記開始アドレス及び終了アドレスに基づいてカウントを行うアドレスカウンタ7と、前記アドレスカウンタ7にリフレッシュを行ったアドレスのカウント数と前記終了アドレス数とを比較し前記リフレッシュモード制御回路4にリフレッシュ完了の指示を行うコンパレータ8と、前記前記リフレッシュモード制御回路4からの制御信号に基づき、フラッシュメモリ1とRAM2との間で保持されるデータの転送(書込み)及び、フラッシュメモリ1の保持データをブロック単位で消去する消去・書込み制御回路9とで構成される。
【0016】
本実施例においては、通常の動作からリフレッシュモードに切り換えるためにモードレジスタ3によりリフレッシュモードを選択する。その方法としては、(1)ハードウエアモード,(2)モニタモード,(3)ソフトウエアモード等が考えられる。
(1)ハードウエアモード
図2に示すように、マイクロコンピュータにリフレッシュモードとして機能させるための入力端子を設ける。この入力端子の電位をHighレベルにすることにより、モードレジスタへリフレッシュモードが設定される。
【0017】
このモードが設定されると、図3に示すように、予め設定されたリフレッシュブロックの先頭アドレス及び終了アドレスが、各々モードレジスタへ設定され、先頭アドレスから終了アドレスまでのデータがフラッシュメモリ1から読み出され、RAMに一時的に待避される。
【0018】
この後に、待避したエリアのブロックを消去する。消去動作完了の後、再び、フラッシュメモリ1の元のエリアへRAM2から読み出したデータを再書き込みすることにより、一連のリフレッシュ処理が終了する。
(2)モニタモード
図4に示すように、データや制御プログラム等を記憶するための本体メモリのマトリックス(ブロック分割されたエリア)とは別に、モニタ用の数ビット以上のセルを含むマトリックスを設ける。
【0019】
例えば、モニタ用の少なくとも2bit以上のマトリックスを設ける。これは、DATAの”0”と”1”の両方をモニタするためである。また、モニタセルの感度の関係から、例えば、1,0のDATAにそれぞれ3bitを用いた、計6bitによる構成であっても良い。この構成によれば、各DATAに対して、多数決の判定ができる。即ち、最初からモニタセルに1bitの欠陥があっても使用できる。あるいは、モニタセルにウィークなものがあっても使用できる。
【0020】
このマトリックスのセルへ印加される読出し時の電圧を本体メモリの各セルに印加される電圧より厳しく管理する。例えば、読出し時にセルのドレインへ印加される電圧aを高めにする、又はゲート電圧bを高めにする、又は常に読み続ける等により、データリテンションのモニタとして利用する。このモニタセルのデータが1ビットでも反転していれば、前記モードレジスタへ自動的にリフレッシュモードが設定され、前述したと同様な一連のリフレッシュ処理が開始される。
(3)ソフトウエアモード
図5に示すように、本体メモリの適当なアドレス(1byte若しくは、数byte)へパスワードを書き込み、予め作成したソフトウエアにより、データの読出し時にパスワードが書き込まれたものと同じか否か定期的にモニタし、もし不一致が確認されたならば、前記モードレジスタへ自動的にリフレッシュモードが設定されるようなソフトウエアを書き込んでおき、前述したと同様な一連のリフレッシュ処理を開始させる。
【0021】
図6に示すフローチャートを参照して、このように構成されたフラッシュメモリを混載するマイクロコンピュータの書換え方法について説明する。
まず、モードレジスタ3によりリフレッシュモードが選択されると、フレッシュモード制御回路4は書込み/消去のための指示電圧(リフレッシュのための電圧)VPPが印加されているか否か判定し(ステップS2)、印加されていれば (YES)、最初にリフレッシュを行うエリア(1ブロック若しくは数ブロック)の開始アドレス及び終了アドレスを生成し、開始アドレスをアドレスカウンタ7に設定する(ステップS3)。もし、指示電圧VPPが印加されていなければ(NO)、リフレッシュモードにはエントリーされない。
【0022】
次にアドレスカウンタ7のカウンタ値に従って、順次、フラッシュメモリ1から保持されるデータを読出し、RAM2へ順番に書き込むデータ転送を行う(ステップS4)。この時、RAM2へ書き込むアドレスは、通常のメモリマップ上のアドレスと異なり、0番地から割り当てており、フラッシュメモリ1から最初に読出したデータをRAM2の0番地、次に読出したデータをRAM2の1番地、以後同様にデータを転送する。このようにフラッシュメモリ1のリフレッシュするブロックのエリアと、そのデータが書き込まれるRAM2のエリアが一対一に対応している。
【0023】
そして、コンパレータ8において、前記フラッシュメモリ1のリフレッシュされるデータのアドレスと前記終了アドレスとを比較して、同じになった場合には(YES)、リフレッシュモード制御回路4に転送終了の指示を行い、前記RAM2へのデータ転送(一時的な退避)が終了する。
【0024】
次に、リフレッシュモード制御回路4からのRAM2に退避させたデータブロックの消去実行を指示により、消去・書き込み制御回路9は、ブロック消去を実施し(ステップS6)、その消去を終了した場合には、終了の指示をリフレッシュモード制御回路4に出力する。
【0025】
そしてリフレッシュモード制御回路4は、終了の指示に従って、アドレスカウンタ7に再度、RAM2からフラッシュメモリ1にデータ転送を行うエリアの開始アドレスを設定し(ステップS7)、消去・書き込み制御回路9に再書き込みを指示し、RAM2へ退避させたデータをフラッシュメモリ1に転送させる(ステップS8)。そして全データの再書き込みが終了すると(ステップS9)、リフレッシュすべきデータが記憶されるエリア(ブロック)に対して、リフレッシュ動作が完了したか否か判定し(ステップS10)、終了するまで前記ステップS3に戻り、前述したと同様なリフレッシュ動作を繰り返し行う。フラッシュメモリの全エリアのブロックのリフレッシュが終了すると、このモードの動作は終了する。
【0026】
また、このリフレッシュモードは、全エリアに対して行うだけではなく、任意のブロックを指定して行ってもよい。また、RAM2は、マイクロコンピュータに内蔵するRAMを利用したが、ポートを介して、DAM等を用いて外部メモリに退避させてもよい。またリフレッシュモードは、モードレジスタによる設定ではなく、外部端子による設定もしくは命令に追加しても良い。また従来のプログラム、消去のモードと同様にリフレッシュコマンドとして登録してもよい。
【0027】
以上説明したように本実施例によれば、フラッシュメモリとRAMとの間で、データ転送を行うリフレッシュモードを設けることにより、フラッシュメモリに保持され、読み出し動作や書換え動作により発生するディスターブやストレスにより劣化する保持データを一時的に転送させて退避し、再書き込みを行うことにより保持データのリフレッシュを図ることができる。このリフレッシュにより保持されるデータの信頼性及び保持特性の向上を実施できる。従来のプロセス的アプローチと併せて非常に有効である。
また、このリフレッシュモードを実行させるために必要とする回路は極僅かで済み、フラッシュメモリのセル面積やデバイス構造に影響しない。
【0028】
【発明の効果】
以上詳述したように本発明によれば、簡単な構成により、メモリの駆動により生じる保持データの劣化を防止するフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施例としてのフラッシュメモリを混載するマイクロコンピュータの書換え方法を実施するための概略的な構成を示す図である。
【図2】データ書き換えを開始するためのハードウエアモードを設定するための構成例を示す図である。
【図3】本実施例のハードウエアモードによるデータ書き換えを説明するためのタイミングチャートである。
【図4】本実施例のデータ書き換えを開始するためのモニタモードを説明するための構成例を示す図である。
【図5】本実施例のデータ書き換えを開始するためのソフトウエアモードを説明するための図である。
【図6】本実施例のデータ書換え方法を説明するためのフローチャートである。
【図7】従来のフラッシュEEPROMへのデータ書込み及びデータ消去を説明するための図である。
【図8】従来のフラッシュEEPROMに生じる種々のディスターブについて説明するための図である。
【符号の説明】
1…フラッシュメモリ
2…RAM
3…モードレジスタ
4…リフレッシュモード制御回路
5…開始アドレスレジス
6…終了アドレスレジスタ
7…アドレスカウンタ
8…コンパレータ
9…消去・書込み制御回路
Claims (1)
- 電気的にデータ書換え可能でメモリセルエリアが複数のブロックに分割されたフラッシュメモリ及び、データの書込み読出し可能な記憶装置を混載するマイクロコンピュータにおいて、
予め設定されたリフレッシュモードの指定により、前記フラッシュメモリに設定されたモードレジスタに対して、リフレッシュ動作を開始させるための指示電圧が印加され、リフレッシュモードの実行を開始する第1ステップと、
リフレッシュ動作を行う1ブロック若しくは数ブロックからなるエリアの第1開始アドレス及び第1終了アドレスを生成し、第1開始アドレスをカウンタに設定する第2ステップと、
前記フラッシュメモリに保持されるデータを前記第1開始アドレスから、順次読出し、一対一に対応する記憶装置のエリアにデータを書き込むデータ転送を行う第3ステップと、
前記開始アドレスからアドレス値を更新しつつ、フラッシュメモリから前記記憶装置へデータ転送を行い、前記終了アドレスに到達した際に、データ転送を終了させる第4ステップと、
前記フラッシュメモリのデータ転送させたエリアのデータを消去する第5ステップと、
データ消去された前記エリアの第2開始アドレスと第2終了アドレスを生成し、第2開始アドレスをカウンタに設定する第6ステップと、
前記記憶装置から一時退避させたデータを読出し、前記第2開始アドレスから順次、該データを再書き込みするデータ転送を行う第7ステップと、
前記第2終了アドレスに到達した際に、データの再書き込みを終了させ、該データのリフレッシュ動作を完了する第8ステップと、
で構成されることを特徴とするフラッシュメモリを混載するマイクロコンピュータのデータ書換え方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13348196A JP3641066B2 (ja) | 1995-05-30 | 1996-05-28 | フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-131787 | 1995-05-30 | ||
JP13178795 | 1995-05-30 | ||
JP13348196A JP3641066B2 (ja) | 1995-05-30 | 1996-05-28 | フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0950698A JPH0950698A (ja) | 1997-02-18 |
JP3641066B2 true JP3641066B2 (ja) | 2005-04-20 |
Family
ID=26466523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13348196A Expired - Fee Related JP3641066B2 (ja) | 1995-05-30 | 1996-05-28 | フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3641066B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2077559A2 (en) | 2007-12-27 | 2009-07-08 | Hagiwara Sys-Com Co. Ltd. | Refresh method of a flash memory |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4813264B2 (ja) * | 2006-06-14 | 2011-11-09 | 株式会社日立製作所 | ストレージシステム |
JP5661227B2 (ja) * | 2007-02-07 | 2015-01-28 | 株式会社メガチップス | メモリコントローラ |
JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Nand型フラッシュメモリおよびメモリシステム |
JP2015030394A (ja) * | 2013-08-05 | 2015-02-16 | 日本精機株式会社 | 車両用表示装置 |
KR101601643B1 (ko) | 2013-11-08 | 2016-03-09 | 주식회사 피델릭스 | 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치 |
US10199115B2 (en) * | 2016-06-20 | 2019-02-05 | Qualcomm Incorporated | Managing refresh for flash memory |
JP6837419B2 (ja) | 2017-12-05 | 2021-03-03 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法 |
-
1996
- 1996-05-28 JP JP13348196A patent/JP3641066B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2077559A2 (en) | 2007-12-27 | 2009-07-08 | Hagiwara Sys-Com Co. Ltd. | Refresh method of a flash memory |
Also Published As
Publication number | Publication date |
---|---|
JPH0950698A (ja) | 1997-02-18 |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050120 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080128 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100128 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |