JPH11250673A - 電気的に消去及びプログラムできる非揮発性半導体メモリ装置及びその消去方法 - Google Patents
電気的に消去及びプログラムできる非揮発性半導体メモリ装置及びその消去方法Info
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- JPH11250673A JPH11250673A JP36662198A JP36662198A JPH11250673A JP H11250673 A JPH11250673 A JP H11250673A JP 36662198 A JP36662198 A JP 36662198A JP 36662198 A JP36662198 A JP 36662198A JP H11250673 A JPH11250673 A JP H11250673A
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】
【課題】 電気的に消去及びプログラムできる非揮発性
半導体メモリ装置及びその消去方法を提供することを目
的とする。 【解決手段】 失敗ビットカウンタは、装置及び方法に
提供される。失敗ビットカウンタは、セクタ消去動作時
消去失敗ビットの数をカウントする消去制御回路は、消
去失敗ビットの数によって選択的にセクタ消去動作を終
了する。
半導体メモリ装置及びその消去方法を提供することを目
的とする。 【解決手段】 失敗ビットカウンタは、装置及び方法に
提供される。失敗ビットカウンタは、セクタ消去動作時
消去失敗ビットの数をカウントする消去制御回路は、消
去失敗ビットの数によって選択的にセクタ消去動作を終
了する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
プログラムできる非揮発性半導体メモリ装置及びその消
去方法に関するものである。
プログラムできる非揮発性半導体メモリ装置及びその消
去方法に関するものである。
【０００２】
【従来の技術】一般的に、データ貯蔵のための半導体メ
モリ装置は、揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍ
ｅｍｏｒｙ ｄｅｖｉｃｅ）及び非揮発性メモリ装置
（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）に分類される。揮発性メモリ装置は、電源供給が
遮断されると、貯蔵されたデータを無くす反面、非揮発
性メモリ装置は、電源供給が遮断されることができる分
野で、多様に使用される。
モリ装置は、揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍ
ｅｍｏｒｙ ｄｅｖｉｃｅ）及び非揮発性メモリ装置
（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）に分類される。揮発性メモリ装置は、電源供給が
遮断されると、貯蔵されたデータを無くす反面、非揮発
性メモリ装置は、電源供給が遮断されることができる分
野で、多様に使用される。
【０００３】従来の非揮発性メモリ装置は、メモリセル
がトランジスターで構成されたＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ：ＥＥＰＲＯＭ）装置の形態を含み、通常的にフラッ
シュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）と呼ばれる。図１を参照すると、一般的なフラッ
シュメモリセルは、第２伝導型（例えば、Ｐ型）の半導
体基板（バルク）２内に第１伝導型（例えば、Ｎ型）の
ソース及びドレーン領域３、４とソース及びドレーン領
域３、４の間の基板２領域に形成されるチャンネル領域
と、セルがプログラムされるとき、チャージキャリア
（ｃｈａｒｇｅ ｃａｒｒｉｅｒ）を貯蔵するための電
気的なフローティングゲート６、そしてチャンネル領域
反対の制御ゲート６上に置かれる制御ゲート８を含む。
フローティングゲート６は、絶縁膜７、９によって完全
に囲まれる。
がトランジスターで構成されたＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ：ＥＥＰＲＯＭ）装置の形態を含み、通常的にフラッ
シュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）と呼ばれる。図１を参照すると、一般的なフラッ
シュメモリセルは、第２伝導型（例えば、Ｐ型）の半導
体基板（バルク）２内に第１伝導型（例えば、Ｎ型）の
ソース及びドレーン領域３、４とソース及びドレーン領
域３、４の間の基板２領域に形成されるチャンネル領域
と、セルがプログラムされるとき、チャージキャリア
（ｃｈａｒｇｅ ｃａｒｒｉｅｒ）を貯蔵するための電
気的なフローティングゲート６、そしてチャンネル領域
反対の制御ゲート６上に置かれる制御ゲート８を含む。
フローティングゲート６は、絶縁膜７、９によって完全
に囲まれる。
【０００４】フラッシュＥＥＰＲＯＭ装置の動作は、一
般的にプログラム（ｐｒｏｇｒａｍｍｉｎｇ）、消去
（ｅｒａｓｉｎｇ）及び読出（ｒｅａｄｉｎｇ）モード
に分類される。
般的にプログラム（ｐｒｏｇｒａｍｍｉｎｇ）、消去
（ｅｒａｓｉｎｇ）及び読出（ｒｅａｄｉｎｇ）モード
に分類される。
【０００５】フラッシュセルは、バルクからフローティ
ングゲートに注入されたホット電子（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ）によってプログラムされる。そのような効果
を誘導するため、セルからデータを読出するための読出
電圧（例えば、制御ゲートに約４〜５Ｖ、ドレーンで約
１Ｖ）より高いプログラム電圧（例えば、制御ゲートに
約８〜１２Ｖ、ドレーンに５〜６Ｖ）をセルの制御ゲー
トとドレーンに印加し、ソースとバルクは、接地させ
る。
ングゲートに注入されたホット電子（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ）によってプログラムされる。そのような効果
を誘導するため、セルからデータを読出するための読出
電圧（例えば、制御ゲートに約４〜５Ｖ、ドレーンで約
１Ｖ）より高いプログラム電圧（例えば、制御ゲートに
約８〜１２Ｖ、ドレーンに５〜６Ｖ）をセルの制御ゲー
トとドレーンに印加し、ソースとバルクは、接地させ
る。
【０００６】プログラムモード時、フローティングゲー
トは、ホット電子を蓄積し、蓄積された電子を捕獲（ｔ
ｒａｐ）する。フローティングゲート内の多くの正の電
子の捕獲は、セルトランジスターのスレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）（例えば、約
６〜７Ｖ）を増加させる原因になる。もし、この増加が
十分に大きいと、読出動作時、セルトランジスター読出
電圧が印加されるとき、セルトランジスターは非導電状
態に残すようになる。このようにプログラムされた状態
で、セルは論理‘０’（ＯＦＦ ｃｅｌｌ）を貯蔵する
ようになる。セルのプログラムされた状態は、電源供給
が遮断されても維持される。
トは、ホット電子を蓄積し、蓄積された電子を捕獲（ｔ
ｒａｐ）する。フローティングゲート内の多くの正の電
子の捕獲は、セルトランジスターのスレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）（例えば、約
６〜７Ｖ）を増加させる原因になる。もし、この増加が
十分に大きいと、読出動作時、セルトランジスター読出
電圧が印加されるとき、セルトランジスターは非導電状
態に残すようになる。このようにプログラムされた状態
で、セルは論理‘０’（ＯＦＦ ｃｅｌｌ）を貯蔵する
ようになる。セルのプログラムされた状態は、電源供給
が遮断されても維持される。
【０００７】フラッシュセルトランジスターの消去は、
フローティングゲートに蓄積されたチャージを除去する
ことである。例えば、フラッシュセルの消去動作は、セ
ルのソース／ドレーンをフローティングさせながら制御
ゲートに負の高電圧（ｎｅｇａｔｉｖｅ ｈｉｇｈ ｖ
ｏｌｔａｇｅ）（例えば、−１０Ｖ）を、そしてバルク
に正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）（例
えば、５〜６Ｖ）を印加することによって行われること
ができる。これは、フローティングゲートとバルクの間
の薄い絶縁膜（例えば、１００オングストローム以下）
を貫通するコールド電子トンネリング（即ち、Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を発し
てセルトランジスターのスレショルド電圧（例えば、１
〜３Ｖ）の減少を誘導する。消去電圧は、収容できる最
大スレショルド電圧以下にセルが消去されるときまで、
セルに供給される。もし、フラッシュセルが消去された
ら、フラッシュセルは、よく伝導されはずである。この
場合、セルは、論理‘１’（ＯＮ ｃｅｌｌ）を貯蔵す
る。従って、ビットライン電流をモニタリングすること
によってセルのプログラムされた状態、又は消去された
状態（即ち、１又は０）が決定されることができる。
フローティングゲートに蓄積されたチャージを除去する
ことである。例えば、フラッシュセルの消去動作は、セ
ルのソース／ドレーンをフローティングさせながら制御
ゲートに負の高電圧（ｎｅｇａｔｉｖｅ ｈｉｇｈ ｖ
ｏｌｔａｇｅ）（例えば、−１０Ｖ）を、そしてバルク
に正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）（例
えば、５〜６Ｖ）を印加することによって行われること
ができる。これは、フローティングゲートとバルクの間
の薄い絶縁膜（例えば、１００オングストローム以下）
を貫通するコールド電子トンネリング（即ち、Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を発し
てセルトランジスターのスレショルド電圧（例えば、１
〜３Ｖ）の減少を誘導する。消去電圧は、収容できる最
大スレショルド電圧以下にセルが消去されるときまで、
セルに供給される。もし、フラッシュセルが消去された
ら、フラッシュセルは、よく伝導されはずである。この
場合、セルは、論理‘１’（ＯＮ ｃｅｌｌ）を貯蔵す
る。従って、ビットライン電流をモニタリングすること
によってセルのプログラムされた状態、又は消去された
状態（即ち、１又は０）が決定されることができる。
【０００８】大部分の最新高密度技術を使用したフラッ
シュメモリ装置は、チップの大きさを減らすため、セグ
メントセルアレー構造を採用する。即ち、バルク（基
板）とセルは、多数のセクタに分類されているととも
に、セクタ内セルトランジスターのソースは、各々対応
するバルクと連結されている。このような構造は、セク
タ（例えば、１６ｋ、又は６４ｋバイト容量）内の全て
のセルを同時に消去させる。
シュメモリ装置は、チップの大きさを減らすため、セグ
メントセルアレー構造を採用する。即ち、バルク（基
板）とセルは、多数のセクタに分類されているととも
に、セクタ内セルトランジスターのソースは、各々対応
するバルクと連結されている。このような構造は、セク
タ（例えば、１６ｋ、又は６４ｋバイト容量）内の全て
のセルを同時に消去させる。
【０００９】このようなセクタの消去時、スレショルド
電圧の均一性、製造条件、使用量、温度等のため、図２
に図示されたように、セクタ内に、１つ又はそれ以上の
セルが収容できる最小スレショルド電圧下で消去され
る。これはセルのフローティングゲートから多すぎる電
荷が除去されるため、このとき、セルは、“ディプリシ
ョン（ｄｅｐｌｅｔｉｏｎ）”タイプに変わる。最小ス
レショルド電圧以下に消去されたセルを“過消去（ｏｖ
ｅｒｅｒａｓｅ）”されたセルと称する。過消去された
セルは、それと同一のビットライン上にセル漏洩電流を
誘導し、これは同一のビットライン上の他のセルを読出
時エラーを誘発する。
電圧の均一性、製造条件、使用量、温度等のため、図２
に図示されたように、セクタ内に、１つ又はそれ以上の
セルが収容できる最小スレショルド電圧下で消去され
る。これはセルのフローティングゲートから多すぎる電
荷が除去されるため、このとき、セルは、“ディプリシ
ョン（ｄｅｐｌｅｔｉｏｎ）”タイプに変わる。最小ス
レショルド電圧以下に消去されたセルを“過消去（ｏｖ
ｅｒｅｒａｓｅ）”されたセルと称する。過消去された
セルは、それと同一のビットライン上にセル漏洩電流を
誘導し、これは同一のビットライン上の他のセルを読出
時エラーを誘発する。
【００１０】このような問題を解決するための１つの解
決策は、過消去されたセルを修復（ｒｅｐａｉｒ）する
ことである。過消去されたセルの修復方法は、過消去検
証（ｏｖｅｒｅｒａｓｅ ｖｅｒｉｆｉｃａｔｉｏｎ）
と低い電圧レベルプログラミング（ｌｏｗ ｖｏｌｔａ
ｇｅ ｌｅｖｅｌ ｐｒｏｇｒａｍｍｉｎｇ）を利用し
た反復的な処理である。
決策は、過消去されたセルを修復（ｒｅｐａｉｒ）する
ことである。過消去されたセルの修復方法は、過消去検
証（ｏｖｅｒｅｒａｓｅ ｖｅｒｉｆｉｃａｔｉｏｎ）
と低い電圧レベルプログラミング（ｌｏｗ ｖｏｌｔａ
ｇｅ ｌｅｖｅｌ ｐｒｏｇｒａｍｍｉｎｇ）を利用し
た反復的な処理である。
【００１１】一般的に、フラッシュＥＥＰＲＯＭ装置の
セクタ消去動作は、次のように行われる。まず、セクタ
内の全てのセルは、それらのスレショルド電圧分布を狭
めるため、順次的にプログラムされる。セクタ内の全て
のセルは同時に消去される（以後、“負のゲートバルク
消去動作（ｎｅｇａｔｉｖｅ ｇａｔｅ ｂｕｌｋｅｒ
ａｓｅ ｏｐｅｒａｔｉｏｎ）”と称する）。それか
ら、行（ワードライン）選択によって修復動作が開始さ
れ、セルが過消去されたかの可否を決定するため選択さ
れた行の列（ビットライン）に沿って１つずつセルが検
査される。このような過程を一般的に過消去検証と称す
る。この検証から、セルは一番低いスレショルド電圧
（例えば、１Ｖ）で予想される電流より超過される電流
が流れるとき過消去されたことが検証される。過消去さ
れたかが検証されたセルは、低レベル補修電圧（ｒｅｐ
ａｉｒ ｖｏｌｔａｇｅｓ）（例えば、制御ゲートに２
〜５Ｖ、ドレーンに６〜９Ｖ、そしてソース及びバルク
に０Ｖ）（第２プログラムと称する）にプログラムされ
る。他の行上に残っているセルの補修も同一の方法に行
われる。
セクタ消去動作は、次のように行われる。まず、セクタ
内の全てのセルは、それらのスレショルド電圧分布を狭
めるため、順次的にプログラムされる。セクタ内の全て
のセルは同時に消去される（以後、“負のゲートバルク
消去動作（ｎｅｇａｔｉｖｅ ｇａｔｅ ｂｕｌｋｅｒ
ａｓｅ ｏｐｅｒａｔｉｏｎ）”と称する）。それか
ら、行（ワードライン）選択によって修復動作が開始さ
れ、セルが過消去されたかの可否を決定するため選択さ
れた行の列（ビットライン）に沿って１つずつセルが検
査される。このような過程を一般的に過消去検証と称す
る。この検証から、セルは一番低いスレショルド電圧
（例えば、１Ｖ）で予想される電流より超過される電流
が流れるとき過消去されたことが検証される。過消去さ
れたかが検証されたセルは、低レベル補修電圧（ｒｅｐ
ａｉｒ ｖｏｌｔａｇｅｓ）（例えば、制御ゲートに２
〜５Ｖ、ドレーンに６〜９Ｖ、そしてソース及びバルク
に０Ｖ）（第２プログラムと称する）にプログラムされ
る。他の行上に残っているセルの補修も同一の方法に行
われる。
【００１２】図３は、従来のフラッシュメモリ装置のセ
クタ消去動作のための流れ図である。セクタ消去命令
は、段階Ｓ１００で開始され、セクタ消去動作は、段階
Ｓ１０５でアドレスカウンタＡＣ及びパルスカウンタＰ
Ｃを‘０’にリセットすることによって開始される。ア
ドレスカウンタＡＣは、消去されるセクタ内の全てのメ
モリセルのアドレスをカウントする。パルスカウンタＰ
Ｃは、セクタ消去動作で負のゲートバルク消去動作回数
をカウントすることにおいて使用される。段階Ｓ１１０
では、負のゲートバルク消去動作が行われる。即ち、セ
ルの制御ゲートに負の高電圧（例えば、約−１０ｖ）を
印加し、それのバルクに適当な正の電圧（例えば、５〜
６Ｖ）を印加し、それのソース及びドレーンをフローテ
ィングさせる間、負のゲートバルク消去動作が行われ
る。その制御は、段階Ｓ１１５に進行する。段階Ｓ１１
５では、メモリセルの各スレショルド電圧が消去スレシ
ョルド電圧範囲の収容できる最大電圧より低いかの可否
が検証される。消去検証時、選択されたセルのゲート
は、与えられた時間の間、適切な正の電圧を印加して選
択されたセルのデータビットが読出される。そしてデー
タビットが論理‘０’、即ち選択されたセルがオフセル
であるかの可否が決定される（Ｓ１２０）。データビッ
トが論理‘０’である場合、段階Ｓ１２５に進行して、
アドレスカウンタＡＣが最大アドレスＡＣｍａｘ（即
ち、最後のセルのアドレス）を指定するかの可否が判別
される。もし、データビットが論理‘０’ではない場
合、段階Ｓ１３５に進行してセクタ消去動作で、負のゲ
ートバルク消去動作のパルスカウンタＰＣが最大値ＰＣ
ｍａｘを指定するかの可否を判別する。段階Ｓ１２５
で、アドレスカウンタＡＣが最大アドレスＡＣｍａｘを
指定しない場合、アドレスカウンタＡＣの値が‘１’増
加された後Ｓ１３０、その制御は、段階Ｓ１１５にリタ
ーンする。もしアドレスカウンタＡＣが最大アドレスＡ
Ｃｍａｘを指定する場合、セクタ消去が終了されＳ１５
０、セクタが成功的に消去されたこと（即ち、“ｅｒａ
ｓｅ ｐａｓｓ”：消去パス）に判定される。段階Ｓ１
３５で、パルスカウンタＰＣが最大値ＰＣｍａｘを指定
しない場合、パルスカウンタＰＣの値を‘１’増加さ
せ、Ｓ１４０、段階Ｓ１１０にリターンする。もし、パ
ルスカウンタＰＣが最大値ＰＣｍａｘを指定させると、
セクタ消去動作も終了されるがＳ１４５、セクタは成功
的に消去されないこと（即ち、“ｅｒａｓｅ ｆａｉ
ｌ”：消去失敗）に判定される。
クタ消去動作のための流れ図である。セクタ消去命令
は、段階Ｓ１００で開始され、セクタ消去動作は、段階
Ｓ１０５でアドレスカウンタＡＣ及びパルスカウンタＰ
Ｃを‘０’にリセットすることによって開始される。ア
ドレスカウンタＡＣは、消去されるセクタ内の全てのメ
モリセルのアドレスをカウントする。パルスカウンタＰ
Ｃは、セクタ消去動作で負のゲートバルク消去動作回数
をカウントすることにおいて使用される。段階Ｓ１１０
では、負のゲートバルク消去動作が行われる。即ち、セ
ルの制御ゲートに負の高電圧（例えば、約−１０ｖ）を
印加し、それのバルクに適当な正の電圧（例えば、５〜
６Ｖ）を印加し、それのソース及びドレーンをフローテ
ィングさせる間、負のゲートバルク消去動作が行われ
る。その制御は、段階Ｓ１１５に進行する。段階Ｓ１１
５では、メモリセルの各スレショルド電圧が消去スレシ
ョルド電圧範囲の収容できる最大電圧より低いかの可否
が検証される。消去検証時、選択されたセルのゲート
は、与えられた時間の間、適切な正の電圧を印加して選
択されたセルのデータビットが読出される。そしてデー
タビットが論理‘０’、即ち選択されたセルがオフセル
であるかの可否が決定される（Ｓ１２０）。データビッ
トが論理‘０’である場合、段階Ｓ１２５に進行して、
アドレスカウンタＡＣが最大アドレスＡＣｍａｘ（即
ち、最後のセルのアドレス）を指定するかの可否が判別
される。もし、データビットが論理‘０’ではない場
合、段階Ｓ１３５に進行してセクタ消去動作で、負のゲ
ートバルク消去動作のパルスカウンタＰＣが最大値ＰＣ
ｍａｘを指定するかの可否を判別する。段階Ｓ１２５
で、アドレスカウンタＡＣが最大アドレスＡＣｍａｘを
指定しない場合、アドレスカウンタＡＣの値が‘１’増
加された後Ｓ１３０、その制御は、段階Ｓ１１５にリタ
ーンする。もしアドレスカウンタＡＣが最大アドレスＡ
Ｃｍａｘを指定する場合、セクタ消去が終了されＳ１５
０、セクタが成功的に消去されたこと（即ち、“ｅｒａ
ｓｅ ｐａｓｓ”：消去パス）に判定される。段階Ｓ１
３５で、パルスカウンタＰＣが最大値ＰＣｍａｘを指定
しない場合、パルスカウンタＰＣの値を‘１’増加さ
せ、Ｓ１４０、段階Ｓ１１０にリターンする。もし、パ
ルスカウンタＰＣが最大値ＰＣｍａｘを指定させると、
セクタ消去動作も終了されるがＳ１４５、セクタは成功
的に消去されないこと（即ち、“ｅｒａｓｅ ｆａｉ
ｌ”：消去失敗）に判定される。
【００１３】しかし、上述の消去動作で、セクタ内に、
１つ又はそれ以上の欠陥（ｄｅｆｅｃｔ）のあるセルが
存在すると（例えば、自動応答電話機の製造単価をでき
るだけ節減するため欠陥のあるセルを含むメモリが使用
される場合）、負のゲートバルク消去動作が完了される
最大パルスカウンタ値ＰＣｍａｘまで完璧に消去される
ことができないし、消去時間が増加する。欠陥のあるセ
ルには例えば、ドレーン端子がオープンされたセル、又
はドレーンと制御ゲートが絶縁されず電気的に連結され
たセルなどを含む。負のゲートは、バルク消去動作の終
了時、欠陥のあるセルは、過消去（ｏｖｅｒｅｒａｓ
ｅ）される。さらに、過消去されたセルは、増加された
消去修復時間（ｅｒａｓｅ ｒｅｐａｉｒ ｔｉｍｅ）
を有し、最悪の場合、一連のプログラム動作時プログラ
ム失敗を誘発する。
１つ又はそれ以上の欠陥（ｄｅｆｅｃｔ）のあるセルが
存在すると（例えば、自動応答電話機の製造単価をでき
るだけ節減するため欠陥のあるセルを含むメモリが使用
される場合）、負のゲートバルク消去動作が完了される
最大パルスカウンタ値ＰＣｍａｘまで完璧に消去される
ことができないし、消去時間が増加する。欠陥のあるセ
ルには例えば、ドレーン端子がオープンされたセル、又
はドレーンと制御ゲートが絶縁されず電気的に連結され
たセルなどを含む。負のゲートは、バルク消去動作の終
了時、欠陥のあるセルは、過消去（ｏｖｅｒｅｒａｓ
ｅ）される。さらに、過消去されたセルは、増加された
消去修復時間（ｅｒａｓｅ ｒｅｐａｉｒ ｔｉｍｅ）
を有し、最悪の場合、一連のプログラム動作時プログラ
ム失敗を誘発する。
【００１４】従って、上述のような問題点を解決するた
めのフラシュメモリ装置及びセクタ消去方法が必要であ
る。
めのフラシュメモリ装置及びセクタ消去方法が必要であ
る。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、従来の非揮発性半導体フラッシュメモリ装置及びそ
のセクタ消去方法の諸般問題点を解決するためのこと
で、欠陥のあるセルのためのプログラム失敗を防止でき
る向上された非揮発性フラッシュメモリ装置及び非揮発
性フラッシュメモリ装置のセクタ消去方法を提供するこ
とである。
は、従来の非揮発性半導体フラッシュメモリ装置及びそ
のセクタ消去方法の諸般問題点を解決するためのこと
で、欠陥のあるセルのためのプログラム失敗を防止でき
る向上された非揮発性フラッシュメモリ装置及び非揮発
性フラッシュメモリ装置のセクタ消去方法を提供するこ
とである。
【００１６】本発明の他の目的は、欠陥のあるセルのた
め、消去時間が増加することを防止できる非揮発性半導
体フラッシュメモリ装置及びそのセクタ消去方法を提供
することである。
め、消去時間が増加することを防止できる非揮発性半導
体フラッシュメモリ装置及びそのセクタ消去方法を提供
することである。
【００１７】本発明の他の目的は、欠陥のあるセルのた
め過消去されたセルの消去修復時間が増加することを増
加できる非揮発性半導体フラッシュメモリ装置及びその
セクタ消去方法を提供することである。
め過消去されたセルの消去修復時間が増加することを増
加できる非揮発性半導体フラッシュメモリ装置及びその
セクタ消去方法を提供することである。
【００１８】
【課題を解決するための手段】上述のような本発明の目
的を達成するための本発明の１特徴によると、電気的に
消去及びプログラムできる非揮発性半導体メモリ装置
は、行と列に配列された複数のメモリセルのアレーと、
メモリセルアレーは、各々が少なくとも１つのメモリセ
ルを含む２つ以上のセクタに分離され、消去命令語に応
じて消去動作を制御する消去制御回路と、プログラム命
令語に応じてプログラム動作を制御するプログラム制御
回路と、読出命令語に応じて読出動作を制御する読出制
御回路と、セクタ消去動作時、消去失敗ビットの数をカ
ウントし、消去失敗ビットの数を提供される失敗ビット
カウンタを含み、消去制御回路は、消去失敗ビットの数
によってセクタ消去動作を選択的に終了する。消去制御
回路は、第１セクタ消去動作での失敗ビットカウンタの
最後の出力値と、第１消去動作より先、第２セクタ動作
でのカウンタ出力値が同一であるかの可否を判別し、２
つの値が同一であるとき、第１消去動作を終了する。消
去制御回路は、失敗ビットカウンタの出力値が予め設定
された基準値より大きいかの可否を判別し、カウンタの
出力値が予め設定された基準値より大きい場合、第１セ
クタ消去動作を終了する。
的を達成するための本発明の１特徴によると、電気的に
消去及びプログラムできる非揮発性半導体メモリ装置
は、行と列に配列された複数のメモリセルのアレーと、
メモリセルアレーは、各々が少なくとも１つのメモリセ
ルを含む２つ以上のセクタに分離され、消去命令語に応
じて消去動作を制御する消去制御回路と、プログラム命
令語に応じてプログラム動作を制御するプログラム制御
回路と、読出命令語に応じて読出動作を制御する読出制
御回路と、セクタ消去動作時、消去失敗ビットの数をカ
ウントし、消去失敗ビットの数を提供される失敗ビット
カウンタを含み、消去制御回路は、消去失敗ビットの数
によってセクタ消去動作を選択的に終了する。消去制御
回路は、第１セクタ消去動作での失敗ビットカウンタの
最後の出力値と、第１消去動作より先、第２セクタ動作
でのカウンタ出力値が同一であるかの可否を判別し、２
つの値が同一であるとき、第１消去動作を終了する。消
去制御回路は、失敗ビットカウンタの出力値が予め設定
された基準値より大きいかの可否を判別し、カウンタの
出力値が予め設定された基準値より大きい場合、第１セ
クタ消去動作を終了する。
【００１９】本発明の目的を達成するための本発明の他
の特徴によると、非揮発性半導体メモリ装置の消去方法
は、一連の負のゲートバルク消去動作にセクタのうち、
１つを消去する段階と、消去失敗ビットを検出する段階
と、消去失敗ビット数をカウントし、失敗ビット数を発
生する段階と、失敗ビット数によってセクタ消去動作を
終了する段階とを含む。
の特徴によると、非揮発性半導体メモリ装置の消去方法
は、一連の負のゲートバルク消去動作にセクタのうち、
１つを消去する段階と、消去失敗ビットを検出する段階
と、消去失敗ビット数をカウントし、失敗ビット数を発
生する段階と、失敗ビット数によってセクタ消去動作を
終了する段階とを含む。
【００２０】この望ましい実施形態において、セクタ消
去終了段階は、現在、セクタ消去動作の失敗ビット数
と、以前のセクタ消去動作の失敗ビット数を比較し、２
つの数が一致するとき、セクタ消去動作を終了する。他
の実施形態において、失敗ビット数が第１基準数（ｒｅ
ｆｅｒｅｎｃｅ ｎｕｍｂｅｒ）と一致するかの可否を
判別し、２つの数が一致するとき、負のゲートバルク消
去動作回数が第２基準数と一致するかの可否を判別し、
負のゲートバルク消去動作回数が第２基準数と一致する
とき、セクタ消去動作を終了する。
去終了段階は、現在、セクタ消去動作の失敗ビット数
と、以前のセクタ消去動作の失敗ビット数を比較し、２
つの数が一致するとき、セクタ消去動作を終了する。他
の実施形態において、失敗ビット数が第１基準数（ｒｅ
ｆｅｒｅｎｃｅ ｎｕｍｂｅｒ）と一致するかの可否を
判別し、２つの数が一致するとき、負のゲートバルク消
去動作回数が第２基準数と一致するかの可否を判別し、
負のゲートバルク消去動作回数が第２基準数と一致する
とき、セクタ消去動作を終了する。
【００２１】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面、図４乃至図６に基づいて詳細に説明す
る。
付された図面、図４乃至図６に基づいて詳細に説明す
る。
【００２２】図４は、本発明の望ましい実施形態による
ＥＥＰＲＯＭ装置の回路構成を示すブロック図である。
図４を参照すると、メモリ装置１０は、メモリセルが行
（ｒｏｗｓ）と列（ｃｏｌｕｍｎ）に配列された複数の
トランジスター（図面に未図示）のアレー１０を含む。
各セルトランジスターは、第２導電型（例えば、Ｐ型）
の半導体基板、又はバルク内に形成された第１伝導型
（例えば、Ｎ型）のソース及びドレーン領域及び、基板
に形成され、ソース及びドレン領域の間に形成されるチ
ャンネル領域を含む。
ＥＥＰＲＯＭ装置の回路構成を示すブロック図である。
図４を参照すると、メモリ装置１０は、メモリセルが行
（ｒｏｗｓ）と列（ｃｏｌｕｍｎ）に配列された複数の
トランジスター（図面に未図示）のアレー１０を含む。
各セルトランジスターは、第２導電型（例えば、Ｐ型）
の半導体基板、又はバルク内に形成された第１伝導型
（例えば、Ｎ型）のソース及びドレーン領域及び、基板
に形成され、ソース及びドレン領域の間に形成されるチ
ャンネル領域を含む。
【００２３】セルトランジスターは、セルがプログラム
されたとき、チャージキャーリア（ｃｈａｒｇｅ ｃａ
ｒｒｉｅｒ）を貯蔵するための電気的なフローティング
ゲート、そしてチャンネル領域反対の制御ゲート上に置
かれる制御ゲートを含む。フローティングゲートは、絶
縁膜によって完全に囲まれる。
されたとき、チャージキャーリア（ｃｈａｒｇｅ ｃａ
ｒｒｉｅｒ）を貯蔵するための電気的なフローティング
ゲート、そしてチャンネル領域反対の制御ゲート上に置
かれる制御ゲートを含む。フローティングゲートは、絶
縁膜によって完全に囲まれる。
【００２４】図示しなかったが、メモリセルアレー１０
は、１つ以上（一般的に複数のセル）のメモリセルを含
む２つ以上のセクタに分類されている。各セクタ内のメ
モリセルは、セクタ消去動作時、同時に消去される。メ
モリ装置１００は、消去命令語に応じて消去動作を制御
する消去制御回路（ｅｒａｓｅ ｃｏｎｔｒｏｌ ｃｉ
ｒｃｕｉｔ）１２、プログラム命令語に応じてプログラ
ム動作を制御するプログラム制御回路（ｐｒｏｇｒａｍ
ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）１４、読出命令語
に応じて読出動作を制御する読出制御回路（ｒｅａｄ
ｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）１６、読出データビッ
トが論理‘０’（即ち、選択されたセルがオンセル）で
あるかの可否を検出するデータ検出器（ｄａｔａ ｄｅ
ｔｅｃｔｅｒ）１８、そしてセクタ消去動作時消去失敗
ビットの数をカウントする失敗ビットカウンタ（ｆａｉ
ｌ ｂｉｔ ｃｏｕｎｔｅｒ）２０とを含む。
は、１つ以上（一般的に複数のセル）のメモリセルを含
む２つ以上のセクタに分類されている。各セクタ内のメ
モリセルは、セクタ消去動作時、同時に消去される。メ
モリ装置１００は、消去命令語に応じて消去動作を制御
する消去制御回路（ｅｒａｓｅ ｃｏｎｔｒｏｌ ｃｉ
ｒｃｕｉｔ）１２、プログラム命令語に応じてプログラ
ム動作を制御するプログラム制御回路（ｐｒｏｇｒａｍ
ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）１４、読出命令語
に応じて読出動作を制御する読出制御回路（ｒｅａｄ
ｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）１６、読出データビッ
トが論理‘０’（即ち、選択されたセルがオンセル）で
あるかの可否を検出するデータ検出器（ｄａｔａ ｄｅ
ｔｅｃｔｅｒ）１８、そしてセクタ消去動作時消去失敗
ビットの数をカウントする失敗ビットカウンタ（ｆａｉ
ｌ ｂｉｔ ｃｏｕｎｔｅｒ）２０とを含む。
【００２５】失敗ビットカウンタ２０は、対応するセク
タの読出されたビットが論理‘０’ではないとき、即ち
少なくとも１つの失敗ビット（欠陥のあるセル）が存在
するとき、それの値が増加される。失敗ビットカウンタ
２０の出力値は、消去制御回路１２に提供されてそこに
貯蔵される。消去制御回路１２は、現在セクタ消去動作
で、カウンタ２０の最後の出力値と、以前のセクタ消去
動作でカウンタ２０の出力値が同一であるかの可否を判
別し、２つの値が同一であるとき、現在消去動作を終了
する。
タの読出されたビットが論理‘０’ではないとき、即ち
少なくとも１つの失敗ビット（欠陥のあるセル）が存在
するとき、それの値が増加される。失敗ビットカウンタ
２０の出力値は、消去制御回路１２に提供されてそこに
貯蔵される。消去制御回路１２は、現在セクタ消去動作
で、カウンタ２０の最後の出力値と、以前のセクタ消去
動作でカウンタ２０の出力値が同一であるかの可否を判
別し、２つの値が同一であるとき、現在消去動作を終了
する。
【００２６】失敗ビットカウンタ２０は、自身の出力値
を選択的に消去制御回路１２に提供する。消去制御回路
１２は、カウンタ２０の出力値が予め設定された基準値
（ｒｅｆｅｒｅｎｃｅ ｖａｌｕｅ）（例えば、２〜
５）より大きいかの可否を決定し、カウンタの出力値が
基準値より大きい場合、消去動作を終了する。
を選択的に消去制御回路１２に提供する。消去制御回路
１２は、カウンタ２０の出力値が予め設定された基準値
（ｒｅｆｅｒｅｎｃｅ ｖａｌｕｅ）（例えば、２〜
５）より大きいかの可否を決定し、カウンタの出力値が
基準値より大きい場合、消去動作を終了する。
【００２７】図５は、本発明の望ましい実施形態による
ＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示
す流れ図である。
ＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示
す流れ図である。
【００２８】セクタ消去命令は、段階Ｓ２００で開始さ
れ、セクタ消去動作は、段階２０５でパルスカウンタＰ
Ｃの値を‘０’に設定することによって開始される。パ
ルスカウンタＰＣは、セクタ消去動作時、負のゲートを
バルク消去動作（ｎｅｇａｔｉｖｅ ｇａｔｅ ｂｕｌ
ｋ ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）の回数をカウン
トすることに使用される。
れ、セクタ消去動作は、段階２０５でパルスカウンタＰ
Ｃの値を‘０’に設定することによって開始される。パ
ルスカウンタＰＣは、セクタ消去動作時、負のゲートを
バルク消去動作（ｎｅｇａｔｉｖｅ ｇａｔｅ ｂｕｌ
ｋ ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）の回数をカウン
トすることに使用される。
【００２９】段階Ｓ２１０では、アドレスカウンタＡＣ
と失敗ビットカウンタＦＣを全部リセットする。アドレ
スカウンタＡＣは、セクタ内の全てのメモリセルが消去
されるようにメモリセルのアドレスを指定する。その制
御は、段階Ｓ２１５に進行する。セルの制御ゲートに負
の高電圧（例えば、−１０Ｖ）が印加され、バルクに所
定の正の電圧（例えば、５〜６Ｖ）を印加し、ソース及
びドレーンをフローティングさせる間、負のゲートバル
ク消去動作が行われる。負のゲートバルク消去動作は、
セルの過消去動作が行われる。負のゲートバルク消去動
作は、セルが過消去されることを防止するように適正な
時間（例えば、５ｍｓｅｃ）の間、行われる。続いて段
階Ｓ２２０では、消去されたセルのスレショルド電圧が
最大収容できるスレショルド電圧（例えば、３Ｖ）以下
の時間（例えば、３００ｎｓｅｃ）の間、所定の正の電
圧（例えば、３．５Ｖ）を印加して選択されたセルのデ
ータを読出する。
と失敗ビットカウンタＦＣを全部リセットする。アドレ
スカウンタＡＣは、セクタ内の全てのメモリセルが消去
されるようにメモリセルのアドレスを指定する。その制
御は、段階Ｓ２１５に進行する。セルの制御ゲートに負
の高電圧（例えば、−１０Ｖ）が印加され、バルクに所
定の正の電圧（例えば、５〜６Ｖ）を印加し、ソース及
びドレーンをフローティングさせる間、負のゲートバル
ク消去動作が行われる。負のゲートバルク消去動作は、
セルの過消去動作が行われる。負のゲートバルク消去動
作は、セルが過消去されることを防止するように適正な
時間（例えば、５ｍｓｅｃ）の間、行われる。続いて段
階Ｓ２２０では、消去されたセルのスレショルド電圧が
最大収容できるスレショルド電圧（例えば、３Ｖ）以下
の時間（例えば、３００ｎｓｅｃ）の間、所定の正の電
圧（例えば、３．５Ｖ）を印加して選択されたセルのデ
ータを読出する。
【００３０】段階Ｓ２２５では、データが論理‘０’で
あるか（即ち、選択されたセルがオフセルであるか）、
又は現在失敗ビットカウンタＦＣの現在値ＦＣ（ｔ）が
与えた最大値ＦＣｍａｘ（例えば、２〜５）以下である
かが決定される。最大値ＦＣｍａｘは、１つのセクタ内
に収容できる最大失敗ビットの数を示す。もし、データ
が論理‘０’であると、その制御は、段階Ｓ２３０に進
行してアドレスカウンタＡＣが最大アドレス値ＡＣｍａ
ｘ（即ち、最後のセルのアドレス）を指定するかの可否
を判別し、データが論理‘０’であると、その制御は、
段階Ｓ２５０に進行してパルスカウンタＰＣの値が、セ
クタ消去動作の間の負のゲートバルク消去動作最大回数
である与えた最大パルスカウンタ値ＰＣｍａｘ（例え
ば、２５６）と一致するかの可否を決定する。
あるか（即ち、選択されたセルがオフセルであるか）、
又は現在失敗ビットカウンタＦＣの現在値ＦＣ（ｔ）が
与えた最大値ＦＣｍａｘ（例えば、２〜５）以下である
かが決定される。最大値ＦＣｍａｘは、１つのセクタ内
に収容できる最大失敗ビットの数を示す。もし、データ
が論理‘０’であると、その制御は、段階Ｓ２３０に進
行してアドレスカウンタＡＣが最大アドレス値ＡＣｍａ
ｘ（即ち、最後のセルのアドレス）を指定するかの可否
を判別し、データが論理‘０’であると、その制御は、
段階Ｓ２５０に進行してパルスカウンタＰＣの値が、セ
クタ消去動作の間の負のゲートバルク消去動作最大回数
である与えた最大パルスカウンタ値ＰＣｍａｘ（例え
ば、２５６）と一致するかの可否を決定する。
【００３１】段階２３０で、アドレスカウンタＡＣのカ
ウンタの値が最大アドレス値ＡＣｍａｘと一致しない場
合、アドレスカウンタＡＣの値を‘１’増加させ（Ｓ２
３５）、その制御は、段階Ｓ２２０にリターンする。も
し、アドレスカウンタＡＣの値が最大アドレス値ＡＣｍ
ａｘと一致する場合、その制御は、段階Ｓ２４０に進行
して現在セクタ消去動作での失敗ビットカウンタの出力
ＦＣ（Ｔ）と以前セクタ消去動作でのカウンタ２０の出
力値ＦＣ（ｔ−１）が同一かの可否を判別する。
ウンタの値が最大アドレス値ＡＣｍａｘと一致しない場
合、アドレスカウンタＡＣの値を‘１’増加させ（Ｓ２
３５）、その制御は、段階Ｓ２２０にリターンする。も
し、アドレスカウンタＡＣの値が最大アドレス値ＡＣｍ
ａｘと一致する場合、その制御は、段階Ｓ２４０に進行
して現在セクタ消去動作での失敗ビットカウンタの出力
ＦＣ（Ｔ）と以前セクタ消去動作でのカウンタ２０の出
力値ＦＣ（ｔ−１）が同一かの可否を判別する。
【００３２】段階２４０で、もし、２つの値ＦＣ（ｔ）
及びＦＣ（ｔ−１）が一致しないと、その制御は、段階
Ｓ１２０にリターンし、一致すると、次の段階Ｓ２４５
に進行する。段階Ｓ２４５では、セクタ消去動作が終了
され、セクタが成功的に消去されたこと（即ち、“ｅｒ
ａｓｅ ｐａｓｓ”：消去パス）に判定される。
及びＦＣ（ｔ−１）が一致しないと、その制御は、段階
Ｓ１２０にリターンし、一致すると、次の段階Ｓ２４５
に進行する。段階Ｓ２４５では、セクタ消去動作が終了
され、セクタが成功的に消去されたこと（即ち、“ｅｒ
ａｓｅ ｐａｓｓ”：消去パス）に判定される。
【００３３】段階２５０で、パルスカウンタＰＣの値が
与えた最大パルスカウンタ値ＰＣｍａｘと一致しない場
合、パルスカウンタＰＣの値が‘１’増加され（Ｓ２５
５）、その制御は、段階Ｓ２１０にリターンする。もし
パルスカウンタＰＣの値が与えた最大パルスカウンタ値
ＰＣｍａｘと一致すると、セクタ消去動作も終了され
る。しかし、セクタは、成功的に消去されなかったこと
（即ち、“ｅｒａｓｅｆａｉｌ”）に判定される。
与えた最大パルスカウンタ値ＰＣｍａｘと一致しない場
合、パルスカウンタＰＣの値が‘１’増加され（Ｓ２５
５）、その制御は、段階Ｓ２１０にリターンする。もし
パルスカウンタＰＣの値が与えた最大パルスカウンタ値
ＰＣｍａｘと一致すると、セクタ消去動作も終了され
る。しかし、セクタは、成功的に消去されなかったこと
（即ち、“ｅｒａｓｅｆａｉｌ”）に判定される。
【００３４】図６は、本発明の他の実施形態によるＥＥ
ＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流
れ図である。
ＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流
れ図である。
【００３５】段階Ｓ３００で、セクタ消去命令が開始さ
れてから、パルスカウンタＰＣは、段階Ｓ３０５で
‘０’にリセットされる。続いて、アドレスカウンタＡ
Ｃ及び失敗ビットカウンタＦＣがリセットされる（Ｓ３
１０）。次の段階Ｓ３１５では、セルの制御ゲートに負
の高電圧（例えば、−１０Ｖ）を印加し、セルのバルク
に適切な正の電圧（例えば、５〜６Ｖ）を印加し、セル
のソース及びドレーンをフローティングさせる間、負の
ゲートバルク消去動作が行われる。負のゲートバルク消
去動作は、セルが過消去されることを防止するため、例
えば５ｍｓｅｃの間行われる。
れてから、パルスカウンタＰＣは、段階Ｓ３０５で
‘０’にリセットされる。続いて、アドレスカウンタＡ
Ｃ及び失敗ビットカウンタＦＣがリセットされる（Ｓ３
１０）。次の段階Ｓ３１５では、セルの制御ゲートに負
の高電圧（例えば、−１０Ｖ）を印加し、セルのバルク
に適切な正の電圧（例えば、５〜６Ｖ）を印加し、セル
のソース及びドレーンをフローティングさせる間、負の
ゲートバルク消去動作が行われる。負のゲートバルク消
去動作は、セルが過消去されることを防止するため、例
えば５ｍｓｅｃの間行われる。
【００３６】続いて、段階Ｓ３２０では、消去されたセ
ル、各々のスレショルド電圧が収容できる最大スレショ
ルド電圧（例えば、３Ｖ）以下であるかの可否が検証さ
れる。この消去検証は、選択されたセルのゲートに、例
えば３００ｎｓｅｃの間所定の正の電圧（例えば、３．
５Ｖ）が印加されることによってセルのデータが判読さ
れる。
ル、各々のスレショルド電圧が収容できる最大スレショ
ルド電圧（例えば、３Ｖ）以下であるかの可否が検証さ
れる。この消去検証は、選択されたセルのゲートに、例
えば３００ｎｓｅｃの間所定の正の電圧（例えば、３．
５Ｖ）が印加されることによってセルのデータが判読さ
れる。
【００３７】段階Ｓ３２５では、データが論理‘０’で
あるか（即ち、選択されたセルがオフセルであるか）の
可否が判別される。もしデータが論理‘０’であると、
その制御は、段階Ｓ３３０に進行してアドレスカウンタ
ＡＣが最大アドレス値ＡＣｍａｘ（即ち、最後のセルア
ドレス）を指定するかの可否が検査され、データが論理
‘０’ではないと、失敗ビットカウンタＦＣの値が
‘１’ほど増加され（Ｓ３２６）、その制御は、段階Ｓ
３２７に進行する。段階Ｓ３２７では、失敗ビットカウ
ンタＦＣの値が与えた最大失敗ビット値ＦＣｍａｘ（例
えば、２〜５）と同一であるかの可否が判別される。最
大失敗ビット値は、１つのセクタ内に収容できる失敗ビ
ットの最大の数を示す。
あるか（即ち、選択されたセルがオフセルであるか）の
可否が判別される。もしデータが論理‘０’であると、
その制御は、段階Ｓ３３０に進行してアドレスカウンタ
ＡＣが最大アドレス値ＡＣｍａｘ（即ち、最後のセルア
ドレス）を指定するかの可否が検査され、データが論理
‘０’ではないと、失敗ビットカウンタＦＣの値が
‘１’ほど増加され（Ｓ３２６）、その制御は、段階Ｓ
３２７に進行する。段階Ｓ３２７では、失敗ビットカウ
ンタＦＣの値が与えた最大失敗ビット値ＦＣｍａｘ（例
えば、２〜５）と同一であるかの可否が判別される。最
大失敗ビット値は、１つのセクタ内に収容できる失敗ビ
ットの最大の数を示す。
【００３８】段階Ｓ３２７で、２つの値ＦＣとＦＣｍａ
ｘが同一ではない場合、その制御は、段階Ｓ３３０に進
行し、２つの値が同一である場合には、その制御は、段
階Ｓ３４０に進行する。段階Ｓ３４０では、パルスカウ
ンタＰＣの値がセクタ消去動作での負のゲートバルク消
去動作最大回数である与えられたパルスカウンタの最大
値ＰＣｍａｘ（例えば、２５６）と一致するかの可否が
判別される。
ｘが同一ではない場合、その制御は、段階Ｓ３３０に進
行し、２つの値が同一である場合には、その制御は、段
階Ｓ３４０に進行する。段階Ｓ３４０では、パルスカウ
ンタＰＣの値がセクタ消去動作での負のゲートバルク消
去動作最大回数である与えられたパルスカウンタの最大
値ＰＣｍａｘ（例えば、２５６）と一致するかの可否が
判別される。
【００３９】Ｓ３３０で、アドレスカウンタＡＣの値が
最大アドレス値ＡＣｍａｘと一致しないと、アドレスカ
ウンタＡＣの値を‘１’ほど増加され（Ｓ３３５）、そ
の制御は、段階Ｓ３２０にリターンする。もし２つの値
が一致すると、その制御は、段階Ｓ３６０に進行する。
段階Ｓ３６０では、セクタ消去動作が終了され、セクタ
が成功的に消去されたこと（即ち、消去パス）に判定さ
れる。
最大アドレス値ＡＣｍａｘと一致しないと、アドレスカ
ウンタＡＣの値を‘１’ほど増加され（Ｓ３３５）、そ
の制御は、段階Ｓ３２０にリターンする。もし２つの値
が一致すると、その制御は、段階Ｓ３６０に進行する。
段階Ｓ３６０では、セクタ消去動作が終了され、セクタ
が成功的に消去されたこと（即ち、消去パス）に判定さ
れる。
【００４０】Ｓ３４０で、パルスカウンタＰＣの値とパ
ルスカウンタの最大値ＰＣｍａｘが一致しないと、パル
スカウンタＰＣの値を‘１’ほど増加させ（Ｓ３４
５）、その制御は、段階Ｓ３１０にリターンする。も
し、２つの値が一致すると、その制御は、段階Ｓ３５５
に進行する。段階Ｓ３５５では、セクタ消去動作が終了
され、セクタが成功的に消去されないこと（即ち、消去
失敗）に判別される。
ルスカウンタの最大値ＰＣｍａｘが一致しないと、パル
スカウンタＰＣの値を‘１’ほど増加させ（Ｓ３４
５）、その制御は、段階Ｓ３１０にリターンする。も
し、２つの値が一致すると、その制御は、段階Ｓ３５５
に進行する。段階Ｓ３５５では、セクタ消去動作が終了
され、セクタが成功的に消去されないこと（即ち、消去
失敗）に判別される。
【００４１】上述のような本発明によると、欠陥のある
セルのためセクタ消去時間が増加されることと欠陥のあ
るセルのため過消去されたセルの修復時間が増加するこ
とが防止される。又、欠陥のあるセルのため、プログラ
ム失敗が発生されることを抑制できる。
セルのためセクタ消去時間が増加されることと欠陥のあ
るセルのため過消去されたセルの修復時間が増加するこ
とが防止される。又、欠陥のあるセルのため、プログラ
ム失敗が発生されることを抑制できる。
【００４２】以上から、本発明による回路の構成及び動
作を前述及び図面によって図示したが、これを例を挙げ
て説明したことに過ぎないし、本発明の技術的な思想を
外れない範囲内で多様な変化及び変更ができることは当
然である。
作を前述及び図面によって図示したが、これを例を挙げ
て説明したことに過ぎないし、本発明の技術的な思想を
外れない範囲内で多様な変化及び変更ができることは当
然である。
【００４３】
【発明の効果】以上のような本発明によると、欠陥のあ
るセルのためセクタ消去時間が増加されることと欠陥の
あるセルのため過消去されたセルの修復時間が増加する
ことが防止される。又、欠陥のあるセルのため、プログ
ラム失敗が発生されることが抑制できる。
るセルのためセクタ消去時間が増加されることと欠陥の
あるセルのため過消去されたセルの修復時間が増加する
ことが防止される。又、欠陥のあるセルのため、プログ
ラム失敗が発生されることが抑制できる。
【図１】 一般的なＥＥＰＲＯＭ装置のメモリセルの断
面を示す図である。
面を示す図である。
【図２】 スレショルド電圧分布の１例を示す図であ
る。
る。
【図３】 図１に図示されたセル構造を有する従来のＥ
ＥＰＲＯＭ装置のセクタ消去アルゴリズムを順次的に示
す流れ図である。
ＥＰＲＯＭ装置のセクタ消去アルゴリズムを順次的に示
す流れ図である。
【図４】 本発明の望ましい実施形態によるＥＥＰＲＯ
Ｍ装置の回路構成を示すブロック図である。
Ｍ装置の回路構成を示すブロック図である。
【図５】 本発明による実施形態によるＥＥＰＲＯＭ装
置のセクタ消去アルゴリズムの順序を示す流れ図であ
る。
置のセクタ消去アルゴリズムの順序を示す流れ図であ
る。
【図６】 本発明による他の実施形態によるＥＥＰＲＯ
Ｍ装置のセクタ消去アルゴリズムの順序を示す流れ図で
ある。
Ｍ装置のセクタ消去アルゴリズムの順序を示す流れ図で
ある。
１０ セルアレー １２ 消去制御回路 １４ プログラム制御回路 １６ 読出制御回路 ２０ 失敗ビットカウンタ １００ メモリ装置
Claims (12)
- 【請求項１】 非揮発性半導体メモリ装置において、 行と列に配列された複数のメモリセルのアレーと、 前記メモリセルアレーは、各々が少なくともメモリセル
を含む２つ以上のセクタに分離され、 消去命令語に応じて消去動作を制御する消去制御回路
と、 プログラム命令語に応じてプログラム動作を制御するプ
ログラム制御回路と、 読出命令語に応じて読出動作を制御する読出制御回路
と、 セクタ消去動作時、消去失敗ビットの数をカウントし、
消去失敗ビットの数を提供される失敗ビットカウンタと
を含み、 前記消去制御回路は、前記消去失敗ビットの数によっ
て、前記セクタ消去動作を選択的に終了することを特徴
とする非揮発性半導体メモリ装置。 - 【請求項２】 前記消去制御回路は、 第１セクタ消去動作での前記失敗ビットカウンタの最後
の出力値と、前記第１消去動作より先、第２セクタ動作
での前記カウンタ出力値が同一であるかの可否を判別
し、前記２つの値が同一であるとき、前記第１消去動作
を終了することを特徴とする請求項１に記載の非揮発性
半導体メモリ装置。 - 【請求項３】 前記消去制御回路は、 前記失敗ビットカウンタの出力値が予め設定された基準
値より大きいかの可否を判別し、前記カウンタの出力値
が前記予め設定された基準値より大きい場合、前記第１
セクタ消去動作を終了することを特徴とする請求項１に
記載の非揮発性半導体メモリ装置。 - 【請求項４】 前記予め設定された基準値の範囲は、２
乃至５であることを特徴とする請求項３に記載の非揮発
性半導体メモリ装置。 - 【請求項５】 各々が少なくとも１つのメモリセルを含
む２つ以上のセクタに分離されている行と列に配列され
た複数のメモリセルのアレーを含む非揮発性半導体メモ
リ装置の消去方法において、 一連の負のゲートバルク消去動作に前記セクタのうち、
１つを消去する段階と、 消去失敗ビットを検出する段階と、 前記消去失敗ビット数をカウントし、失敗ビット数を発
生する段階と、 前記失敗ビット数によって前記セクタ消去動作を終了す
る段階とを含むことを特徴とする非揮発性半導体メモリ
装置の消去方法。 - 【請求項６】 前記セクタ消去終了段階は、 現在、セクタ消去動作の失敗ビット数と、以前のセクタ
消去動作の失敗ビット数を比較し、前記２つの数が一致
するとき、前記セクタ消去動作を終了する段階とを含む
ことを特徴とする請求項５に記載の非揮発性半導体メモ
リ装置の消去方法。 - 【請求項７】 前記セクタ消去終了段階は、 前記失敗ビット数が第１基準数（ｒｅｆｅｒｅｎｃｅ
ｎｕｍｂｅｒ）と一致するかの可否を判別し、前記２つ
の数が一致するとき、前記負のゲートバルク消去動作回
数が第２基準数と一致するかの可否を判別し、前記負の
ゲートバルク消去動作回数が前記第２基準数と一致する
とき、前記セクタ消去動作を終了する段階とを含むこと
を特徴とする請求項５に記載の非揮発性半導体メモリ装
置の消去方法。 - 【請求項８】 前記第１基準数は、２乃至５であること
を特徴とする請求項７に記載の非揮発性半導体メモリ装
置の消去方法。 - 【請求項９】 行と列に配列された複数のメモリセルの
アレーと、前記メモリセルアレーは、各々が少なくとも
１つのメモリセルを含む２つ以上のセクタに分離され、
アドレスをカウントする第１カウンタ、消去失敗ビット
の数をカウントする第２カウンタ、失敗ビット数発生器
とセクタ消去動作回数をカウントし、セクタ消去動作回
数を提供される第３カウンタを含む非揮発性半導体メモ
リ装置の消去方法において、 （ａ）前記第１及び第２カウンタをリセットする段階
と、 （ｂ）前記セクタのうち、１つを消去し、前記消去され
たセクタを検証する段階と、 （ｃ）選択されたセルがオフセルであるかの可否と、前
記第２カウンタの現在値が収容できる最大失敗ビット数
である第１基準値より小さいかの可否を判別する段階
と、 （ｄ）前記段階（ｃ）で、前記２つの条件を満足である
とき、前記第１カウンタが最大アドレスを指定するかの
可否を判別する段階と、 （ｅ）前記段階（ｄ）から、前記第１カウンタが最大ア
ドレスを指定しない場合、前記第１カウンタの値を増加
させ、前記段階（ｂ）を反復する段階と、 （ｆ）前記段階（ｄ）から、現在セクタ消去動作での前
記失敗ビット数が以前セクタ消去動作での前記失敗ビッ
ト数と一致するかの可否を判別する段階と、 （ｇ）前記段階（ｆ）から、前記２つの数が一致しない
とき、前記段階（ａ）を反復する段階と、 （ｈ）前記段階（ｆ）から、前記２つの数が一致すると
き、消去パスを検証し、消去動作を終了する段階とを含
むことを特徴とする非揮発性半導体メモリ装置の消去方
法。 - 【請求項１０】 （ｉ）前記段階（ｃ）から、前記２つ
の条件を満足しないとき、前記セクタ消去動作回数が第
２基準数と一致するかの可否を判別する段階と、 （ｊ）前記段階（ｉ）から、前記セクタ消去動作回数が
第２基準数と一致しないとき、前記第３カウンタの値を
増加させ、前記段階（ａ）を反復する段階と、 （ｋ）前記段階（ｉ）から、前記セクタ消去動作回数が
第２基準数と一致するとき、消去失敗を検証し、前記消
去動作を終了する段階を付加的に含むことを特徴とする
請求項９に記載の非揮発性半導体メモリ装置の消去方
法。 - 【請求項１１】 各々が、少なくとも１つのメモリセル
を含む２つ以上のセクタに分離され、行と列に配列され
た複数のメモリセルのアレー、アドレスをカウントする
第１カウンタ、消去失敗ビットの数をカウントする第２
カウンタ、失敗ビット数発生器と、セクタ消去動作回数
をカウントし、セクタ消去動作回数を提供する第３カウ
ンタを含むことを特徴とする非揮発性半導体メモリ装置
の消去方法において、 （ａ）前記第１及び第２カウンタをリセットする段階
と、 （ｂ）前記セクタのうち、１つを消去し、前記消
去されたセクタを検証する段階と、 （ｃ）選択されたセルがオフセルであるかの可否を判別
する段階と、 （ｄ）前記段階（ｃ）から、前記選択されたセルがオフ
セルであるとき、前記第１カウンタが最大アドレスを指
定するかの可否を判別する段階と、 （ｅ）前記段階（ｄ）から、前記第１カウンタが最大ア
ドレスを指定されないとき、前記第１カウンタの値を増
加させ、前記段階（ｂ）を反復する段階と、 （ｆ）前記段階（ｄ）から、前記第１カウンタが最大ア
ドレスを指定するとき、消去パスを検証し、前記消去動
作を終了する段階とを含むことを特徴とする非揮発性半
導体メモリ装置の消去方法。 - 【請求項１２】 （ｉ）前記段階（ｃ）から、前記選択
されたセルがオフセルではないとき、前記第２カウンタ
の値を増加させる段階と、 （ｊ）前記第２カウンタの現在値と収容できる最大失敗
ビット数である第１基準数が同一であるかの可否を判別
する段階と、 （ｋ）前記段階（ｊ）から、前記２つの
数が一致しないとき、前記段階（ｄ）を反復する段階
と、 （ｌ）前記段階（ｉ）から、前記２つの数が一致すると
き、前記セクタ消去動作回数が第２基準数と一致するか
の可否を判別する段階と、 （ｍ）前記段階（ｌ）から、前記セクタ消去動作回数が
第２基準数と一致しないとき、前記第３カウンタの値を
増加させ、前記段階（ａ）を反復する段階と、 （ｎ）セクタ消去動作回数が第２基準数と一致する場
合、消去失敗を検証し、前記消去動作を終了する段階と
を含むことを特徴とする請求項１１に記載の非揮発性半
導体メモリ装置の消去方法。
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