JPH0528788A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
- Publication number
- JPH0528788A JPH0528788A JP29505691A JP29505691A JPH0528788A JP H0528788 A JPH0528788 A JP H0528788A JP 29505691 A JP29505691 A JP 29505691A JP 29505691 A JP29505691 A JP 29505691A JP H0528788 A JPH0528788 A JP H0528788A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- time
- write
- written
- data bits
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は不揮発性メモリセルの経時変
化を監視して保持しているデータビットの信頼性を高め
ることである。 【構成】 第１メモリセルアレイ１はデータビットを保
持し、第２メモリセルアレイ２は経時変化監視用データ
ビットを書き込まれる。経時変化監視用データビットは
データビットと異なる条件で第２メモリセルアレイ２に
書き込まれており、データビットより経時変化が促進さ
れる。経時変化監視用データビットに定期的にアクセス
して、劣下が発見されると第１メモリセルアレイ１のデ
ータビットは再書き込みされる。
化を監視して保持しているデータビットの信頼性を高め
ることである。 【構成】 第１メモリセルアレイ１はデータビットを保
持し、第２メモリセルアレイ２は経時変化監視用データ
ビットを書き込まれる。経時変化監視用データビットは
データビットと異なる条件で第２メモリセルアレイ２に
書き込まれており、データビットより経時変化が促進さ
れる。経時変化監視用データビットに定期的にアクセス
して、劣下が発見されると第１メモリセルアレイ１のデ
ータビットは再書き込みされる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書き込み消去可
能な不揮発性メモリに関し、特に、そのデータの信頼性
を検査する技術に関する。
能な不揮発性メモリに関し、特に、そのデータの信頼性
を検査する技術に関する。
【０００２】
【従来の技術】一般に不揮発性メモリはその特性上書き
込み消去の繰り返しによるストレスのため、メモリセル
が劣化し、データの読み出し、保持不良を起こすことが
ある。このような経時不良を救済する方法として、書き
込んだデータを読み出した時に、誤りがあるとその誤り
を補正する回路（以下、誤り訂正回路と称する）を有
し、書き込んだデータに対する信頼度を保証している。
また、データを書き込む時にも、常に同じアドレスに書
き込むのではなく、異なるアドレスに交互に書き込むこ
とにより、１つのメモリセルに対するデータの書換回数
を実質的に減少させ、上記ハードウェアによる信頼度の
保証と併せてデータの信頼度を高めている。
込み消去の繰り返しによるストレスのため、メモリセル
が劣化し、データの読み出し、保持不良を起こすことが
ある。このような経時不良を救済する方法として、書き
込んだデータを読み出した時に、誤りがあるとその誤り
を補正する回路（以下、誤り訂正回路と称する）を有
し、書き込んだデータに対する信頼度を保証している。
また、データを書き込む時にも、常に同じアドレスに書
き込むのではなく、異なるアドレスに交互に書き込むこ
とにより、１つのメモリセルに対するデータの書換回数
を実質的に減少させ、上記ハードウェアによる信頼度の
保証と併せてデータの信頼度を高めている。
【０００３】
【発明が解決しようとする課題】従来の不揮発性メモリ
では誤り訂正回路による保証の限界が通常、１アドレス
（１ワード）当り、１ビットまでの誤りに対してであ
り、１アドレス当り２ビット以上の誤りがあった場合、
訂正回路では誤りを訂正することはできないという問題
点があった。
では誤り訂正回路による保証の限界が通常、１アドレス
（１ワード）当り、１ビットまでの誤りに対してであ
り、１アドレス当り２ビット以上の誤りがあった場合、
訂正回路では誤りを訂正することはできないという問題
点があった。
【０００４】また、１度誤り訂正回路で訂正できたとし
ても、同一メモリセルに対するそれ以降のアクセスで信
頼度が保証されるのか否か不確であるという問題点もあ
った。
ても、同一メモリセルに対するそれ以降のアクセスで信
頼度が保証されるのか否か不確であるという問題点もあ
った。
【０００５】
【課題を解決するための手段】本発明の要旨は電気的に
書き込み消去可能なメモリセルで構成されデータビット
の書き込まれる第１メモリセルと、電気的に書き込み消
去可能なメモリセルで構成され経時変化監視用データビ
ットの書き込まれる第２メモリセルとを有する不揮発性
メモリ装置において、経時変化監視用データビットの書
き込み条件及び読み出し条件の少なくとも一方をデータ
ビットの書き込み条件と読み出し条件よりも経時変化を
促進する条件にし、経時変化監視用データビットの経時
変化に基づき第１メモリセル内のデータビットを再書き
込みすることである。
書き込み消去可能なメモリセルで構成されデータビット
の書き込まれる第１メモリセルと、電気的に書き込み消
去可能なメモリセルで構成され経時変化監視用データビ
ットの書き込まれる第２メモリセルとを有する不揮発性
メモリ装置において、経時変化監視用データビットの書
き込み条件及び読み出し条件の少なくとも一方をデータ
ビットの書き込み条件と読み出し条件よりも経時変化を
促進する条件にし、経時変化監視用データビットの経時
変化に基づき第１メモリセル内のデータビットを再書き
込みすることである。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すブロック図
である。本実施例の不揮発性メモリは第１のメモリセル
アレイ１、第２のメモリセルアレイ２、列デコーダ３、
行デコーダ４、書き込み消去制御回路５、高電圧発生回
路６、１／ｎ回路７、書き込み消去時間発生回路８、ア
ンドゲート９を備えている。
説明する。図１は本発明の第１実施例を示すブロック図
である。本実施例の不揮発性メモリは第１のメモリセル
アレイ１、第２のメモリセルアレイ２、列デコーダ３、
行デコーダ４、書き込み消去制御回路５、高電圧発生回
路６、１／ｎ回路７、書き込み消去時間発生回路８、ア
ンドゲート９を備えている。
【０００７】書き込み消去制御回路５は、書き込み／消
去要求があると列デコーダ３、行デコーダ４で示される
アドレスのメモリセルに対して、高電圧発生回路６で作
られた書き込み消去用電圧を書き込み消去時間発生回路
８からの時間だけ供給する。高電圧発生回路６はメモリ
セルへの書き込み消去電圧を発生させる。１／ｎ回路７
は入力（例えば電圧，時間）を１／ｎにレベルを落とし
たり、短縮したりして出力する。書き込み消去時間発生
回路８はメモリセルへの書き込み消去に必要な時間を規
定する。読み出し電圧発生回路１０は読み出し時にメモ
リセルに一定の読み出し電圧を供給する回路である。読
み出し制御回路１２は行デコーダ４及び列デコーダ３で
示されるアドレスのメモリセルに対して読み出し電圧発
生回路１０からの読み出し電圧を供給する。
去要求があると列デコーダ３、行デコーダ４で示される
アドレスのメモリセルに対して、高電圧発生回路６で作
られた書き込み消去用電圧を書き込み消去時間発生回路
８からの時間だけ供給する。高電圧発生回路６はメモリ
セルへの書き込み消去電圧を発生させる。１／ｎ回路７
は入力（例えば電圧，時間）を１／ｎにレベルを落とし
たり、短縮したりして出力する。書き込み消去時間発生
回路８はメモリセルへの書き込み消去に必要な時間を規
定する。読み出し電圧発生回路１０は読み出し時にメモ
リセルに一定の読み出し電圧を供給する回路である。読
み出し制御回路１２は行デコーダ４及び列デコーダ３で
示されるアドレスのメモリセルに対して読み出し電圧発
生回路１０からの読み出し電圧を供給する。
【０００８】次に本実施例を適用した不揮発性メモリの
具体的動作について説明する。いま、書き込み状態をメ
モリセルに電荷を蓄積した状態、消去状態をメモリセル
から電荷を抜いた状態であると定義する。
具体的動作について説明する。いま、書き込み状態をメ
モリセルに電荷を蓄積した状態、消去状態をメモリセル
から電荷を抜いた状態であると定義する。
【０００９】図４にデータの書き込み手順を示す。初め
に第１，第２のメモリセル１，２にデータを書き込む
（Ｓ1，Ｓ2）。（この時第２のメモリセル２には任意の
値を書き込むことができるが、ビット間の干渉を考える
と“０”と“１”とを市松模様状に書き込むのが良いと
思われる。）第２メモリセル２に対する書き込み電圧は
高電圧発生回路６から供給されるものがそのまま与えら
れるのではなく、１／ｎ回路７から供給されるので、第
１メモリセル１に供給される書き込み電圧より低い電圧
になる。
に第１，第２のメモリセル１，２にデータを書き込む
（Ｓ1，Ｓ2）。（この時第２のメモリセル２には任意の
値を書き込むことができるが、ビット間の干渉を考える
と“０”と“１”とを市松模様状に書き込むのが良いと
思われる。）第２メモリセル２に対する書き込み電圧は
高電圧発生回路６から供給されるものがそのまま与えら
れるのではなく、１／ｎ回路７から供給されるので、第
１メモリセル１に供給される書き込み電圧より低い電圧
になる。
【００１０】したがって、第２メモリセル２は第１メモ
リセル１よりも蓄積する電荷量が少なくなる（ソフトラ
イト状態）。このようにすることによって第２メモリセ
ル２は第１メモリセル１よりも経時変化が顕著に現れて
くることになる。
リセル１よりも蓄積する電荷量が少なくなる（ソフトラ
イト状態）。このようにすることによって第２メモリセ
ル２は第１メモリセル１よりも経時変化が顕著に現れて
くることになる。
【００１１】次に一定の時間毎に第２メモリセル２の値
を読み出し（Ｓ3）、その値と初めに書き込んだデータ
を比較し、値に変化がないか否かをチェックする（Ｓ
4）。変化がなければ（イエス）第１メモリセル１に書
き込まれたデータは問題ないと判断し、値に変化があれ
ば（ノー）第１メモリセル１に経時変化が現れたと判断
し、再び同じデータを書き込む（Ｓ5）。経時変化を細
かく見たいときには第２メモリセル２の容量を増やし、
判定を細かくしてやれば良いということが容易に推測さ
れる。
を読み出し（Ｓ3）、その値と初めに書き込んだデータ
を比較し、値に変化がないか否かをチェックする（Ｓ
4）。変化がなければ（イエス）第１メモリセル１に書
き込まれたデータは問題ないと判断し、値に変化があれ
ば（ノー）第１メモリセル１に経時変化が現れたと判断
し、再び同じデータを書き込む（Ｓ5）。経時変化を細
かく見たいときには第２メモリセル２の容量を増やし、
判定を細かくしてやれば良いということが容易に推測さ
れる。
【００１２】図２は本発明の第２実施例を示すブロック
図である。第１実施例と異なるところは第２メモリセル
２への書き込み電圧を低くするのではなく書き込み時間
を１／ｎ回路７を介して第１メモリセル１よりも短くし
てやることによってソフトライト状態にする点である。
したがって１／ｎ回路７は書き込み消去時間発生回路８
に接続されている。
図である。第１実施例と異なるところは第２メモリセル
２への書き込み電圧を低くするのではなく書き込み時間
を１／ｎ回路７を介して第１メモリセル１よりも短くし
てやることによってソフトライト状態にする点である。
したがって１／ｎ回路７は書き込み消去時間発生回路８
に接続されている。
【００１３】再書き込みの要否をチェックするルーチン
は第１実施例と同一なので説明を省略する。
は第１実施例と同一なので説明を省略する。
【００１４】図３は本発明の第３実施例を示すブロック
図である。第３実施例は第１実施例の構成に昇圧回路１
１が追加され、データの書き込み時ではなく、データの
読み出し時に第１メモリセル１よりも高い電圧で第２メ
モリセル２から読みだしてやることにより、第２メモリ
セル２に蓄積している電荷を構成的に減少させる点であ
る。第２メモリセル２のデータビットは第１メモリセル
１のデータビットより劣化が速いので、再書き込みのタ
イミングを知ることができる。
図である。第３実施例は第１実施例の構成に昇圧回路１
１が追加され、データの書き込み時ではなく、データの
読み出し時に第１メモリセル１よりも高い電圧で第２メ
モリセル２から読みだしてやることにより、第２メモリ
セル２に蓄積している電荷を構成的に減少させる点であ
る。第２メモリセル２のデータビットは第１メモリセル
１のデータビットより劣化が速いので、再書き込みのタ
イミングを知ることができる。
【００１５】図５は本発明の第４実施例を示すブロック
図である。第４実施例は第２実施例の１／ｎ回路７をｎ
倍回路１３に置き換えたものであり、第２メモリセル２
への書き込み時に、第１メモリセル１よりも長い時間に
わたり高電圧を印加して書き込み状態にする。その結
果、第２メモリセル２へのストレスが大きくなり、経時
変化が第１メモリセル１よりも顕著になる。したがっ
て、上記実施例と同様の効果が得られる。なお、ｎはあ
まり大きくするとメモリセルを破壊する恐れがあるの
で、通常の書き込み時間の１．５〜２程度に設定する。
図である。第４実施例は第２実施例の１／ｎ回路７をｎ
倍回路１３に置き換えたものであり、第２メモリセル２
への書き込み時に、第１メモリセル１よりも長い時間に
わたり高電圧を印加して書き込み状態にする。その結
果、第２メモリセル２へのストレスが大きくなり、経時
変化が第１メモリセル１よりも顕著になる。したがっ
て、上記実施例と同様の効果が得られる。なお、ｎはあ
まり大きくするとメモリセルを破壊する恐れがあるの
で、通常の書き込み時間の１．５〜２程度に設定する。
【００１６】
【発明の効果】以上説明したように本発明の電気的に書
き込み消去可能な不揮発性メモリは第２メモリセルへの
書き込み読み出しを通常とは異なる条件で行うことによ
り、第１メモリセルよりも速く経時変化を起こすように
したので、第２メモリセルに書き込まれたデータを監視
することによって第１メモリセルのデータが経時変化に
より変化してしまう前に、データを再書き込みすること
ができる。また誤り訂正回路や書き込むアドレスを切り
換える手段と併用するなら一層データの信頼性を高める
ことができる。
き込み消去可能な不揮発性メモリは第２メモリセルへの
書き込み読み出しを通常とは異なる条件で行うことによ
り、第１メモリセルよりも速く経時変化を起こすように
したので、第２メモリセルに書き込まれたデータを監視
することによって第１メモリセルのデータが経時変化に
より変化してしまう前に、データを再書き込みすること
ができる。また誤り訂正回路や書き込むアドレスを切り
換える手段と併用するなら一層データの信頼性を高める
ことができる。
【図１】第１実施例のブロック図である。
【図２】第２実施例のブロック図である。
【図３】第３実施例のブロック図である。
【図４】経時変化を監視する手段を示すフローチャート
である。
である。
【図５】第４実施例を示すブロック図である。
１ 第１のメモリセルアレイ ２ 第２のメモリセルアレイ ３ 列デコーダ ４ 行デコーダ ５ 書き込み消去制御回路 ６ 高電圧発生回路 ７ １／ｎ回路 ８ 書き込み消去時間発生回路 ９ アンドゲート １０ 読み出し電圧発生回路 １１ 昇圧回路 １２ 読み出し制御回路 １３ ｎ倍回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 電気的に書き込み消去可能なメモリセル
で構成されデータビットの書き込まれる第１メモリセル
と、電気的に書き込み消去可能なメモリセルで構成され
経時変化監視用データビットの書き込まれる第２メモリ
セルとを有する不揮発性メモリ装置において、経時変化
監視用データビットの書き込み条件及び読み出し条件の
少なくとも一方をデータビットの書き込み条件と読み出
し条件よりも経時変化を促進する条件にし、経時変化監
視用データビットの経時変化に基づき第１メモリセル内
のデータビットを再書き込みすることを特徴とする不揮
発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29505691A JPH0528788A (ja) | 1991-03-28 | 1991-10-15 | 不揮発性メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-90087 | 1991-03-28 | ||
| JP9008791 | 1991-03-28 | ||
| JP29505691A JPH0528788A (ja) | 1991-03-28 | 1991-10-15 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528788A true JPH0528788A (ja) | 1993-02-05 |
Family
ID=26431598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29505691A Pending JPH0528788A (ja) | 1991-03-28 | 1991-10-15 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528788A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2767956A1 (fr) * | 1997-07-24 | 1999-03-05 | Bosch Gmbh Robert | Procede de detection de cellules de memoire a erreur de programme contenues dans une memoire |
| JPH11176198A (ja) * | 1997-12-05 | 1999-07-02 | Ricoh Co Ltd | 半導体記憶装置 |
| US6111304A (en) * | 1996-08-29 | 2000-08-29 | Nec Corporation | Semiconductor diffused resistor and method for manufacturing the same |
| EP1031993A2 (en) * | 1999-02-24 | 2000-08-30 | SANYO ELECTRIC Co., Ltd. | One-chip microcomputer and method of refreshing its data |
| EP1182667A2 (de) * | 2000-08-18 | 2002-02-27 | TRW Automotive Electronics & Components GmbH & Co. KG | System und Verfahren zum sicheren Hochtemperaturbetrieb eines Flash-Speichers |
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| JP2010040165A (ja) * | 2008-07-31 | 2010-02-18 | Samsung Electronics Co Ltd | メモリ装置 |
| WO2022091240A1 (ja) * | 2020-10-28 | 2022-05-05 | 三菱電機株式会社 | フラッシュメモリ管理装置、及びフラッシュメモリ管理方法 |
-
1991
- 1991-10-15 JP JP29505691A patent/JPH0528788A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111304A (en) * | 1996-08-29 | 2000-08-29 | Nec Corporation | Semiconductor diffused resistor and method for manufacturing the same |
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| EP1031993A3 (en) * | 1999-02-24 | 2004-01-21 | SANYO ELECTRIC Co., Ltd. | One-chip microcomputer and method of refreshing its data |
| EP1182667A2 (de) * | 2000-08-18 | 2002-02-27 | TRW Automotive Electronics & Components GmbH & Co. KG | System und Verfahren zum sicheren Hochtemperaturbetrieb eines Flash-Speichers |
| EP1182667A3 (de) * | 2000-08-18 | 2004-01-14 | TRW Automotive Electronics & Components GmbH & Co. KG | System und Verfahren zum sicheren Hochtemperaturbetrieb eines Flash-Speichers |
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
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| WO2022091240A1 (ja) * | 2020-10-28 | 2022-05-05 | 三菱電機株式会社 | フラッシュメモリ管理装置、及びフラッシュメモリ管理方法 |
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