JPH0349099A

JPH0349099A - プログラマブルリードオンリーメモリ

Info

Publication number: JPH0349099A
Application number: JP1194771A
Authority: JP
Inventors: Ikuko Akita; 秋田　育子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-27
Filing date: 1989-07-27
Publication date: 1991-03-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は電気的消去・書き込みが可能なプログラマブル
リードオンリーメモリ（以下、　ｒＥＥＰＲＯＭＪと称
する）に関し、特に消去・書き込みに要する時間を短縮
できるＥＥＰＲＯＭに間する。

［従来の技術］従来のＥＥＦＲＯＭ回路の基本構成を第５図に示す、高
電圧発生回路４１は電圧切換信号６０の状態に応じて高
電圧（例えば、２０Ｖ）を生成する回路であり、セレク
タ４２及び４３は電源レベルまたは高電圧発生回路４１
の出力を選択して上位側アドレスデコーダ４４及び下位
側アドレスデコーダ４５にそれぞれ供給する。上位側ア
ドレスデコーダ４４は、上位側アドレス情報をデコード
して、所定の上位側アドレス線４６をセレクタ４２から
の供給電圧レベルに従って活性レベルにする。また、下
位側アドレスデコーダ４５は、下位側アドレスの情報を
デコードして、所定の下位側アドレス線４７をセレクタ
４３からの供給電圧に従って活性レベルにする。上位側
アドレスデコーダ４４と下位側アドレスデコーダ４５の
出力により、セレクト・トランジスタ４９ａ〜４９ｄと
ＥＥＰＲＯＭ）ランジスタセル５０ａ〜５０ｄがそれぞ
れオン状態となり、４ビツトのＥＥＰＲＯＭ５０ａ〜５
０ｄが選択されてデータの書き込みあるいは読み出しが
行われる。上位側アドレス線４６はセレクト・トランジ
スタ４９ａ〜４９ｄのゲートに接続され、セレクト・ト
ランジスタ４９ａ〜４９ｄのソースはそれぞれＥＥＦＲ
ＯＭ）ランジスタセル５０ａ〜５０ｄのドレインに、セ
レクト・トランジスタ４９ａ〜４．９ｄのドレインはデ
ータ線４８ａ〜４８ｄに接続されている。下位側アドレ
ス線４７はＥＥＰＲＯＭ）ランジスタセル５０ａ　〜５
０ｄのコントロールゲートに、ＥＥＰＲＯＭ　）ランジ
スタセル５０ａ〜５０ｄのソースはロウレベル（ＧＮＤ
）に、それぞれ接続されている。また、データ線４８ａ
−４８６はセレクタ５４に接続され、セレクタ５４はＲ
Ｄ／ＷＲ制御回路５２の状態に応して、データｙＡ４８
ａ〜４８ｄに４ビツトの書き込みデータに対応した電圧
レベルを供給するか、データ線上の記憶情報をセンスア
ンプ５６に入力するかの切換えを行う。センスアンプ５
６は４ビツト構成で、それぞれデータ！４８ａ　〜４８
ｄに接続されたＥＥＰＲＯＭ）ランジスタセル５０ａ〜
５０ｄの記憶情報を“】”または“０″に判定する。

第６図にＥＥＰＲＯＭ）ランジスタセルの構成図を示す
。ＥＥＦＲＯＭ）ランジスタはフローティングゲート６
２に電荷を蓄えるか否かにより、ＥＥＰＲＯＭ）ランジ
スタセル５０のスレッシュホールド電圧を変動させ、情
報としてハイレベルまたはロウレベルを記憶させている
。例えば、フローティングゲート６２に負電荷が蓄えら
れている場合、下位側アドレス線４７がハイレベル（電
源レベル：例えば、５Ｖ）すなわちコントロールゲート
６】がハイレベルであっても、ＥＥＰＲＯＭトランジス
タセル５０のスレッシュホールド電圧は電源レベル以上
（例えば、７Ｖ程度）になっているので、ＥＥＰＲＯＭ
）ランジスタセル５０はオフ状態である。尚、この状態
を消去状態という。

次に、フローティングゲート６２に電荷が蓄えられてい
ない場合には、下位側アドレス線４７がハイレベル、す
なわちコントロールゲート６１がハイレベルであれば、
ＥＥＦＲＯＭ）ランジスタセル５０はオン状態となる。

この時、上位側アドレス線４６がハイレベル（電源レベ
ル）であれば、セレクト・トランジスタ４９もオン状態
となり、従ってデータ線４８はロウレベル（ＧＮＤレベ
ル：Ｏｖ）となる。この場合、ＥＥＰＲＯＭ）ランジス
タセル５０のスレッシュホールド電圧は電源レベル以下
（例えば、３Ｖ程度）になっていることを示している。

尚、この状態は書き込みデータ“′１パが書き込まれた
状態である。

ＥＥＰＲＯＭへの書き込み命令を実行すると、アドレス
情報の上位側が上位側アドレスデコーダ４４に、下位側
が下位側アドレスデコーダ４５に入力され、ＥＥＰＲＯ
Ｍの所定の４ビツトを選択すると共に、書き込みデータ
がＷＲデークラッチ５７にラッチされる。また書き込み
専用タイマ５１を起動して消去サイクル・省き込みサイ
クル（例えば、それぞれ５ｍ５ｅｃ）を自動的に発生し
、ＥＥＰＲＯＭの消去が実行され、続いてＷＲデータラ
ッチ５７の内容の書き込みが実行される。消去サイクル
中は、セレクタ４２及び４３の出力は高電圧レベル（例
えば、２０■）となり、所定の上位側アドレス線４６と
下位側アドレス線４７を高電圧レベルに持ち上げると共
に、高電圧発生回路５５の出力がロウレベル（ＧＮＤレ
ベル二〇ｖ）となるので、負電荷がＥＥＦＲＯＭ）ラン
ジスタセル５０ａ〜５０ｄのゲートの高電圧に引かれて
、フローティングゲートに蓄積される。消去サイクルが
終了して書き込みサイクルが実行されると、セレクタ４
２の出力が高電圧レベル（２０Ｖ）、セレクタ４３の出
力がロウレベル（Ｏｖ）となり、また高電圧発生回路５
５が書き込みデータに応じて高電圧またはＧＮＤ　（接
地）レベルを発生する。

例えば、書き込みデータが“１″の場合は１８Ｖ、１１
０　！１の場合はＯｖを生成するものとする。いま、書
き込みデータがｉｆ　１　ｌ！で、データ線４８に１８
Ｖが供給されている場合を考える。消去状態によりＥ　
Ｅ　Ｐ　ＲＯＭ　）ランジスタセル５０　ａ　〜５０　
ｄのフローティングゲートに蓄積された負電荷が、デー
タ線４８ａ〜４８ｄの高電圧に引かれてセレクト・トラ
ンジスタ４９ａ〜４９ｄを介して放出され、データ“′
１″を書き込む。書き込み専用タイマ５１により書き込
みサイクルが終了したことを検知すると、書き込み終了
信号が発生する。

また、ＥＥＰＲＯＭの読み出し命令を実行すると、セレ
クタ４２及び４３の出力は電源レベル（例えば、５Ｖ）
となり、所定の上位側アドレス線４６及び下位側アドレ
ス線４７を電源レベルにする。この時、ＥＥＰＲＯＭ）
ランジスタセル５０のスレッシュホールド電圧が電源レ
ベル以上（例えば、７Ｖ）であれば、ＥＥＰＲＯＭ）ラ
ンジスタセル５０はオフ状態となり、データ線４８はハ
イインピーダンス状態となり、センスアンプ５６は記憶
情報として“θ″を判定する。また、ＥＥＦＲＯＭ）ラ
ンジスタセル５０のスレッシュホールド電圧が電源レベ
ル以下（例えば、３Ｖ）であれば、ＥＥＰＲＯＭ）ラン
ジスタセル５０はオン状態となり、データ線４８はロウ
レベルとなって、記ｔｆｆｉｔｉ＆報として“′１″が
判定される。

［発明が解決しようとする課題］上述した従来のＥＥＦＲＯＭにおいては、トランジスタ
セルへの消去・書き込みを行う場合、書き込み専用タイ
マを起動させて充分な時間（例えば、消去に５ｍ５ｅｃ
、書き込みに５ｍ５ｅｃ）を確保するようにしているの
で、データをＥＥＰＲＯＭに書き込みたい場合、消去・
書き込みサイクルが終了するまで他のアドレスのＥＥＦ
ＲＯＭへの消去・書き込みができないという欠点がある
。

本発明は上記従来の事情に鑑みなされたもので、消去・
書き込みに要する時間を短縮したＥＥＰＲＯＭを提供す
ることを目的とする。

［発明の従来技術に対する相違点］上述した従来のＥＥＰＲＯＭは、ＥＥＰＲＯＭトランジ
スタセルへの消去・書き込みを行う際に、常に消去サイ
クル及び書き込みサイクルを実行するのに対し、本発明
は、書き込むデータを判別する。又は、メモリセルに記
憶されたデータの内容とこのメモリセルに書き込まれた
データの内容とを比較して判別する。

そして、その判別の結果により消去サイクルのみあるい
は、書き込みサイクルのみを選択して実行するという相
違点を有する。

［課題を解決するための手段及び作用］そこで、本願の
第１の発明は、電荷を蓄積するフローティングゲートを
有したトランジスタによりメモリセルを構成し、該メモ
リセルの記憶データを電気的に消去・書き込み可能なプ
ログラマブルリードオンリーメモリにおいて、メモリセ
ルへ書き込むデータの内容を判別するデータ判別回路と
、データ判別回路の出力によりメモリセルへの消去・書
き込みサイクル動作を制御するモード切換回路とを備え
たことを特徴とするプログラマブルリードオンリーメモ
リである。

また、第２の発明は、上記データ判別回路が、メモリセ
ルに記憶されたデータと、このメモリセルに書き込まれ
るデータとを比較することにより、メモリセルに書き込
むデータの内容を判別するプログラマブルリードオンリ
ーメモリである。

すなわち、本願の第１及び第２の発明では、ＥＥＰＲＯ
Ｍ）ランジスタセルへの書き込みデータの内容により、
消去・書き込みサイクル動作を実行するか否かを制御す
る。

［実施例］次に本発明について図面を用いて説明する。第１図は本
発明の第１実施例を示すブロック図、第２図は本実施例
のタイミングチャートである。

本実施例のＥＥＦＲＯＭはモード切換回路１３の出力に
応じて高電圧（例えば、２０ｖ）を生成する高電圧発生
回路１と、消去・書き込み用高電圧レベルあるいは電源
レベルを選択するセレクタ２と、消去用高電圧レベル、
電源レベルあるいはＧＮＤレベルを選択するセレクタ３
と、上位のアドレス情報をデコードする上位側アドレス
デコーダ４と、下位のアドレス情報をデコードする下位
側アドレスデコーダ５と、上位側アドレスデコーダ４て
選択され、セレクタ２からの供給電圧に従って活性レベ
ルとなる上位側アドレス線６と、下位側アドレスデコー
ダ５で選択されセレクタ３からの供給電圧に従って活性
レベルとなる下位側アドレス線７と、セレクト・トラン
ジスタ９ａ〜９ｄとＥＥＰＲＯＭ）ランジスタセル１０
ａ〜１０ｄが接続されているデータ線８ａ〜８ｄと、ゲ
ートに上位側アドレス線６が接続され、ソースにＥＥＰ
ＲＯＭ）ランジスタセル１０ａ−１０ｄが接続され、ド
レイン側がデータ線８ａ〜８ｄに接続されているセレク
ト・トランジスタ９８〜９ｄと、コントロールゲートに
下位側アドレス線７が接続され、ソースがロウレベルに
接続され、ドレインがセレクト・トランジスタ９ａ〜９
ｄのソースと接続されているＥＥＰＲＯＭ）ランジスタ
セル１０ａ〜１０ｄと、消去・書き込みに要する充分な
時間（例えば、消去に５ｍ５ｅｃ、　ｉＦき込みに５ｍ
５ｅｃ）を確保するための書き込み専用タイマ１１と、
ＥＥＰＲＯＭに書き込むデータの内容を判別するデータ
判別回路１２と、消去・書き込み・読み出しのどの動作
を行うかを切り換えるモード切換回路１３と、モード切
換回路１３の出力に応じてデータ線８ａ〜８ｄを高電圧
発生回路１５またはセンスアンプ１６と接続するセレク
タ１４と、書き込みデータをラッチするＷＲデータラッ
チ１７と、ＷＲデータラッチの出力が全ビット“Ｏ”の
時にその出力がハイレベルとなるＮＯＲゲート１９と、
書き込みデータに応じてデータ線８ａ〜８ｄに高電圧（
例えば、２０ｖ）あるいはＧＮＤレベルを供給する高電
圧発生回路１５と、データ線に接続されたＥＥＰＲＯＭ
）ランジスタセル１０ａ〜１０ｄの記憶情報が“′１パ
か０″かを判定するセンスアンプ１６と、センスアンプ
１６の出力をラッチするＲＤデータラッチ１８とから構
成される。

次に、本実施例のＥＥＰＲＯＭの書き込み動作を第２図
のタイミングチャートを参照して説明する。

ＣＰＵ　（中央処理装置）がＥＥＰＲＯＭ領域への書き
込み命令を実行するとく本実施例では、書き込むデータ
は’ＯＨ″とする）、書き込みデータがＷＲデータラッ
チ１７にラッチされ、ＮＯＲゲート１９の出力がハイレ
ベルとなり、データ判別回路１２によりデータが“ＯＨ
”であることが判定される。そして、モード切換回路１
３により消去モードが選択され、セレクタ２及びセレク
タ３の出力は高電圧レベル（例えば、２０Ｖ）となる。

この時、書き込み専用タイマ１１も計数を開始する。

アドレス情報が発生すると、アドレスの上位側及び下位
側が、それぞれの上位側及び下位側アドレスデコーダ４
，５でデコードされ、所定の上位側アドレス線６と下位
側アドレス線７を高電圧レベルに持ち上げる。

また、高電圧発生回路１５の出力が書き込みデータの“
０”に対応したＧＮＤレベルとなり、データ線８ａ〜８
ｄをＧＮＤレベルにするので、負電荷がＥＥＰＲＯＭ）
ランジスタセル１０ａ〜１０ｄのゲートの高電圧に引か
れて、セレクタ・トランジスタ９ａ〜９ｄを介して、フ
ローティングゲートに蓄積される。

書き込み専用タイマ１１て約δｍ５ｅＣが計数されオー
バーフロー信号が発生すると、フローティングゲートに
充分電荷が蓄積され、データＯＨが書き込まれたとして
、書き込み終了信号を発生する。

フローティングゲートに充分電荷が蓄積されると、ＥＥ
ＰＲＯＭ）ランジスタセル１０のスレッシュホールド電
圧が電源レベルよりも高くなるので（例えば、７Ｖ以上
）、上位側アドレス＆１６及び下位側アドレス線７に電
源レベルを供給してＥＥＰＲＯＭの記憶情報を読み出す
と、ＥＥＰＲＯＭ）ランジスタセル１０ａ〜１０ｄはオ
フ状態となる。

そのため、データ線８はハイインピーダンス状態となり
、センスアンプ】６は例えばロウレベルとして検出する
。

なお、書き込みデータが”ＯＨ″以外では従来と同じく
消去・書き込みサイクルが実行される。

すなわち、本実施例では、書き込みデータがパＯｆ（’
“の場合には、消去サイクルのみを実行し、書ぎ込みサ
イクルは実行しない。よって、従来に比較し・て書き込
みサイクルに要する時間を短縮することができる。

第３図は本発明の第２実施例のブロック図である。同図
において、第１図と同一の手段には同−名称及び同一符
号がつけである。本実施例は前記実施例の構成要素の他
に、ＷＲデータラッチ１７の出力が全ビット“１”の時
にその出力がロウレベルとなるＮＡＮＤゲート２０を有
している。

この実施例では、書き込むデ、−夕がＦＨの場合を考え
る。ＷＲデータラッチ１７に書き込みデータがラッチさ
れ、ＮＯＲゲート１９及びＮＡＮＤゲート２０の出力が
ロウレベルとなり、データ判別回路１２によりデータが
“Ｆ）Ｉ”であることが判定されると、モード切換回路
１３が書き込みモードを選択する。セレクタ３でＧＮＤ
レベルが選択され、所定の下位側アドレス線７がＧＮＤ
レベルとなる。

また、書き込み専用タイマ１１が計数を開始する。高電
圧発生回路１５がビットデータ“１″に対応する高電圧
（例えば、１８■）を発生し、データ線８に供給する。

この時、セレクト・トランジスタ９ａ〜９ｄは書き込み
用高電圧（例えば、２０Ｖ）が印加されているのでオン
状態、ＥＥＰＲＯＭ）ランジスタセル１０ａ〜１０ｄは
オフ状態となっており、ＥＥＰＲＯＭ）ランジスタセル
のフローティングゲートに負電荷が蓄積されていなけれ
ば状態に何ら変化はないが、フローティングゲートに負
電荷が蓄積されている場合、負電荷はデータ線８ａ〜８
ｄの高電圧に引かれ、セレクト・トランジスタ９ａ〜９
ｄを介して放出される。

書き込み専用タイマ１１で約５ｍ５ｅｃが計数され、オ
ーバフロー信号が発生すると、フローティングゲートの
負電荷が充分放出され、データが書き込まれたとして、
書き込み終了信号を発生する。フローティングゲートの
負電荷が充分放出されると、ＥＥＰＲＯＭ）ランジスタ
セルのスレッシュホールド電圧は電源レベルより低くな
る（例えば、３Ｖ）。そのため、アドレス線に電源レベ
ルを供給してＥＥＰＲＯＭの記憶情報を読み出すと、Ｅ
ＥＰＲＯＭ）ランジスタセルはオン状態となり、データ
線はロウレベルとなって、記憶情報として“ｉ　Ｉ＋が
判定される。

また、書き込みデータがＯＨ”の場合は第１実施例と同
様に消去サイクルが実行される。

尚、書き込みデータがＯＨ，ＦＨ以外の場合は、従来例
と同様に消去・書き込みサイクルが実行される。

本実施例では、書き込みデータが１１０Ｈｔｌでは書き
込みサイクルを省略でき、”ＦＨ”では消去サイクルを
省略できる。よって第１実施例よりも書き込みサイクル
タイムを短縮することができる。

第４図は、本発明の第３実施例のブロック図である。同
図において、第１図と同一の手段には、同一名称が付け
である。第３実施例は、第１実施例の構成要素１〜】８
の他に、センスアンプの出力を反転するＩＮＶゲート２
１ａ　〜２１ｄと、ＷＲデータラッチ１７の各々の出力
あるいはＩＮＶゲー）２１ａ〜２１ｄの出力をそれぞれ
入力とするＯＲゲート２２ａ〜２２ｄと、ＯＲゲート２
２ａ〜２２ｄを入力とするＡＮＤゲート２３を有してい
る。

この実施例では、ＥＥＰＲＯＭに記憶されているデータ
がｊｊ５ＨＨ書き込むデータが”Ｄ）Ｉ”の場合を考え
る。

ＥＥＰＲＯＭ領域への書き込み動作を実行する場合、モ
ード切換回路１３がまず読み出しモードを選択し、セレ
クタ１４によりデータ＆！８ａ〜８ｄとセンスアンプ１
６が接続され、ＥＥＰＲＯＭに記憶されているデータの
内容が”０１０１Ｂ”であることが判定される。センス
アンプ１６の出力によりＩＮＶゲート２１ａと２１ｃが
ハイレベル、２１ｂと２１ｄがロウレベルに変化し、そ
れに伴いＯＲゲート２２Ａと２２Ｃがハイレベルとなる
。

また、ＷＲデータラッチ１７に書き込みデータ（この場
合１１０．１８）がラッチされ、ＯＲゲート２２ｂと２
２６の出力もハイレベルとなる。二の時、ＯＲゲー）２
２ａ〜２２ｄの出力が全てハイレベルである為、ＡＮＤ
ゲート２３の出力がハイレベルとなり、モード切換回路
１３が書き込みモードを選択し、書き込みデータｊｌＩ
Ｂｊｊに相当するビットの書き込みサイクルのみを行い
、書き込みが完了する。

４ビツト構成のＥ　Ｅ　Ｐ　ＲＯＭにおいて、記憶デー
タが１”で、書き込みデータが”０”であるビットが１
ビツトでもあると、ＡＮＤゲート２３の出力がハイレベ
ルとならない為、従来例と同様に消去・書き込みサイク
ルが実行される。

以上のように本実施例にあっては、記憶データが”】”
で、書き込みデータが”０”であるビットを、４ビツト
中に２ビツトでも含む場合を除いて、消去サイクルの実
行を省略することができる。

これにより、従来に比較して大幅な時間の短縮を図るこ
とができる。

［発明の効果］以上説明してきたように、本願の第１の発明によれば、
ＥＥＥＰＲＯＭ領域に書き込むデータの内容を判別し、
その内容により消去サイクルのみ、又は、書き込みサイ
クルのみを選択して実行するので、消去・書き込みに要
する時間を短縮することができる。

また、本願の第２の発明によれば、初めにＥＥＰＲＯＭ
領域の記憶データの内容を読み出して、ＥＥＰＲＯＭに
書き込むデータと比較し、その結果により、書き込みサ
イクルを選択して実行するので、消去・書き込みに要す
る時間を短縮することができる。

また、本願の第１の発明及び本願の第２の発明を並用す
ることにより、多量のデータを書き込む場合において、
さらに効果的に消去・書き込みに要する時間を短縮する
ことができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例におけるＥＥＰＲＯＭの
のブロック図、第２図は第１実施例における書き込み動
作のタイムチャート、第３図は第２実施例におけるＥＥ
ＰＲＯＭのブロック図、第４図は第３実施例におけるＥ
ＥＰＲＯＭのブロック図、第５図は従来のＥＥＦＲＯＭ
におけるブロック図、第６図はＥＥＰＲＯＭ１ビットに
おける構成図である。１、１５　・　・　・　・　・　・２．３．１４−　　・　・　・４・　・　φ　・　・　Φ　−・　・５　・　・　・　争　・　・　・　・　・６　・　φ　
・　・　・　・　・　・　・７　・　・　・　・　・　
・　・　・　・８　ａ　〜　８　ｄ　φ　　・　　◆　
　争　　・９ａ〜９ｄ　・　・　・　φ　番１０ａ〜】Ｏｄ　＠　・　φ １１　・　・　ψ　・　・　φ　・　・１２争争・・φ
ｅ拳拳１３　・　・　・　争　φ　φ　・　・１６　φ　＠　
φ　・　・　争　・　・・高電圧発生回路、・セレクタ、・上位側アドレスデコーダ、・下位側アドレスデコーダ、・上位側アドレス線、・下位側アドレス線、・データ線、・セレクト・トランジスタ、・ＥＥＰＲＯＭトランジスタセル、・書き込み専用タイマ、・データ判別回路、・モード切換回路、・センスアンプ、１７・　・　・　・　・　・　φ　・１８　・　・　◆　・　φ　・　・　争１９　・　・　
・　・　・　φ　・　・２０　・　・　・　・　・　・
　・　・２１ａ　〜２１ｄ　　・　・　・２２ａ〜２２ｄ　・　・　・５２　・　・　・　・　・　・　・　・６０　・　・　
争　・　・　・　争　・６１　・　・　・　・　・　・
　・　・６２　・　争　・　・　φ　φ　・　中・ＷＲ
データラッチ、・ＲＤデータラッチ、・　ＮＯＲゲート、・　ＮＡＮＤゲート、・　ＩＮＶゲート、・　ＯＲゲート、・ＲＤ／ＷＲ制御回路、・電圧切換信号、・コントロールゲート、・フローティングゲート。

Claims

【特許請求の範囲】

（１）電荷を蓄積するフローティングゲートを有したト
ランジスタによりメモリセルを構成し、該メモリセルの
記憶データを電気的に消去・書き込み可能なプログラマ
ブルリードオンリーメモリにおいて、メモリセルへ書き
込むデータの内容を判別するデータ判別回路と、データ
判別回路の出力によりメモリセルへの消去・書き込みサ
イクル動作を制御するモード切換回路とを備えたことを
特徴とするプログラマブルリードオンリーメモリ。
（２）上記データ判別回路は、メモリセルに記憶された
データと、このメモリセルに書き込むデータとを比較す
ることにより、メモリセルに書き込むデータの内容を判
別する特許請求の範囲第１項記載のプログラマブルリー
ドオンリーメモリ。