JPH02218098A - 電気的消去・書込み可能なプログラマブル・リード・オンリー・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気的消去・書込みが可能なプログラマブル・
リード・オンリー・メモリ（以下、ＥＥＰＲＯＭと称す
）に関し、特に消去・書込みを最少時間で実行できるＥ
ＥＰＲＯＭに係わる。

［従来の技術］ 従来のＥＰＲＯＭ回路の基本構成ブロック図を第４図に
示す。高電圧発生回路３１は電圧切換信号４４の状態に
応じて高電圧（例えば２０Ｖ）を生成する回路であり、
セレクタ３２は電源レベルまたは高電圧発生回路３１の
出力を選択してアドレスデコーダ３３に供給する。アド
レスデコーダ３３はアドレス情報をデコードして、所定
のアドレス線３４をセレクタ３２からの供給電圧レベル
に従い活性レベルにする。アドレス線３４はＥＥＰＲＯ
Ｍ）ランジスタセル３６のコントロールゲートに接続さ
れており、ソースは低レベル（ＧＮＤ）に、ドレインは
データ線３５にそれぞれ接続されている。またデータ線
３５はセレクタ３９に接続され、セレクタ３９は読み出
し／書込み（ＲＤ／〜ＶＲ）制御回路３日の状態に応じ
てデータ線３５に書込みデータに対応した電圧レベルを
供給するか、データ線上の記憶情報をセンスアンプ４１
に人力するかの切換を行う。センスアンプ４１は、デー
タ線に接続されたＥＥＰＲＯＭ）ランジスタセル３６の
記憶情報を′１″または“′０″に判定する。

第５図にＥ　Ｅ　Ｐ　ＲＯＭ　）ランジスタセル３６の
構成図を示す、ＥＥＰＲＯＭはフローティングゲート４
５に電荷を蓄えるか否かにより、ＥＥＰＲＯＭトランジ
スタセル３６のスレッシュホールド電圧を変動させ、情
報として高レベルまたは低レベルを記憶させている。例
えばブローティングゲート４５に負電荷が蓄えられてい
る場合、アドレス線３４が高レベル（電源レベル：例え
ば５Ｖ）、すなわちコントロールゲート４６が高レベル
であってもＥＥＰＲＯＭ）ランジスタセル３６はオフ状
態であり、従ってデータ線３５がハイインピーダンス状
態となる。つまり、ＥＥＰＲＯＭ）ランジスタセル３６
のスレッシュホールド電圧は電源レベル以上（例えば７
Ｖ程度）になっていることを示している。次にフローテ
ィングゲート４５に電荷が蓄えられていない場合には、
アドレス線３４が高レベルすなわちコントロールゲート
４６が高レベルであればＥＥＰＲＯＭ）ランジスタセル
３６はオン状態となり、従ってデータ線３５は低レベル
（ＧＮＤレベル：ＯＶ）となる。この場合、Ｅ　Ｅ　Ｐ
　ＲＯＭ　）ランジスタセル３６のスレッシュホールド
電圧は電源レベル以下（例えば３Ｖ捏度）になっている
ことを示している。再び第４図においてＥＥＰＲＯＭ領
域への書込み命令を実行すると、アドレス情報がアドレ
スデコーダ３３に人力され、書込みデータがＷＲデータ
ラッチ４３にラッチされる。また、書込み専用タイマ３
７を起動して消去サイクル・書込みサイクル（例えば、
それぞれ５ｍ、５ｅｃ）を自動的に発生し、ＥＥＰＲＯ
Ｍの消去・書込みを行う。書込み専用タイマ３７により
書込みサイクルが終了したことを検知すると、書込み終
了信号が発生する。またＥＥＰＲＯＭ領域の読み出し命
令を実行すると、データ線に接続されたＥＥＰＲＯＭ）
ランジスタセル３６の記憶情報がセレクタ３９を介して
センスアンプ４１に入力され、センスアンプ４１で°゛
１″か１′０゛″か判定されて、読出しデータとして出
力される。

［発明が解決しようとする問題点コ 上述した従来のＥＥＦＲＯＭは、ＥＥＰＲＯＭトランジ
スタセルへの消去・書込みを行う場合、書込み専用タイ
マを起動させて充分な時間（例えば消去５ｍｓ　ｅｃ書
込みに５ｍ５ｅｃ）を確保するようにしているので、書
込み専用タイマで設定した時間よりも早＜ＥＥＰＲＯＭ
）ランジスタセルに対する消去・書込み動作が終了して
も、消去・書込みサイクルが終了するまで他のアドレス
のＥＥＰＲＯＭへの消去・書込みができないという欠点
がある。

［発明の従来技術に対する相違点コ 上述した従来のＥＥＰＲＯＭは、ＥＥＰＲＯＭトランジ
スタセルへの消去・書込みを行う際に書込み専用タイマ
を起動させて充分な時間を確保しているのに対し、本発
明は消去されたか否かおよび書き込まれたか否かを書込
み確認用タイマの出力（例えば１ｍ５ｅｃ）に同期して
定期的にチエツクして最短の時間で消去・書込みを終了
させるという相違点を有する。

［問題点を解決するための手段］ 本発明の要旨は書込みモードと読出しモードとのいずれ
かを指定するモード切換回路と、複数のメモリセルと、
アドレス情報に基づきメモリセルを指定するアドレス手
段と、アドレス手段で指定されたメモリセルの制御電極
に互いに異なる複数の電圧のいずれかを供給する電圧供
給手段と、読出しモード時に指定されたメモリセルから
読出されたデータの論理レベルを判定する読出しデータ
判定手段と、指定されたメモリセルに書込みモード時に
データを記憶させるデータ書込み手段とを備えた電気的
消去・書込み可能なブａグラマプルフードオンリーメモ
リ装置において、書込みモード時に上記モード切換回路
に定期的に確認モードを指定させる書込み確認用タイマ
をさらに備え、上記モード切換回路が確認モードになる
と、上記電圧供給手段は指定されたメモリセルの制御ゲ
ートにデータ読み出し用電圧を供給すると共にデータ判
定手段は指定されたメモリセルの制御ゲートにデータ読
み出し用電圧を供給すると共にデータ判定手段は該指定
されたメモリセルから出力される論理レベルを判定し、
該論理レベルに基づき襟込み終了判定手段がデータの書
込み終了を判定することである。

［実施例コ 次ぎに本発明の実施例について図面を用いて説明する。

第１図は本発明の第１実施例を示すブロック図、第２図
は第１実施例のタイミングチャートである。

第１図のブロック図は、モード切換回路８の出力に応じ
て第１または第２の電圧（例えば第１の電圧を７Ｖ、　
第２の電圧を３Ｖとする）を発生する高電圧発生回路１
と消去用高電圧レベル（例えば２０）、電源レベルまた
は第１あるいは第２の電圧を選択するセレクタ２と、ア
ドレス情報をデコードするアドレス手段としてのアドレ
ス・デコード３と、アドレスデコーダ３で選択されセレ
クタ２からの供給電圧に従い活性レベルとなるアドレス
線４と、ＥＥＰＲＯＭ）ランジスタセル６が接続されて
いるデータ線５と、コントロールゲートにアドレス線４
が接続され、ソースが低レベルに接続され、ドレインが
データ線５に接続されているＥＥＰＲＯＭ）ランジスタ
セル６と、消去・書込みが終了したか否かを確認するタ
イミング信号を生成する書込み確認用タイマ７と、消去
・書込みデータの確認（ベリファイ）・読み出しのどの
動作を行うかを切り換えるモード切換回路８と、モード
切換回路８の出力に応じてデータ線５を高電圧発生回路
１０またはセンスアンプ４と接続するセレクタ９と、書
込みデータをラッチする書込み（ＷＥ）データラッチ１
３と、ＷＲデータラッチ１３の内容またはＧＮＤレベル
を選択するセレクタ１５と、書込みデータに応じてデー
タ線５に高電圧（例えば２０ｖ）あるいはＧＮＤレベル
を供給する高電圧発生回路１０と、データ線５に接続さ
れたＥＥＰＲＯＭ）ランジスタセルの出力が“Ｉ　ＩＩ
かＩＩ　Ｏ１１かを判定するセンスアンプ１１と、セン
スアンプ１１の出力をラッチするＲＤデータラッチ１２
と、セレクタ１５の出力とＲＤデータラッチ１２の出力
の一致を検出する書込み終了判定手段としての一致回路
１４とから構成される。

次に本発明のＥＥＰＲＯＭの書込み動作を第２図のタイ
ミング・チャートを参照して説明する。

例えば中央処理装置（ＣＰＵ）がＥＥＰＲＯＭ領域への
書込み命令を実行すると、モード切換回路１０により消
去モードが選択され、セレクタ２の出力は高電圧レベル
（２０Ｖ）゛となる。この時、書込み確認用タイマ７も
計数を開始する。アドレス情報が発生するとアドレスデ
コーダ３でデコードされ、所定のアドレス線４を高電圧
レベルに持ち上げる。また、高電圧発生回路１０の出力
がＧＮＤレベルになりデータ線５をＧＮＤレベルにする
ので、負電荷がＥＥＰＲＯＭ）ランジスタセルのゲート
の高電圧に引かれて、ドレインからフローティングゲー
トに蓄積され始める。次に、書込み確認用タイマ７が約
１ｍｓ　ｅ　ｃを計数ずろと、その出力に同期してベリ
ファイモードが選択され、高電圧発生回路１により第１
の電圧（７Ｖ）が生成され、セレクタ２を通してアドレ
ス線４に供給される。またセレクタ９が高電圧発生回路
１０を切り離しデータ線５とセンスアンプ１１を接続す
る。電荷蓄積量が少なく、スレッシュホールド電圧が７
Ｖ未満の時には、ＥＥＰＲＯＭ）ランジスタセル６はオ
ン状態となり、データ線５は低レベルとなり、センスア
ンプ１１は例文ば高レベルとして検出する。この時−数
構出回路１４がＲＤデータラッチ１２の出力とセレクタ
１！５で選択されたＧＮＤレベルの一致を検出し、ＥＥ
ＰＲＯＭ）ランジスタセル７の消去は完了したとして書
込み終了信号を発生ずる。

次に、書込み終了信号が発生したことによりモード切換
信号８が書込みモードを選択すると、セレクタ２はＧＮ
Ｄレベルを選択し、アドレス線４をＧＮＤレベルにする
。また、セレクタ１５はＷＲデータラッチ１３の出力を
選択すると同時に書込みデータに応じて高電圧発生回路
１０が高電圧またはＧＮＤ１７ベルを発生する。例えば
、書込みデータが１゛の場合は１８Ｖ、“０”′の場合
は０Ｖを生成ずろものとする。いま、書込みデータが“
Ｉ　ＩＩで、データ線５に１８Ｖが供給されている場合
を考太る。この時、書込み確認用タイマ７の計数が開始
される。消去状態によりブローティングゲートに蓄積さ
れた負電荷がドレインの高電圧に引かれてドレインへと
放出され始める。ここで再びｄ込み確認用タイマ７が約
１　ｍ　ｓ　ｅ　ｃを計数し、その出力に同期してモー
ド切換回路８によりベリフフイモードが選択されると、
高電圧発生回路１により第２の電圧（３ｖ）が生成され
、セレクタ２を介してアドレス線４に供給される。また
セレクタ９が高電圧発生回路１０を切り離し、データ線
５とセンスアンプ１１を接続する。電荷放出量が少なく
、スレッシュホールド電圧が３Ｖ以上の時にはＥＥＰＲ
ＯＭ）ランジスタロはオフ状態すなわち、データ線５は
ハイインピーダンス軟粘となり、記憶情毎としてロウレ
ベルが判定され、書込みデータとの一致は検出されない
。しかし、電荷が十分放出されてスレッシュホールド電
圧が３Ｖ以下になると、Ｅ　Ｅ　Ｐ　ＲＯＭ　＋−ラン
ジスタセル６はオン状態となり、データ線５はロウレベ
ルとなって、記憶情報として１１″が判定される。セン
スアンプ１１の出力をＲＤデータラッチ１２にラッチす
るとともに、−数構出回路１４により書込みデータとの
一致が検出され、書込み終了信号が発生される。

従って、高電圧発生回路１およびセレクタ２は全体とし
て電圧供給手段１００を構成し、センスアンプ１１およ
びＲＤデータラッチ１２は全体として読み出しデータ判
定手段１０１を構成し、ＷＲデータラッチ１３、高電圧
発生回路およびセレクタ１５は全体としてデータ書込み
手段１０２を構成する。

第３図は、本発明の第２実施例のブロック図である。同
図において、第１図と同一の手段には同一名称が付けで
ある。第２実施例は第１実施例の構成要素の他に第１の
書込み確認用タイマ７の出力をクロック人力とし、書込
み終了信号によりリセットされる第２の書込み確認用タ
イマ１６と、書込み確認用タイマ１６がオーバーフロー
の時にセットされ、異常検出信号を発生するＲ−Ｓフリ
ップフロップ１７を有している。

この実施例では、ＥＥＰＲＯＭ領域への消去・書込みを
行う際に第１の書込み確認用タイマ７で消去・書込みに
要する最短の時間をカウントする他に、第２の書込み確
認用タイマ１６で書込み確認用タイマ７の出力（１，ｍ
　ｓ　ｅ　ｃ　＠に発生）を所定回数（例えば１０ｍ５
ｅｃ）カウントする。もし１０ｍ５ｅｃ内に書込み終了
信号が発生しなかった場合、すなわち何らかの支障によ
りＥＥＰＲＯＭ）ランジスタロが消去されなかったりデ
ータを書込めなかった場合に、Ｒ−Ｓフリップフロップ
１７がセットされて異常検出信号が発生するため、事前
に異常を検知することができるという利点がある。

［発明の効果］ 以上説明したように本発明は、ＥＥＰＲＯＭ領域への消
去・書込みが終了したか否かを所定時間（例えばｌｍ５
ｅｃ）の同期でチエツクすることにより、最短の時間で
ＥＥＰＲＯＭへ消去・書込みが行えるという効果がある
。

また、消去されたこと及び゛書込まれたことをチエツク
しているので、ＥＥＰＲＯＭ）ランジスタセルが何らか
の支障により所定時間内（例えは１０ｍ５ｅｅ以内）に
消去されなかったり、データを書込めなかった場合に事
前に検知することが可能であり、信頼性上すぐれたＥＥ
ＰＲＯＭをユーザに提供できるという効果もある。

【図面の簡単な説明】

第１図は本発明のＥＥＰＲＯＭの第１実施例を示すブロ
ック図、第２図は第１実施例における書込み動作のタイ
ミングチャート図、第３図は第２実施例におけるＥ　Ｅ
　Ｐ　ＲＯＭのブロック図、第４図は従来のＥＥＰＲＯ
Ｍを示すブロック図、第５図はＥＥＰＲＯＭ）ランジス
タセルの構成を示す回路図である。 １．１０，３１．４０・・・・・高電圧発生回路、３９
．１５・・・セレクタ、 ・・・・・・・・アドレスデコーダ、 ・・・・・・・・アドレス線、 ・　・　・・　・・　・・データ線、 ・・ＥＥＰＲＯＭ）ランジスタセル、 ・・・・書込み確認用タイマ、 ・・・・モード切換信号、 ・・・・センスアンプ、 ・・・・ＲＤデータラッチ、 ・・・・ＷＲデータラッチ、 ・・・・一致回路、 ・・・・電圧切換信号、 ・・・・書込み専用タイマ、 ・・・・ＲＤ／ＷＲ制御回路、 ・・・・フローティングゲート、 ・・・・コントロールゲート、 ・・・・Ｒ−Ｓフリップフロップ。 ２、　９．　３２゜ ３、３３・　φ ４、３４・　・ ５．３５＋　　・ ６、３６番　・ ７、１６◆　・ ８　参　φ　・　ψ　・ １１．４１　　・ １２．４２　・ １３．４３　・ １４・・令争 ４４　φ　・　脅　・ ３７　・　・　拳　・ ３８　・　・　・　・ ４５　・　・　・　・ ４６　・　・　・　− １７・　・　・　・ 特許出願人　　日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 　書込みモードと読出しモードとのいずれかを指定する
   モード切換回路と、複数のメモリセルと、アドレス情報
   に基づきメモリセルを指定するアドレス手段と、アドレ
   ス手段で指定されたメモリセルの制御電極に互いに異な
   る複数の電圧のいずれかを供給する電圧供給手段と、読
   出しモード時に指定されたメモリセルから読出されたデ
   ータの論理レベルを判定する読出しデータ判定手段と、
   指定されたメモリセルに書込みモード時にデータを記憶
   させるデータ書込み手段とを備えた電気的消去・書込み
   可能なプログラマブルリードオンリーメモリ装置におい
   て、 　書込みモード時に上記モード切換回路に定期的に確認
   モードを指定させる書込み確認用タイマをさらに備え、
   上記モード切換回路が確認モードになると、上記電圧供
   給手段は指定されたメモリセルの制御ゲートにデータ読
   み出し用電圧を供給すると共にデータ判定手段は指定さ
   れたメモリセルの制御ゲートにデータ読み出し用電圧を
   供給すると共にデータ判定手段は該指定されたメモリセ
   ルから出力される論理レベルを判定し、該論理レベルに
   基づき書込み終了判定手段がデータの書込み終了を判定
   することを特徴とする電気的消去・書込み可能なプログ
   ラマブルリードオンリーメモリ装置。