JPS63258000A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63258000A JPS63258000A JP62093507A JP9350787A JPS63258000A JP S63258000 A JPS63258000 A JP S63258000A JP 62093507 A JP62093507 A JP 62093507A JP 9350787 A JP9350787 A JP 9350787A JP S63258000 A JPS63258000 A JP S63258000A
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- Japan
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- test mode
- semiconductor memory
- bit lines
- memory device
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000012216 screening Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ等によりメモリ
セルが構成される半導体記憶装置に関し、特に高温動作
試験における試験時間の短縮を図れるようにした半導体
記憶装置に関する。
セルが構成される半導体記憶装置に関し、特に高温動作
試験における試験時間の短縮を図れるようにした半導体
記憶装置に関する。
第２図は、ＥＰＲＯＭによりメモリセルが構成される従
来の半導体記憶装置のメモリセルアレイ周辺部の回路図
を示す。同図に示すように、ｎチャネル型ＥＰＲＯＭに
より構成されるメモリセルＱ１１〜Ｑ、−マトリックス
状（ｎ行×ｍ列）に配列され、同一行に配置される各メ
モリセルＱＨ〜Ｑｏ−コントロールゲートがそれぞれ対
応するワ−ドラインＷＬ１〜ＷＬ、に共通接続されると
ともに、同一列に配置される各メモリセルＱ１１〜Ｑ０
−ドレインがそれぞれ対応するビットラインＢＬ１〜Ｂ
Ｌ、に共通接続される。また、各メモリセルＱ１１〜Ｑ
ｏ−ソースが、それぞれアースされる。各ビットライン
ＢＬ１〜ＢＬＩＩｌには、コラムセレクト信号Ｃ８１〜
Ｃ３ｌＩｌによりオン・オフ制御されるｎチャネル型Ｍ
ＯＳトランジスタで構成されたコラムセレクト１〜ラン
ジスタＱ１〜Ｑｍが接続され、これらコラムセレクトト
ランジスタＱ１〜Ｑｍがセンスアンプ（図示省略）にｊ
共通接続される。なお、第２図では、ブロックＤ。と同
一の回路構成をもつブロックＤ 〜Ｄ７を設けて、８ビ
ツトデータを同時にアクセスできるように構成している
。
来の半導体記憶装置のメモリセルアレイ周辺部の回路図
を示す。同図に示すように、ｎチャネル型ＥＰＲＯＭに
より構成されるメモリセルＱ１１〜Ｑ、−マトリックス
状（ｎ行×ｍ列）に配列され、同一行に配置される各メ
モリセルＱＨ〜Ｑｏ−コントロールゲートがそれぞれ対
応するワ−ドラインＷＬ１〜ＷＬ、に共通接続されると
ともに、同一列に配置される各メモリセルＱ１１〜Ｑ０
−ドレインがそれぞれ対応するビットラインＢＬ１〜Ｂ
Ｌ、に共通接続される。また、各メモリセルＱ１１〜Ｑ
ｏ−ソースが、それぞれアースされる。各ビットライン
ＢＬ１〜ＢＬＩＩｌには、コラムセレクト信号Ｃ８１〜
Ｃ３ｌＩｌによりオン・オフ制御されるｎチャネル型Ｍ
ＯＳトランジスタで構成されたコラムセレクト１〜ラン
ジスタＱ１〜Ｑｍが接続され、これらコラムセレクトト
ランジスタＱ１〜Ｑｍがセンスアンプ（図示省略）にｊ
共通接続される。なお、第２図では、ブロックＤ。と同
一の回路構成をもつブロックＤ 〜Ｄ７を設けて、８ビ
ツトデータを同時にアクセスできるように構成している
。
この半導体装置による読み出し動作はつぎのようにして
行なわれる。まずアドレス入力により指定されたアドレ
スに対応するワードライン、例えばＷＬ、をＸデコーダ
（図示省略）により選択してワードラインＷＬ１にｒＨ
Ｊレベル（約５Ｖ）の電圧を印加するとともに、伯のワ
ードラインＷＬ２〜ＷＬｏをｒＬＪレベル（約ＯＶ）に
する。
行なわれる。まずアドレス入力により指定されたアドレ
スに対応するワードライン、例えばＷＬ、をＸデコーダ
（図示省略）により選択してワードラインＷＬ１にｒＨ
Ｊレベル（約５Ｖ）の電圧を印加するとともに、伯のワ
ードラインＷＬ２〜ＷＬｏをｒＬＪレベル（約ＯＶ）に
する。
一方、アドレス入力により指定されたアドレスに対応す
るビットライン、例えばＢＬｌを選択するために、Ｙデ
コーダ（図示省略）によりコラムセレクト信号Ｃ８１を
ｒＨＪレベルにするとともに、他のコラムセレクト信号
Ｃ８２〜Ｏ８，をｒＬＪレベルにして、コラムセレクト
トランジスタＱ１をオンさせ、コラムセレクトトランジ
スタ０２〜Ｑ、をオフさせる。このようにして選択した
メモリセルＱ１１のドレインを、コラムセレクトトラン
ジスタＱ１を介しセンスアンプ（図示省略）に接続して
、そのドレインに１■萌後の電圧を与え９、メモリセル
Ｑ１１に流れる電流をセンスアンプで検出することによ
り「ト１」またはｒＬＪの出力レベルを得る。このよう
な読み出し動作は、各ブロックＤ −Ｄ７において同
時に並行して行なわれ、こうして指定されたアドレスに
対応する８ビツトのデータが読み出される。
るビットライン、例えばＢＬｌを選択するために、Ｙデ
コーダ（図示省略）によりコラムセレクト信号Ｃ８１を
ｒＨＪレベルにするとともに、他のコラムセレクト信号
Ｃ８２〜Ｏ８，をｒＬＪレベルにして、コラムセレクト
トランジスタＱ１をオンさせ、コラムセレクトトランジ
スタ０２〜Ｑ、をオフさせる。このようにして選択した
メモリセルＱ１１のドレインを、コラムセレクトトラン
ジスタＱ１を介しセンスアンプ（図示省略）に接続して
、そのドレインに１■萌後の電圧を与え９、メモリセル
Ｑ１１に流れる電流をセンスアンプで検出することによ
り「ト１」またはｒＬＪの出力レベルを得る。このよう
な読み出し動作は、各ブロックＤ −Ｄ７において同
時に並行して行なわれ、こうして指定されたアドレスに
対応する８ビツトのデータが読み出される。
ところで、一般に半導体記憶装置では、装置が高温条件
下で正常に動作するかを確認するためにいわゆる高温動
作試験が行なわれる。この高温動作試験は、高温条件下
で各メモリセルに電気的ストレスを与え、これによりメ
モリセルが破壊したり、記憶されている情報が変化すれ
ば、次の読み出し試験でその欠陥を検出することを目的
としている。ところが、上記のような従来の半導体記憶
装置では、各メモリセルＱ１１〜Ｑｎｍに電気的ストレ
スを与えるために、アドレス入力により各メモリセルＱ
１１〜ＱｏＩＩｌ＆順番に１個ずつ選択しながら上記の
読み出し動作を行なわねばならないため、メモリセルＱ
１１〜Ｑｎｍ”数が多くなると試験時間が相当に長びく
という問題を有していた。例えば、８ごットデータ入出
力タイプの６４にビットＥＰＲＯＭの場合、メモリセル
は２５６行（ワードライン）×３２列（ビットライン）
×８データの個数だけあるため、全てのメモリセルにそ
れぞれ１回だけ電気的ストレスを加えるのに必要な読み
出し動作は８１９２回（２５６Ｘ３２）となる。また、
１ＭビットＥＰＲＯＭの場合は、メモリセルが１０２４
行くワードライン）Ｘ１２８列（ビットライン）×８デ
ータの個数だけあるため、全てのメモリセルにそれぞれ
１回だけ電気的ストレスを加えるのに必要な読み出し動
作は１３１０７２回（１０２４ｘ１２８）となる。この
ように、一定時間内に各メモリセルに加える電気的スト
レスはメモリ容量が大きくなるほど減少し、高温動作試
験に要する時間はメモリ容量が大容量になるほど良くか
かることになる。
下で正常に動作するかを確認するためにいわゆる高温動
作試験が行なわれる。この高温動作試験は、高温条件下
で各メモリセルに電気的ストレスを与え、これによりメ
モリセルが破壊したり、記憶されている情報が変化すれ
ば、次の読み出し試験でその欠陥を検出することを目的
としている。ところが、上記のような従来の半導体記憶
装置では、各メモリセルＱ１１〜Ｑｎｍに電気的ストレ
スを与えるために、アドレス入力により各メモリセルＱ
１１〜ＱｏＩＩｌ＆順番に１個ずつ選択しながら上記の
読み出し動作を行なわねばならないため、メモリセルＱ
１１〜Ｑｎｍ”数が多くなると試験時間が相当に長びく
という問題を有していた。例えば、８ごットデータ入出
力タイプの６４にビットＥＰＲＯＭの場合、メモリセル
は２５６行（ワードライン）×３２列（ビットライン）
×８データの個数だけあるため、全てのメモリセルにそ
れぞれ１回だけ電気的ストレスを加えるのに必要な読み
出し動作は８１９２回（２５６Ｘ３２）となる。また、
１ＭビットＥＰＲＯＭの場合は、メモリセルが１０２４
行くワードライン）Ｘ１２８列（ビットライン）×８デ
ータの個数だけあるため、全てのメモリセルにそれぞれ
１回だけ電気的ストレスを加えるのに必要な読み出し動
作は１３１０７２回（１０２４ｘ１２８）となる。この
ように、一定時間内に各メモリセルに加える電気的スト
レスはメモリ容量が大きくなるほど減少し、高温動作試
験に要する時間はメモリ容量が大容量になるほど良くか
かることになる。
この発明は、上記の問題を解決するためになされたもの
で、高温動作試験に要する時間を短縮できる半導体記憶
装置を提供することを目的とする。
で、高温動作試験に要する時間を短縮できる半導体記憶
装置を提供することを目的とする。
この発明の半導体記憶装置は、上記目的を達成するため
に、テストモード設定信号に基づき、読み出し相当電位
を全ビットラインに同時に供給するテストモード手段を
備えている。
に、テストモード設定信号に基づき、読み出し相当電位
を全ビットラインに同時に供給するテストモード手段を
備えている。
この発明の半導体記憶装置によれば、テストモ−ドの設
定により全ビットラインに同時に読み出し相当電位が供
給されるため、１本のワードラインの選択でそのワード
ライン上の全てのメモリセルに電気的なストレスが加え
られることになり、ワードラインを順次選択していくだ
けで各メモリセルのスクリーニングを短時間で終了でき
る。
定により全ビットラインに同時に読み出し相当電位が供
給されるため、１本のワードラインの選択でそのワード
ライン上の全てのメモリセルに電気的なストレスが加え
られることになり、ワードラインを順次選択していくだ
けで各メモリセルのスクリーニングを短時間で終了でき
る。
第１図はこの発明の一実施例である半導体記憶装置のメ
モリセルアレイ周辺部の回路図を示す。
モリセルアレイ周辺部の回路図を示す。
この装置では、各ビットラインＢＬ１〜ＢＬＩＩｌに、
スイッチング手段としてのｎチャネルＭＯＳトランジス
タからなる負荷トランジスタＱＬＩ〜Ｑ１ｉがそれぞれ
直列に接続されている。そして、テストモード時には各
負荷トランジスタＱＬ１〜Ｑ、−テストモード設定信号
Ｔによりオンして、図示を省略した電源から読み出し相
当電位（約１Ｖ）が各負荷トランジスタＱＬ１〜Ｑ、ｌ
ｌ１ｆ介して全ビットライン［３Ｌ、〜ＢＬｍに同時に
供給されるように構成している。また、テストモード時
にはＹデコーダ（図示省略）が非活性化されて、全ての
コラムセレクトトランジスタＱ１〜ＱＩ１１がオフする
ように構成されている。その他の構成は、第２図の従来
例と同様であるので、同一部分に同一符号を付してその
説明を省略する。
スイッチング手段としてのｎチャネルＭＯＳトランジス
タからなる負荷トランジスタＱＬＩ〜Ｑ１ｉがそれぞれ
直列に接続されている。そして、テストモード時には各
負荷トランジスタＱＬ１〜Ｑ、−テストモード設定信号
Ｔによりオンして、図示を省略した電源から読み出し相
当電位（約１Ｖ）が各負荷トランジスタＱＬ１〜Ｑ、ｌ
ｌ１ｆ介して全ビットライン［３Ｌ、〜ＢＬｍに同時に
供給されるように構成している。また、テストモード時
にはＹデコーダ（図示省略）が非活性化されて、全ての
コラムセレクトトランジスタＱ１〜ＱＩ１１がオフする
ように構成されている。その他の構成は、第２図の従来
例と同様であるので、同一部分に同一符号を付してその
説明を省略する。
次にこの装置の動作について説明する。通常の読み出し
動作は、従来例で述べた読み出し動作と同様である。た
だしこの読み出し動作時においては、テストモード設定
信号ＴはｒＬＪレベルであって、負荷トランジスタＱＬ
１〜ＱＬｆｆｌはオフとなっている。
動作は、従来例で述べた読み出し動作と同様である。た
だしこの読み出し動作時においては、テストモード設定
信号ＴはｒＬＪレベルであって、負荷トランジスタＱＬ
１〜ＱＬｆｆｌはオフとなっている。
つぎに、テストモード時には、テストモード設定信号Ｔ
がｒＨＪレベルに切換ねり、全ての負荷トランジスタＱ
ＬＩ〜Ｑ１−同時にオンとなる。一方、Ｙデコーダ（図
示省略）が非活性化されてコラムセレクト信＠Ｃ８１〜
Ｃ３ｌｌｌがｒＬＪレベルとなり、全てのコラムセレク
トトランジスタＱ１〜Ｑｌがオフとなる。これにより、
図示を省略した電源から読み出し相当電位（約ＩＶ）が
各コラムセレクトトランジスタＱＬＩ〜Ｑ、ｌｌｌ！介
して全ビットラインＢＬ１〜ＢＬ、に与えられることに
なり、この状態でいずれか１本のワードラインを選択す
れば、そのワードライン上の全てのメモリセルに電気的
なストレスが加えられることになる。
がｒＨＪレベルに切換ねり、全ての負荷トランジスタＱ
ＬＩ〜Ｑ１−同時にオンとなる。一方、Ｙデコーダ（図
示省略）が非活性化されてコラムセレクト信＠Ｃ８１〜
Ｃ３ｌｌｌがｒＬＪレベルとなり、全てのコラムセレク
トトランジスタＱ１〜Ｑｌがオフとなる。これにより、
図示を省略した電源から読み出し相当電位（約ＩＶ）が
各コラムセレクトトランジスタＱＬＩ〜Ｑ、ｌｌｌ！介
して全ビットラインＢＬ１〜ＢＬ、に与えられることに
なり、この状態でいずれか１本のワードラインを選択す
れば、そのワードライン上の全てのメモリセルに電気的
なストレスが加えられることになる。
例えば、第１行目のワードラインＷＬ１を選択して、そ
のワードラインＷＬ１をｒＨＪレベルにすれば、Ｍ１行
目に配列される各メモリセルＱ１１゜Ｑ ・・・、Ｑ
ｌｌには、電源から各コラムセレクト１２・ トランジスタＱ、１〜ＱＬｍを介して読み出し時に相当
する電流が供給されることになる。そこで、外部から適
当なアドレス入力を与えてワードラインＷＬ１〜ＷＬｏ
を順次切換えながら選択していけば、各メモリセルＱＬ
１〜ＱＬｍａ′）スクリーニングを短時間で行なうこと
ができる。例えば、各ブロックＤ。−Ｄ７毎にそれぞれ
３２列のビットラインＢＬ１〜ＢＬＩＩｌを有する６４
にビットＥＰＲＯＭの場合には、従来の３２倍のテスト
効率が得られ、また各ブロックＤ −Ｄ７毎にそれぞ
れ１２８列のビットラインＢＬ１〜ＢＬＩＩｌを有する
１ＭピットＥＰＲＯＭの場合には、従来の１２８倍のテ
スト効率が得られる。
のワードラインＷＬ１をｒＨＪレベルにすれば、Ｍ１行
目に配列される各メモリセルＱ１１゜Ｑ ・・・、Ｑ
ｌｌには、電源から各コラムセレクト１２・ トランジスタＱ、１〜ＱＬｍを介して読み出し時に相当
する電流が供給されることになる。そこで、外部から適
当なアドレス入力を与えてワードラインＷＬ１〜ＷＬｏ
を順次切換えながら選択していけば、各メモリセルＱＬ
１〜ＱＬｍａ′）スクリーニングを短時間で行なうこと
ができる。例えば、各ブロックＤ。−Ｄ７毎にそれぞれ
３２列のビットラインＢＬ１〜ＢＬＩＩｌを有する６４
にビットＥＰＲＯＭの場合には、従来の３２倍のテスト
効率が得られ、また各ブロックＤ −Ｄ７毎にそれぞ
れ１２８列のビットラインＢＬ１〜ＢＬＩＩｌを有する
１ＭピットＥＰＲＯＭの場合には、従来の１２８倍のテ
スト効率が得られる。
ところで、上記のスイッチング手段においては、テスト
モード時において電源からメモリセルＱ１１〜Ｑｏｌｌ
ｋ−流れる電流が通常の読み出し時と同じ程度になるよ
うに、各負荷トランジスタＱＬ１〜ＱＬｍのサイズおよ
びテストモード設定信号Ｔの電圧レベルがそれぞれ設定
されている。ちなみに、通常のメモリセル１個に流れる
読み出し時の電流は数十μＡであるため、テストモード
時においてこの装置全体に流れる電流は、２５６列のビ
ットラインを有する６４にビットＥＰＲＯＭの場合には
数ｍＡ〜数十ｍＡの増加となり、１０２４列のビットラ
インを有する１ＭビットＥＦＲＯＭの場合には数十ｍＡ
のＴｉ流増となる。
モード時において電源からメモリセルＱ１１〜Ｑｏｌｌ
ｋ−流れる電流が通常の読み出し時と同じ程度になるよ
うに、各負荷トランジスタＱＬ１〜ＱＬｍのサイズおよ
びテストモード設定信号Ｔの電圧レベルがそれぞれ設定
されている。ちなみに、通常のメモリセル１個に流れる
読み出し時の電流は数十μＡであるため、テストモード
時においてこの装置全体に流れる電流は、２５６列のビ
ットラインを有する６４にビットＥＰＲＯＭの場合には
数ｍＡ〜数十ｍＡの増加となり、１０２４列のビットラ
インを有する１ＭビットＥＦＲＯＭの場合には数十ｍＡ
のＴｉ流増となる。
なお、上記実施例においては、ワードラインＷＬ１〜Ｗ
Ｌ、を順次１木づつ選択する場合について説明したが、
ワードラインＷＬ１〜ＷＬｏは複数本づつ（例えば５〜
６本づつ）順次選択するようにしてもよく、その場合に
はより一層テスト時間の短縮を図れる。
Ｌ、を順次１木づつ選択する場合について説明したが、
ワードラインＷＬ１〜ＷＬｏは複数本づつ（例えば５〜
６本づつ）順次選択するようにしてもよく、その場合に
はより一層テスト時間の短縮を図れる。
また、上記実施例においては、テストモード時において
メモリセルに流れる電流が通常の読み出し時と同程度に
なるように、負荷トランジスタＱ、１〜Ｑ、ｌ１ｌｏゲ
ートに加えるテストモード設定信号の電圧レベルを定め
ているが、メモリセルに通常の読み出し時よりも強い電
気的ストレスが加えられるように、テストモード段定信
ｇＴの電圧レベルを外部から制御できるように構成して
もよい。
メモリセルに流れる電流が通常の読み出し時と同程度に
なるように、負荷トランジスタＱ、１〜Ｑ、ｌ１ｌｏゲ
ートに加えるテストモード設定信号の電圧レベルを定め
ているが、メモリセルに通常の読み出し時よりも強い電
気的ストレスが加えられるように、テストモード段定信
ｇＴの電圧レベルを外部から制御できるように構成して
もよい。
メモリセルに通常よりも強い電気的ストレスを与えれば
、より短時間でメモリセルのスクリーニングが可能とな
って、テスト時間をさらに短縮できる。
、より短時間でメモリセルのスクリーニングが可能とな
って、テスト時間をさらに短縮できる。
この発明は、ＥＰＲＯＭ以外に、ＥＥＰＲＯＭ。
ＳＲＡＭ、ＤＲＡＭ等によりメモリセルアレイが構成さ
れる半導体記憶装置についても、同様に適用可能である
。
れる半導体記憶装置についても、同様に適用可能である
。
以上のように、この発明の半導体記′ｅｉ装置によれば
、テストモードの設定により全ビットラインに同時に読
み出し相当電位が供給されるため、ワードラインを順次
選択していくだけで各メモリセルのスクリーニングを短
時間で終了でき、テスト時間の短縮を図れるという効果
が得られる。
、テストモードの設定により全ビットラインに同時に読
み出し相当電位が供給されるため、ワードラインを順次
選択していくだけで各メモリセルのスクリーニングを短
時間で終了でき、テスト時間の短縮を図れるという効果
が得られる。
第１図はこの発明の一実施例である半導体記憶装置のメ
モリセルアレイ周辺部の回路図、第２図は従来の半導体
記憶装置のメモリセルアレイ周辺部の回路図である。 図において、Ｑ 〜Ｑ はメモリセル、ＷＬｌｌｌ
ｎｌ 〜ＷＬ はワードライン、ＢＬ、〜ＢＬ、はピットラ
イン、ＱＬ１〜Ｑ［ｌは負荷トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
モリセルアレイ周辺部の回路図、第２図は従来の半導体
記憶装置のメモリセルアレイ周辺部の回路図である。 図において、Ｑ 〜Ｑ はメモリセル、ＷＬｌｌｌ
ｎｌ 〜ＷＬ はワードライン、ＢＬ、〜ＢＬ、はピットラ
イン、ＱＬ１〜Ｑ［ｌは負荷トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）マトリックス状に配列されたメモリセルをビット
ラインとワードラインにより選択するようにした半導体
記憶装置において、 テストモード設定信号に基づき、読み出し相当電位を全
ビットラインに同時に供給するテストモード手段を備え
たことを特徴とする半導体記憶装置。 - （２）前記テストモード手段は、各ビットラインに直列
に接続される複数のトランジスタからなるスイッチング
手段を含み、テストモード設定信号に基づき前記各トラ
ンジスタが同時に導通して読み出し相当電位を全ビット
ラインに供給する特許請求の範囲１項記載の半導体記憶
装置。 - （３）前記スイッチング手段の各トランジスタはｎチャ
ネル型ＭＯＳトランジスタで構成される特許請求の範囲
第２項記載の半導体記憶装置。 - （４）前記メモリセルはＥＰＲＯＭで構成され、そのコ
ントロールゲートがワードラインに接続されるとともに
、ドレインがビットラインに接続されて、ソースがアー
スされる特許請求の範囲１項ないし第３項のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093507A JPS63258000A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093507A JPS63258000A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258000A true JPS63258000A (ja) | 1988-10-25 |
Family
ID=14084260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62093507A Pending JPS63258000A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258000A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
| JPH02218098A (ja) * | 1989-02-17 | 1990-08-30 | Nec Corp | 電気的消去・書込み可能なプログラマブル・リード・オンリー・メモリ装置 |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP2009121835A (ja) * | 2007-11-12 | 2009-06-04 | Keithley Instruments Inc | 多チャンネル・パルス試験方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
-
1987
- 1987-04-15 JP JP62093507A patent/JPS63258000A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
| JPH02218098A (ja) * | 1989-02-17 | 1990-08-30 | Nec Corp | 電気的消去・書込み可能なプログラマブル・リード・オンリー・メモリ装置 |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP2009121835A (ja) * | 2007-11-12 | 2009-06-04 | Keithley Instruments Inc | 多チャンネル・パルス試験方法 |
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