JPS5936400A - 半導体メモリアレ−検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術的分野 本発明は、ＭＯＳメモリ素子アレーの検査法に関するも
のであり、特にいわゆるＥＦＲＯＭ　（消去可能プログ
ラマブル固定メモリ）を形成する素子アレーに適用でき
る。

背景技術 ＥＦＲＯＭは通常はいわゆるＦＡＭＯ５（フローティン
グゲート％子なだれ注入Ｍｏｓ　）技術を用いて形成さ
れる。各メモリ素子は基板、ソースおよびドレイン電極
および制御ゲート電極を有する１個のメモリトランジス
タで構成される。従ってこのトランジスタは４端子テバ
イスである。

制御ゲートと、トランジスタのソースおよびドレインが
その中に拡散されている基板との間にフローティングゲ
ートが配埴されている。このフローティングゲートは６
ゲート酸化物”として知られる酸化シリコン層によって
基板から間隔をＩＮいて並べられており、１インターポ
リ酸化物”として知られるもう１つの酸化物層によって
制御奄、極から間隔を置いて並べられている。制御ゲー
トおよびフローティングゲート自体はそれぞれのポリシ
リコン層によって通常形成されている。

トランジスタをプログラムするためには、比較的筒いプ
ログラミング′魅圧、代表的な場合には約２０ボルトの
電圧をトランジスタの制御ゲートおよびドレイン′電極
の両方に同時に印加する必要がある。この結果フローテ
ィングゲートと基板との間には値の市いｌＬ界が生じ、
また市１子なたれ′電流がソースとドレイン電極間に延
ひている導電性チャネルにつくり出される。

フローティングゲートに跳び上るのに充分なエネルギー
を有し、このゲート間の市、界により引きつけられる電
子が発生される。電荷がフローティングゲートに蓄積さ
れ、これはトランジスタのしきいＷＪ、圧を代表的な場
合には５ポルト以上Ｖ（−上昇させるであろう。

メモリトランジスタを抗出すためには、約５ボルトの電
圧が制御ゲート市、橙に印加され、ソースおよびドレイ
ン市、極間に電流が流れているかどうかを検出するため
にはセンス増幅器が使用される。

そのフローティングゲートに電荷を蓄積していないトラ
ンジスタは導通するが、そのフローティングゲートにお
ける電荷によりグログラノ・されたトランジスタメモリ
素子は１〜きい′１に圧が上ケ１しているので導通しな
いであろう。

メモリは、多数の個々のメモリ素子をアレーに編成する
ことによって形成される。このアレーにオイては、１つ
の行（ｒＯＷ）におけるすべてのトランジスタのゲート
電極が一緒に接続されている複数の行のトランジスタが
形成されている。このアレーはまた複数のトランジスタ
のドレイン′１１．極が一緒に電気的に接続されている
複Ｖの列（ｃｏｌｕｍｎ）のトランジスタを有する。

１個のメモリ素子をプログラムするためにｄ１プログラ
ミング′市圧を１列および１行に印加し、それにより、
プログラミング石川を選択されたトランジスタの制衛（
ケート％椿およびドレイン’ｔＭ、極に印加する。

１個のトランジスタのみが選択されるが、プログラミン
グのために選択されないアレー中の同一列および同一行
の他の隣接したトランジスタにいわゆるストレス（ｓｔ
ｒｅｓｓ）　％圧が印加される。これらのストレス電圧
はすでにプログラムされたデバイスを消去（又はテプロ
グラム）するように作用する。

選択されたトランジスタがプログラムされている間に、
他のトランジスタの７０−ティングゲートに貯えられた
ＩＬ荷が失われないことが絶対必要であることは明らか
である。

ＥＦＲＯＭの記憶力のチェックを行うことも普通である
。記憶力６１、休止（ｉｄｌｅ）状態にあっても（即ち
書込みのない場合にも）−５荷を失わない伯賀である。

記憶力はフローティングケート周囲の酸化物に依存する
。それは代表的な場合に＋：Ｊ、　ｊＯ年以上である。

この電荷減衰の検査には物理的機構の加速が必要である
。デバイスを加熱することによって電荷減衰を加速させ
ることができる。ベーキングとして知られるこの技術は
プログラムされパッケージに入れられ九ＥＦＲＯＭにつ
いて通常性われる。これらのデバイスを２４−４８時間
ベーキング（ｂａｋｉｎσ）した後にデータの保全状態
（ｉｎｔｅｇｒｉｔｙ　）をチェックする。

もう１つの加速法はフローティングゲート周囲のこれら
酸化物に市、界を印加することによって行うことができ
る。これはストレス期１）１ｊ中に存在する状態である
。

ベーキング検査は、非常に一反くかかるものてあり、デ
バイス要件にとっても望ましくない。そのようなデバイ
ス要件のなかには、顧客にウエーノ・の形でＥＦＲＯＭ
テバイスを供給する場合が含まれる。

ウェーハベーキングはボンデイングパツドヲ酸化させ、
デバイスをその後パンケージする場合に満足なワイヤボ
ンドを作るのが困難になる。

ストレス検査もまた長くかかるプロセスとなる１」曲性
がある。

本発明はベーキング検査（ｂａｋｅ　ｔｅｓｔ）を省略
し検査時間を短縮したフローティングゲート電子なたれ
注入ＭＯＳメモリ素子アレーの検査法を提供しようとす
るものである。

本発明の１局面によると、フローティングゲート電子な
だれ注入ＭＯＳメモリ素子の行（τｏｗｓ　）および列
（ｃｏｌｕｍｎｓ　）のアレーを検査する方法が提供さ
れており、各素子はソース゛…、極、ドレイン宛、極。

制御ゲート電極およびフローティングゲートを有するト
ランジスタを含み、１つの行のトランジスタのゲート電
極は電気的に一緒に接続され又おり、１つの列のトラン
ジスタのドレイン１（（極は′電気的に一緒に接続され
ており、更にこの方法はアレーの複数の行又は複数の列
にストレス電位を同時に印加するステップを含む。

このストレス市１位はアレーの全部の行に同四に印加し
てもよい。

このストレス電位はアレーの全部の列に同時に印加して
もよい。

本発明の第２局面によると、各素子がソース市５極、ド
レイン電極、制御ゲート電極およびフローティングゲー
トを有するトランジスタを含むフローティングゲート電
子なだれ注入メモリ素子の省および列のアレーが提供さ
れており、このアレーは、アレーの複数の行又は複数の
列に検査のためストレス軍１位を同時に印加する手段を
含む。

ストレス電位を印加する手段ｔｔ＝１アレーのすべての
行に同時にストレス由１位を印加する手段を含む。

ストレス電位を印加する手段は、アレーのすべての列に
同時にストレス′亀位を印加する手段を含む。

このアレーは、プログラミング電位をアレーの選択され
た行および列に印加できるようにする復号手段、復号手
段の動作を取消す（ｏｖｅｒｒｉｄｅ　）手段を具える
ストレス電位印加手段を含む。

復号手段の動作を取消す手段は、プログラミング１２位
をストレス電位としてアレーの複数の行又は列に同時に
印加するように動作する。

復号手段の動作を取消す手段は、ストレス電位としてブ
ロクラミング市７位の印加をｌ＝ｊ能にするゲーティン
グ手段を含む。

このゲーティング手段は、ストレス検査選択手段に応動
する。

さて第１図を参照すると、そのなかにＮ＋ソース領域２
とＮ＋ドレイン領域６が拡散されているＰ形シリコン基
４μによって形成されたフローティングゲート電子なた
れ注入（ａｖａｌａｎｃｈｅ　１ｎｊｅｃｔｉｏｎ　）
　ＭＯＳトランジスタメモリ素子が提供されている。ト
ランジスタのゲート酸化物を形成している酸化シリコン
層４が基＆１上にあってソース領域２とドレイン領域の
間に延びている。ポリシリコン層５がゲート酸化物層４
の上にあっていわゆるフローティングゲートを形成して
おり、このフローティングゲートはゲート酸化物４によ
って基板１がら電気的に絶縁されており、インターポリ
酸化物としてチロられるもう１つの酸化シリコン層７に
よってポリシリコンｆｌｉ制御ゲート６がら電気的に絶
縁されている。

このメモリ素子トランジスタが消去された状態にある場
合には、フローティングゲート５には蓄積された重荷が
、ａ在せず、テバイスのしきい値電圧は比較的低く、代
表的な場合には約２ボルトである。トランジスタをプロ
グラムするためには、トランジスタの制御ゲート６とド
レイン出、極６の両方に同時に比較的高いブロクラミン
グ電圧、代表的な場合には約２０ボルトを印加する必要
がある。この結果向い仙の電界がフローティングゲート
と基板の間に生じ、また電子なだれ（ａｖａｌａｎｃｈ
ｅ）電流力トランジスタのソース’１４．　＠Ｌ２とド
レイン市。

極６の間に延びている導電性チャネルに発生される。

７０−テイングク“−１５に跳び上るのに充分なエネル
ギーを有し、このゲート間の市２界によって引きつけら
れる電子が発生され、従って１ｂ１荷がフローティング
ゲート５に蓄積される。これは、トランジスタのしきい
値電圧を５ボルト以上に上昇させる。

消去可能プログラマブル固定メモリ（ＥＰＲＯＭ）のメ
モリ素子を形成するために、第１図に示した形のトラン
ジスタがトランジスタの行および列のアレーとして配列
されており、そのようなアレーが第２図に示されており
、それを参照して以下説明する。第１図に示した部品と
同じ部品には同じ参照数字を用いである第２図には、ト
ランジスタの典型的な周知のアレーの一部をシｊ、して
いるが、そこでは簡単にするためにそれらのトランジス
タのうちの４個だけを示しである。２個のトランジスタ
Ｔ２１およびＴ２２はアレーの第１行を形成し、それら
のトランジスタの制御ゲート′隈極６は行導線８により
一緒に血気的に接続され、寸だその行の他のトランジス
タに接続されている。トランジスタＴ２３およびＴ２４
はアレーの第２行を形成し、第２行のこれらのトランジ
スタの制御ゲート′Ｐｌ−１．極６は行導線９によって
電気的に接続されている。

アレーの第１列はトランジスタｒ２１およびＴ２３によ
って形成され、これらのトランジスタのドレイン電＄Ｊ
１．３は列′４線１０によって一緒に１）１．気菌に接
続され、またその列の他のトランジスタのドレインｍＷ
ＬＫ接続されている。同イ求に、トランジスタＴ２２お
よびＴ２４はアレーの第２列を形成し、それらのトラン
ジスタのドレイン電極は列導線１１によシー緒に電気的
に接続され、またその列の他のトランジスタのドレイン
電極に接続されている。

アレーの各トランジスタのソース電極２は端準電位１２
１１代表的な場合には大地電位に接続されている。

選択したトランジスタ、例えばトランジスタＴ２１をプ
ログラムするために、行導線８にプログラミング電位Ｖ
Ｐアを印加してトランジスタＴ２１が存在する行を選択
し、列導線１０にプログラミング１４１゜位ｖｐｐを印
加してトランジスタ７’２１　カ１ｉｆｔ″かレテイる
列を選択することによりこのトランジスタＴ２１を選択
する。従ってトランジスタｒ　２１　ｉ：　％その制ａ
ゲート＊極６およびそのドレイン％　％　３　ｔ７）　
両方に印加された必要なプログラミング電位を廟する唯
一のトランジスタになる。選択したトランジスタのプロ
グラミングについては、第２図のアレーを更に詳しく示
しである第６図を参）１９シて−Ｆ記に詐明する。

第２図の部品と同じ部品には同じ参照数字のついている
第６図においては、行導線８および９に対するプログラ
ミング電圧は行デコーダ１６によって選択される。石デ
コーダ１６は多数の並列出力１４を有し、その出力は一
般的に１５で参照されているアレーの各行に対して１出
力である。行デコーダ１６の２出力１４αおよび１４ｂ
のみがアレー１５の図示した行導線８および９にそれぞ
れ対応して示されている。

行デコーダ１３は、アレー１５の１行を選択するだめの
アドレス人力１６を有し、このデコーダは選択された行
に対応する適白な桁出力１４に論理高出力を与える。出
力１４αはす／ドゲート１８の１人力１７に接続され、
ナントゲート１８の第２人力はプログラミング入力２０
に接続されている。

ナントゲート１８はＭＯＳ　’Ｆ＆、界効果トランジス
タＴ６の制御ゲート２１に接続されている出力を南し、
このトランジスタＴ６のソース電極２２は大地基準電位
２６に接続されている。デプレッションモードトランジ
スタＴ１５はトランジスタＴ６の負荷を力え、ゲート−
１極２４およびソース電極２５を有し、これらのゲート
電極２４およびソース電極は一緒に接続され、まだトラ
ンジスタＴ６に対するドレイン電極２６に接続されてい
る。トランジスタＴ１３はまた端子２８に接続されたド
レイン電極２７を有し、この端子２８にはプログラミン
グ電位ＶＰＰが印加される。アレー　１５の？１４線Ｂ
はトランジスタＴ６のドレイン屯極２６に接続されてい
る。

同様な方法で、行デコーダ１６の出力１４ｂは、ゲート
　１ＢおよびトランジスタＴ６およびＴ１６と同様に配
置されているナントゲート２９およびトランジスタＴ４
およびＴ１４を介してアレー　１５の行導線９へのプロ
グラミング′由、缶の印加を−」熊にする。

アレー　１５の列導＆！１０および１１にプログラミン
グ′醒位を印加するために、列デコーダ５０は、その各
々がアレーの１本の列導線に対応する並列出力６１を有
する。ｄＳ７明のため、アレーの列１０および１１にそ
れぞれ対応して、出力３１Ｇ、及び３１ｂの如き２出力
のみが示される。

列テコーダ６０について説明すると、列テコーダ６υは
アドレス人力５２を南し、この人力６２によって出力６
１のうちの１つが選択される。出力３１は、アンドケー
ト６４の１人力３６に接続され、このゲートの第２人力
５５はプログラミング入力端子２ＬＩ　Ｋ接続され、そ
の第６人力６６はデータ入力端子６７に接続されている
。

アンドケート６４は出力６Ｂを南し、この出力６８はＡ
ｌＯ２′ｍ界効果トランジスタＴ１のゲート６９に接続
されている。トランジスタＴ１は、ソース電極４０を列
導線１０に接続きせ、デプレッションモードトランジス
タＴ１１の形で具えられ１いるトレイン負イＨｊを巾し
、このトランジスタＴ１１のグー　）　ｆｆ４ｉ、極４
１は直接にそのソース電極４２に接続され、かつトラン
ジスタＴ１　のドレイン釦枠４６に接続されている。ト
ランジスタＴ１１のドレインは、プログラミング市１位
ＶＰＰが印加される端子４５に接続きれている。

列デコーダ６０の出力６１ｂは、アンドゲート６５およ
びデプレッションモードトランジスタＴＩ２の形をした
ドレイン負荷を有する′ｒｉ、界幼果トランジスタＴ２
を介しての列１１へのプログラミング市。

位ＶＰＰの印加を制御するが、このアンドゲート６５゜
トランジスタＴ２およびそのドレイン負荷トランジスタ
ＴＩ２は、ゲート３４．）ランジスタ１゛１　およびデ
プレッションモードトランジスタＴ１１と全く同じ構成
で相互に関連して配置ヒ１される。

トランジスタＴ２１のプログラミングを例として以下に
説明するが、アレー中のトランジスタＩ“２２゜Ｔ２３
　、　Ｔ２４　、その他のトランジスタのプログラミン
グも以下に説明するのと同じ方法で実施さｉする。

任意のトランジスタのプログラミングの期間中、プログ
ラミング入力端子２０は論理的に篩レベルに捏持され、
従ってナントゲート１８への入力１９およびアンドゲー
ト５４への入力３５　も論理的に商となる。行デコーダ
１６のアドレス人力１６に供給されるアドレスＶ、」１
、−理的に簡レベルに移行するそのテコーダの出力１４
ａを選択するようになっている。従って、ナントゲート
１８の出力は、低となり、これは電界効果トランジスタ
Ｔ６をターンオンする。トランジスタＴ６に’＋９、流
が流れていないと、そのドレイン市、極２６における電
位は、デプレッションモードトランジスタＴ１５が負荷
抵抗として効果的に動作するので端子２８に印加された
電位ＶＰＰとなり、そこに１ｔ＋、流が流れないとトラ
ンジスタＴ１３のドレイン′巾、極２７トソのソース’
ＴＦＩ、極２５との間に′電圧低−トは生じない。従っ
て、アレー１５の行導線８は、プログラミング′山、Ｑ
Ｖｐｐをそれに印加させ、従ってこの電位は、トランジ
スタＴ２１の制御ゲート市１極６に印カ１暉れる。

列テコーダ６０のアドレス入力６２へ供給されたアドレ
スは、ブコーダの出力６１αを選択しその出力が論理高
にセットされるようになっている。

従って、アンドゲート６４の入力６６は、プログラミン
グ入力２０における論理尚伯号によりそのゲートの入力
６５と同様に論理面になる。

アレーの任意に選したトランジスタを論理１でプｏｆラ
ムしようとするならば、そのトランジスタが行デコーダ
１６と列デコータ５ｏによって選択されると、データ入
力６７　も才だ論理高になる。

このデータ入力は、アンドゲート６４の入力３６に接続
されているので、このゲートは開になり、その出力６８
はそれが接続されているトランジスタＴ１の制御ゲート
電極と同様に論理的に筒になる。このトランジスタＴ１
は、従ってターンオンし、端子４５に接続されているプ
ログラミング電位ＶＰＰは、列導線１０に印加され、従
ってトランジスタＴ２１のドレイン電極３に印加される
。

従ってトランジスタＴ２１１Ｉｉ、必安なソログラミン
グ軍、伯をその制御ゲート電極６とそのドレイン電極６
に印加させ、従ってこのトランジスタ＆；ｔ、　ｉｊａ
理１でプログラムされる。

論理０によりプログラムされる任意のトランジスタに関
しては、そのトランジスタが選択さ′ｔする場合、デー
タ入力端子５７は、論理的に低レベルにセットされる。

例えば、？’Ｊテコータ　１６の出力１４ｂおよび列テ
コーダ６０の出力３１ｂを介しての他のトランジスタの
プログラミングも夫々同じ方法で行われる。

トランジスタＴ２１がプログラムされている時には、そ
の制御ゲート６およびドレイン６は、プログラミング電
圧ＶＰＰＫある点に注目すべきである。

このことは、列１０および行８がこの市電源にあること
を意味する。従って、行８上にあるトランジスタＴ２２
ならびにゲートを１〕８に接続させることができるすべ
てのデバイスは、それらのゲートにグロクラミング′１
１圧を維持する。それらのドレインは低に保たれている
ので、列テコーダ６０は、１時に１列のみを復号すると
いう事実により、これらのデバイスはプログラムしない
。ゲート＋Ｗｔ　’ｒｌｉ−圧のみにより発生されるこ
の′Ｔｌ−１，界はゲートストレスと呼ばれる。ゲート
ストレスで発生した電界ｄ１すでにプログラムされたテ
シ（イスをテプログラム（ｄｅｐｒｏ　ｇｒａｍ　）　
　する傾向がある。

同様に、列１（）に接続されているトランジスタＴ２３
およびすべてのトランジスタ（」、高ドレイン′…１圧
は有するがゲートプロゲラミンク電圧ｌＪ有していない
。プログラミングは発生しないが、いわゆるドレインス
トレスは存在する。ドレインストレスに関連した高１４
１．界も−１だテバイス奢デブログラム（ｄｇｐｒｏ　
ｇｒａ、ｍ　）する傾向がある。

すでに指摘したように、１個のメモＩＪ　ｇ子をプログ
ラミングする際に、アレーの同じ１〕または列上に位置
するその素子に隣接する素子が、そこに貯蔵された市、
荷を失わないことがきわめて１１１．悶である。従って
メモリアレーをその製造後に検査することが絶対に必要
である。

ドレイン又はゲートストレス′Φ、界の１゛で’ｒｆ＋
、σ王を失わない能力は、フローテインクゲート約囲の
酸化物のすぐれた品質に関連しつるものであり、ノ←後
にはストレスのない状態の十でデバイスのすぐれた記憶
力に関連しうる。

従ってストレス検査はデバイスのｄＬ：偉力をチェック
するためのすぐれた加速技術である。もしストレス検査
が十分に急速に行われれば、その検査は２４−４８時間
デバイスをベーキングすることを含む他の標準的加速法
にとって代わることができる。

本発明の実施例はすべての行寸たに［ずべての列に同時
にストレスを加える簡単な方法を曲間している。これは
検査時間を大幅に短縮するのでストレス検査を経済的に
関心のあるものにしている。

ベーキング検査（ｂａｋｅ　ｔｅｔｔｔ）を用いない本
発明の検査方法およびアレーにおいては、ストレス電位
はアレー０行および／又は列に印加され、この電位は行
に印加する場合には複数の行に印加して検査時間を短縮
する。この電信を列に印加する場合にも同様に複数の列
に同時に印加する。検査電位を行に印加する場合にはす
べての列に同時に印加することが好ましいことは勿論で
あり、列に対する電位印加による検査の期間中にすべて
の列に同時に電位を印加することが好ましい。

検査電位として用いられる８Ａｓｔはプログラミング電
位である。その寿命の間にデバイスが耐えねばならない
最大ストレスは、最大プログラミング時間と行（又は列
）の数とを乗算した抗から１を差引いたものに勢しい。

デバイスを検査するためには、行に検査電位を印加する
場合に各行はこの最大時Ｉｌｌの間その行に印加された
市１位を有することが絶対に必要である。同様に、アレ
ーの列に検査型１位を印加するためには、各列にはこの
時間の間検査電位によりストレスを加えなければならな
い。

６２の行および列のアレーにおいては、打検青時間は従
って３２Ｘ（！＋２−１）ｘ５０ミリ秒＝４９．６秒と
なる。但し、５０　ミリ秒は１つの行のプログラミング
時間である。同様に、各列もまたこの肋間の間印加され
た検査電位を有しなければならない。この検査電位が各
行にｊ唄次印加され各列にＩＩＷ＜次印加されるとする
と、総検査時間は１００秒を超える。

第６図に関連して説明したように、周知のメモリアレー
は行および列に検査電位を印加することによって検査す
ることができるが、この市２位を各行に順次に印加し、
次に各列に順次に印加することによってのみこの検査は
Ｕ」能である。

しかし本発明によると、検査電位は複数の行および／又
は列に同時に印加される。これを実際的な実施例で達成
する方法を第４図および第５図の図面を参照してｆ記に
説明するが、第４図および第５図においては第５図の部
品と同じ部品には同じ参照数字がつけられている。

付加２人力４６および４７が具えられており、これらの
入力はアレーの検査期間中に用いられる。

アレーの行にストレス検査’％　（ｓ’Ｉを印加するた
めには、論理１信号を入力端子４６に印加し、この侶郊
は、列デコーダ１６及び行デコーダ６Ｇの復号動作を取
消すように略せるので、アレーのすべ１の行は、選択さ
れ同時にプログラミング市２位に保持される。

アレーのすべての行が選択されると、すべての列は０に
保持される。同様に、入力４７に信号を印加するとアレ
ーのすべての列が選択され、′市１１☆がこれらすべて
の列に印加され、−カアレ−（〕）すべての行がＯＫ保
持される。この動作は第５図に関連して−Ｆ記に更に詳
しく説明する。

行出力１４（Ｉおよび１４６は、それぞれの−アンドゲ
ート４８および４９の１人力に接続されている。ゲート
４８および４９の各々に対する第２人力はアンドゲート
５０の出力によって与えられ、このゲートの１人力はプ
ログラミング人力に接続され、第２人力は反転ゲート５
１　を介して入力端子４７に接続されている。

アンドゲート４Ｂの出力はノアゲート５２０１人力に接
続され、一方アンドゲート４９の出力も同様にノアゲー
ト５５の１人力に接続されている。

ノアゲート５２および５６の各々に対する第２人力は端
子４６Ｖ（接続されている。ノアゲート５２σ）出力は
トランジスタＴ６の制碩１ゲートに接続、ぺｉＬ、一方
ノアゲート５６の出力はトランジスタＴ４σ〕＜ｔ制御
ゲートに接続されている。

列テコーダの出力５１ケよそれぞれのアンドゲート５４
および５５の１人力に接続され１おり、これらのゲート
の各々は、データ入力端子５７およびアントゲ−１・５
７の出力５６に接続、された入力を更に有する。プログ
ラミング入力端イ　２０はアンドゲート５７の１人力に
接続され、このゲート５７の第２人力はインバータ５８
を介して端子４６に接続されている。

動作させる場合には先づ毘１にプログラミング電圧ＶＰ
ＰＱ形をしたストレス市１位をアレー　１５の行の各々
に同時に印加するものと仮定する。この場合には論理１
がプログラミング入力端子２０および端子４６に印加さ
れる。端子４６はノアゲート５２および５６の各々の１
人力に接続されており為従って、これらのゲートに対す
る入力の各々は論理高レベルになる。従ってゲート５２
および５６の各々の出力は論理低レベルに保持され、従
ってこれらのゲートの出力がそれぞれ接続されているト
ランジスタＴ５およびＴ４はオフになる。この結果アレ
ー　１５の行８，９などの各々はプログラミング電位Ｖ
ＰＰを受けとる。という訳は、上述したことから判るよ
うに、この電位は、トランジスタ又は他の行に対するそ
の同等物がオフになると行、例えば行８に印加されるか
らである。

アレーの行にストレス１ｂ位が印加されている間に端子
４６が論理的に高になる時には、この端子が接続されて
いるアンドゲート５７の入力は、インバータ５８の存在
により低に保たれる。従ってアンドゲート５７の出力端
子は低になる。従ってアンドゲート５４および５５の各
々に対する１人力は低になり、ゲート５４の出力もまた
論理低に保たれる。

ゲート５４および５５の出力はそれぞれオアゲート５９
および６０の１人力に接続され、ゲート５９および６０
の各々の第２人力は端子４７に接続される。オアゲート
５９の出力端子６１はトランジスタＴ１の制御ゲートに
接続され、−力オアゲート６０は、出力６２をトランジ
スタＴ２の制御ゲートに接続させる。

入力端子４６が論理的に尚の時には、端子４７は常に論
理的に低となり、その結果ゲート５９および６０への内
入力は低となり、従ってこれらのゲートの出力６１およ
び６２もそれぞれ低となる。

従ってトランジスタＴ１およびＴ２はオフになり、その
結果アレー〇すべての列は低に保持される。

ストレス電位ＶＰＰは各行に印加され、各列は０に保持
され、行および列デコーダ１６および３０のアドレス復
号機能はそれぞれ取消される。

アレーの列にストレス電位を印加するため、入力端子４
７は論理的に高に保持され、一方端子４６は低に保持さ
れる。この場合には嘲子４７に接続されたオアゲート５
９および６０の入力は尚であシ、これらのゲートはオア
ゲートであるので出力６１および６２は論理的に高とな
る。トランジスタＴ１およびＴ２はターンオンされ、従
って列１０および１１の各々は、プログラミング電圧Ｖ
ｐｐをそこに印加させるであろう。

端子４６は論理的に低に保持され、従ってノアゲート５
２および５６の各々に対する１人力は低になる。入力端
子２０および４７は論理的に尚に保持され、従ってアン
トゲ−１５０の１人力と端子４７の間に接続されたイン
バータ５１が存在するのでそのゲートに対するこの入力
は低に保持され、従ってそのゲートの出力はイ氏になる
。

ゲート５０の出力は、アンドゲート４８および５９の各
々の１人力に接続され、従ってこれらのゲートの各々の
出力は低となる。この結果、ノアゲート５２および５３
への両入力は、行デコーダ１５の出力１４の状態に関係
なく低となり、従ってゲート５２および５６の各々の出
力は尚になる。トランジスタＴ５およびＴ４は従ってタ
ーンオンされ、行導線８．９などの各々は低に保持され
る。

プログラミング入力端子２０が論理的に高に保持され入
力端子４６および４７が低に保描されている時には、ア
レーの正常なプログラミング機能が維持される。これら
の状況下ではオアゲート５９又は６０は、その関連した
アンドゲート５４および５５のそれぞれが、６人力全部
を論理的に高に保持させている場合には、単に論理的に
高出力を有するだけである（列をプログラムするのに必
要な費件）。アンドゲート５４および５５の各々の１人
力は、アンドゲート５７の出力端：ｒ５６に接続されで
おり、そのゲート５７の入力は、プログラミング入力端
子が論理的に高に保掲され端子４６が低に保持されてい
る時には両力とも高になる。

データ入力端子６７が高であると仮定すると、論理的に
高出力を有することができる゛アンドゲートだけが、ア
ドレス人力５２に供給されたアドレスによって選択され
る列デコーダの出力５１に接続されるゲートである。

同様な方法で、論理的に低出力を与えそれぞれのトラン
ジスタＴ６およびＴ４をターンオフし、行をプログラム
するノアゲート５２および５５だけが、その入力の１つ
において論理１を受けとるゲートとなる。ゲート５２お
よび５６の各々け、１人力をプログラミングの期間中低
となる端子４６に接続させ、一方もう一つの端子は、そ
れぞれのアントゲ−１４８，４９の出力に接続される。

論理的に高出力を与えることができる唯一のゲー）　４
８．４９は、デコーダのアドレス入力に供給されるアド
レスによって選択された行デコーダ１６の省出力１４に
接続さえｌているゲートである。

従って図示したように、第５図に示した本発明の実施例
は、アレーのすべての行およびすべての列に回部に検査
′出２缶、を印力ｎする一方で、周知のメモリアレーの
正常なプログラミング動作を維持することを可能にする
ことによってアレーのトランジスタのストレス検査を迅
速に行うことができるようにする。本発明はよりｔＬｓ
ｌｌＪｊのかかるベーキング又は従来のストレスベーキ
ングに代わって迅速なストレス検査を可能にする。

本発明を実施例によシ説明したが、本発明の範囲を逸脱
することなく変形を行うことができる。

例えば、上述した実施例ではすべての列又はすべての行
はそこへ同時に印加される検査電位を有するが、これは
絶対に必要なことではなく　、ｔ９を望するならば任意
の所望する複数の行又は列を任意の時間に検査を杓うた
め選択することができる。しかし、このやり方では上述
した好ましい実施例において達成されるのと同じ検査時
間の節約はできない。

もう１つの変形例はデコーダ１６におけるゲート４８１
５２および４９１５３を組合わせることである（同様に
デコーダ６０ではゲート５４１５９および５５／６０を
組合わせる）。これはその実施が選択したデコーダ構造
に依存するのでここには示してない。

本発明は集積回路として製作するのに特に適している。

以下本発明の実施の態様を列記する。

１、　各素子は、ソース電極、ドレイン市、極、制御電
極及びフローティングゲートを具え、検査用のストレス
電位をアレーの複数の行または複数の列に同時に印加す
る手段を具えることを特徴とするフローティングゲート
市、子なだれ注入ＭＯＳメモリ素子の複数行２列から成
るアレー。

２、　ストレス電位印加手段は、行又は列テコーダの動
作を取消す手段を具える前記第１項記載のアレー。

【図面の簡単な説明】

第１図は、先行技術のフローティングゲート箪子なだれ
注入ＭＯ５ｌ−ランジスタメモリ累子を概略的に示す。 第２図は、第１図の素子のアレーを示す。 第６図は、枦、２図のアレーを更に詳細に示す。 第４図は、本発明によるメモリ素子アレーのきわめて概
略的なブロック図である。 第５ヅ１は、第４図のアレーを史に詳細に示す。 第４図、第５図において、１６は行デコーダ、５０は列
デコーダ、１５はＥＰＲＯＭアレー。 特許出願人　モトローラ・インコーボレーテッド代理人
弁理士　玉　蟲　久　五　部

Claims (1)

1. 【特許請求の範囲】 ｔ　その各素子はソースを極、ドレイン電極。 制御ゲート電極およびフローティングゲートを有する１
   個のトランジスタを含み、１つの杓にある複数のトラン
   ジスタは、それらのグー）Ｎ＆を互に１緒に電気的に接
   続させ、１つの列にある複数のトランジスタは、それら
   のドレイン電極を互に１緒に電気的に接続させ、ストレ
   ス電位をアレーの複数の行又は複数の列に同時に印加す
   るステップを具えることを特徴とする７０−テイ／グゲ
   ート埠′、子なだれ注入ｙｏｓメモリ素子の行及び列の
   アレーの検査方法。 ２、　ストレス電位は、アレーのすべての行に回部に印
   されるか、又は、ストレス電位がアレーのすべての列に
   同時に印加される特許請求の範囲第１項記載の方法。