JPS6233400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6233400A JPS6233400A JP60172632A JP17263285A JPS6233400A JP S6233400 A JPS6233400 A JP S6233400A JP 60172632 A JP60172632 A JP 60172632A JP 17263285 A JP17263285 A JP 17263285A JP S6233400 A JPS6233400 A JP S6233400A
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- Japan
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- eeprom
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- gate
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＥＥＰＲＯＭ （ｅｌｅｃｔｒｉｃａｌｌｙ
ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ
）に関し、特にそのバーン・イン（製造上の欠陥を取
シ除ぐための機能試験）Ｋ関するものである。
ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ
）に関し、特にそのバーン・イン（製造上の欠陥を取
シ除ぐための機能試験）Ｋ関するものである。
第２図は浮遊ゲート型ＥＥＰＲＯＭのメモリトランジス
タの構成を示す断面略図であり、図において（１）は制
御ゲート、（２）は浮遊ゲート、（３）はドレイン、（
４）はソース、（５）はトンネル酸化膜、（６）はポリ
−ポリ間酸化膜、（５０）は基板である。トンネル酸化
膜（５）の厚さは約１００Ｘ程度で、浮遊ゲート（２）
とドレイン（３）との重なり部分の一部に設けられる。
タの構成を示す断面略図であり、図において（１）は制
御ゲート、（２）は浮遊ゲート、（３）はドレイン、（
４）はソース、（５）はトンネル酸化膜、（６）はポリ
−ポリ間酸化膜、（５０）は基板である。トンネル酸化
膜（５）の厚さは約１００Ｘ程度で、浮遊ゲート（２）
とドレイン（３）との重なり部分の一部に設けられる。
浮遊ゲート（２）への電子の注入、浮遊ゲート迄）から
の電子の除去はトンネル酸化膜を通して行われる。
の電子の除去はトンネル酸化膜を通して行われる。
浮遊ゲート（２）に電子が注入されていると、メモリト
ランジスタのしきい値が高くなっており、浮遊ゲート（
２）から電子が除去されるとメモリトランジスタのしき
い値が低くなるのでこの変化を論理「１」。
ランジスタのしきい値が高くなっており、浮遊ゲート（
２）から電子が除去されるとメモリトランジスタのしき
い値が低くなるのでこの変化を論理「１」。
「０」に対応させる。また浮遊ゲート（２）に注入され
た電子は自然に除去されることがないので不揮発性のメ
モリを構成することができる。
た電子は自然に除去されることがないので不揮発性のメ
モリを構成することができる。
第３図はＥＥＰＲＯＭの構成と、それにアクセスするた
めの回路とを示す接続図で、図において１７）及び（９
）はトランスファゲート、（８１ｔメモリトランジスタ
、（１０）は制御ゲート線、（１１）はビット線、（１
２）はロウデコーダ、（１３）はワード線、（１４）は
コラムデコーダ、（１５） ？ｉＹゲート線、（１６）
はＹゲートトランジスタであり、ＡＩＯ、Ａｌｌ〜Ａｌ
ｎ 。
めの回路とを示す接続図で、図において１７）及び（９
）はトランスファゲート、（８１ｔメモリトランジスタ
、（１０）は制御ゲート線、（１１）はビット線、（１
２）はロウデコーダ、（１３）はワード線、（１４）は
コラムデコーダ、（１５） ？ｉＹゲート線、（１６）
はＹゲートトランジスタであり、ＡＩＯ、Ａｌｌ〜Ａｌ
ｎ 。
Ａ２０ 、 Ａ２１〜Ａ２ｎの端子については後節で説
明する。
明する。
１ビツトのメモリを構成するメモリセルは、１個のトラ
ンスファゲート（７）と１個のメモリトランジスタ（８
）とから構成されている。また１バイトのメモリトラン
ジスタ（８）（第３図の端子Ａｌｌ〜Ａｘ１１に対応）
の制御ゲート（１）は共通に接続されており、さらにト
ランスファゲート（９）を通して制御ゲートｍ （１０
）に接続されている（端子Ａ１ｏに対応）。
ンスファゲート（７）と１個のメモリトランジスタ（８
）とから構成されている。また１バイトのメモリトラン
ジスタ（８）（第３図の端子Ａｌｌ〜Ａｘ１１に対応）
の制御ゲート（１）は共通に接続されており、さらにト
ランスファゲート（９）を通して制御ゲートｍ （１０
）に接続されている（端子Ａ１ｏに対応）。
トランスファゲート（７）の一方の電極はビット［１１
）Ｋ接続されている。トランスファゲート（７）ならび
に（９）のゲートは共通接続されておりロウデコーダ（
１２）の出力であるワード線（１３）に接続されている
。
）Ｋ接続されている。トランスファゲート（７）ならび
に（９）のゲートは共通接続されておりロウデコーダ（
１２）の出力であるワード線（１３）に接続されている
。
制御ゲート線（ｔＯ） 、ビット線（１１）はコラムデ
コーダ（１３）によって選択されるＹゲート線（１５）
がゲートに入力されるＹゲートトランジスタ（１５）を
通ビて各々コントロールｍ （１７）、■功線（１８）
（後述）に接続されている。第３図では図面を簡単に
するため４バイト分のメモリセル（但し１バイト分のメ
モリセルは８ビツト中その両端の２ビツト分だけを示す
）を示しであるが、ロウデコーダ（１２）の出力である
ワード線（１３）の本数にコラムデコーダ（１４）の出
力であるＹゲート線（１５）の本数を乗じた数に等しい
バイト数のメモリセルがメモリセルアレイとして配列さ
れている。これらのメモリセル中の所望の１バイトにア
クセスするためのアドレス信号中の上位部分がロウデコ
ーダ（１２）に入力され下位部分がコラムデコーダ（１
４）に入力され、ワード線（１３）中の１本のワード線
（１３）だけに論理「１」の信号が出力され、同様にＹ
ゲート線（１５）中の１本のＹゲート線（１５）だけに
論理「１」の信号が出力され、こうして選ばれた１バイ
トのメモリセルだけに端子ＡＩＯ、Ａｌｌ 〜Ａｔｎ又
はＡ２０ ｐ Ａ２１〜Ａ２ｎからの電圧が伝えられ、
このバイトからの読出し又はこのバイトへの書込み（す
なわち、消去又はプログラム）が可能となる。
コーダ（１３）によって選択されるＹゲート線（１５）
がゲートに入力されるＹゲートトランジスタ（１５）を
通ビて各々コントロールｍ （１７）、■功線（１８）
（後述）に接続されている。第３図では図面を簡単に
するため４バイト分のメモリセル（但し１バイト分のメ
モリセルは８ビツト中その両端の２ビツト分だけを示す
）を示しであるが、ロウデコーダ（１２）の出力である
ワード線（１３）の本数にコラムデコーダ（１４）の出
力であるＹゲート線（１５）の本数を乗じた数に等しい
バイト数のメモリセルがメモリセルアレイとして配列さ
れている。これらのメモリセル中の所望の１バイトにア
クセスするためのアドレス信号中の上位部分がロウデコ
ーダ（１２）に入力され下位部分がコラムデコーダ（１
４）に入力され、ワード線（１３）中の１本のワード線
（１３）だけに論理「１」の信号が出力され、同様にＹ
ゲート線（１５）中の１本のＹゲート線（１５）だけに
論理「１」の信号が出力され、こうして選ばれた１バイ
トのメモリセルだけに端子ＡＩＯ、Ａｌｌ 〜Ａｔｎ又
はＡ２０ ｐ Ａ２１〜Ａ２ｎからの電圧が伝えられ、
このバイトからの読出し又はこのバイトへの書込み（す
なわち、消去又はプログラム）が可能となる。
第４図は第３図に示すメモリセルアレイに対する読出し
／書込みを行う回路の一例を示すブロック図で、図にお
いて（１７）はコントロール線、（１８）はＩ１０線、
（１９）はＲＥＡＤ制御線、（２０）。
／書込みを行う回路の一例を示すブロック図で、図にお
いて（１７）はコントロール線、（１８）はＩ１０線、
（１９）はＲＥＡＤ制御線、（２０）。
（２３） 、 （２５） 、 （２７）はそれぞれトラ
ンスファゲート、（２１）はセンスアンプ、（２２）は
ＷＲＩＴＥ制御線、（２４） ｆｌ誉込みドライバ、（
２６） ｕ Ｖｒｅｆす１（第１の基準電圧）、（２８
）は書込み制御回路である。
ンスファゲート、（２１）はセンスアンプ、（２２）は
ＷＲＩＴＥ制御線、（２４） ｆｌ誉込みドライバ、（
２６） ｕ Ｖｒｅｆす１（第１の基準電圧）、（２８
）は書込み制御回路である。
次に８ｇ３図及び第４図に示す回路の動作について説明
する。メモリセルアレイから入力アドレス信号の指定す
るデータを読出す場合にはアドレス信号の上位部分をロ
ウデコーダ（１２）に入力し、下位部分をコラムデコー
ダ（１４）に入力し、部２世制御線（１９）に論理「１
」の信号を出力する。
する。メモリセルアレイから入力アドレス信号の指定す
るデータを読出す場合にはアドレス信号の上位部分をロ
ウデコーダ（１２）に入力し、下位部分をコラムデコー
ダ（１４）に入力し、部２世制御線（１９）に論理「１
」の信号を出力する。
Ｖｒｅｆす１ （２６）の電圧がゲート（２５）、端子
Ａ１゜（Ａ２０）を経てＹゲート線（１５）とワード線
（１３）とで選択されたメモリトランジスタ（８）の制
御ゲート（１）に加えられる。このとき、メモリトラン
ジスタ（８）の浮遊ゲート（２）に電子が注入されてい
ると、このメモリトランジスタ（８）のしきい値が高く
なっているので、このトランジスタはオフ状態になって
おり、これに反して、浮遊ゲート（２）から電子が除去
されていれば、そのメモリトランジスタ（８）のしきい
値が低くなっているので、そのトランジスタはオン状態
になっている。センスアンプ（２１）からゲート（２０
）、Ｉｌｏ ｉ （１８）、端子Ａｌｌ””Ａｌｎ（Ａ
２１− Ａｚｎ ）を経て各ビット線（１１）にオン状
態になっているメモリトランジスタ（８）には電流が流
れ、オフ状態になっているメモリトランジスタ（８）に
は電流が流れない。この電流が流れるか、流れないかを
センスアンプ（２１〕で検出して情報の論理「０」、「
１」に対応する。
Ａ１゜（Ａ２０）を経てＹゲート線（１５）とワード線
（１３）とで選択されたメモリトランジスタ（８）の制
御ゲート（１）に加えられる。このとき、メモリトラン
ジスタ（８）の浮遊ゲート（２）に電子が注入されてい
ると、このメモリトランジスタ（８）のしきい値が高く
なっているので、このトランジスタはオフ状態になって
おり、これに反して、浮遊ゲート（２）から電子が除去
されていれば、そのメモリトランジスタ（８）のしきい
値が低くなっているので、そのトランジスタはオン状態
になっている。センスアンプ（２１）からゲート（２０
）、Ｉｌｏ ｉ （１８）、端子Ａｌｌ””Ａｌｎ（Ａ
２１− Ａｚｎ ）を経て各ビット線（１１）にオン状
態になっているメモリトランジスタ（８）には電流が流
れ、オフ状態になっているメモリトランジスタ（８）に
は電流が流れない。この電流が流れるか、流れないかを
センスアンプ（２１〕で検出して情報の論理「０」、「
１」に対応する。
書込みは、消去とプログラムから成る。消去は制御ゲー
ト（１）に高電圧を印加し、ドレイン（３）全接地する
ことによって行う。ＷＲＩＴＥ制御線（２２）に論理「
１」の信号を出力すると、書込み制御回路（２８）から
ゲート（２７）、端子ＡＩＯ（Ａ２Ｇ ）を経てメモリ
トランジスタ（８）の制御ゲート（１）Ｋ高圧が加えら
れ、すべてのビット線（１１）がＩ１０線（１８） 、
ゲート（２３）を経て曹込みドライバ（２４）により接
地される。
ト（１）に高電圧を印加し、ドレイン（３）全接地する
ことによって行う。ＷＲＩＴＥ制御線（２２）に論理「
１」の信号を出力すると、書込み制御回路（２８）から
ゲート（２７）、端子ＡＩＯ（Ａ２Ｇ ）を経てメモリ
トランジスタ（８）の制御ゲート（１）Ｋ高圧が加えら
れ、すべてのビット線（１１）がＩ１０線（１８） 、
ゲート（２３）を経て曹込みドライバ（２４）により接
地される。
プログラムでは消去によって１バイトの全ビットに論理
「１」を書込んだ後、論理「０」を記憶させたいメモリ
セルについてだけ行う。この場合はドレイン（３）に高
圧を印加し、制御ゲート（１）は接地される。これによ
シ、浮遊ゲート（２）から電子が除去されメモリトラン
ジスタ（８）のしきい値は低下する。プログラムの場合
は端子Ａｌｌ （Ａ２１ ）〜Ａｘｎ（Ａｚｎ）のうち
論理ｒＯＪを書込みたいメモリセルに対応する端子だけ
に曹込みドライバ（２４）からゲート（２３）を介して
高圧を印加し、端子Ａｌｔｌはゲート（２７）を介し書
込み制御回路（２８）内で接地する。論理「１」を書込
みたいメモリセルに対応するＩ１０線（１８） ｆｌプ
ログラム時はゲート（２３）を経て書込みドライバ（２
４）で接地しておく。
「１」を書込んだ後、論理「０」を記憶させたいメモリ
セルについてだけ行う。この場合はドレイン（３）に高
圧を印加し、制御ゲート（１）は接地される。これによ
シ、浮遊ゲート（２）から電子が除去されメモリトラン
ジスタ（８）のしきい値は低下する。プログラムの場合
は端子Ａｌｌ （Ａ２１ ）〜Ａｘｎ（Ａｚｎ）のうち
論理ｒＯＪを書込みたいメモリセルに対応する端子だけ
に曹込みドライバ（２４）からゲート（２３）を介して
高圧を印加し、端子Ａｌｔｌはゲート（２７）を介し書
込み制御回路（２８）内で接地する。論理「１」を書込
みたいメモリセルに対応するＩ１０線（１８） ｆｌプ
ログラム時はゲート（２３）を経て書込みドライバ（２
４）で接地しておく。
ＥＥＰＲＯＭ ｄ上述のように構成されていて上述の方
法で書込みが行われるのであるが、データ保持特性（一
度書込まれた論理が不揮発性であり、かつ長年月にわた
り変化しないこと）、誓き換え可能特性（書き換えが可
能な回数）等の保証がなければならない。これらの特性
はメモリトランジスタ（８）のトンネル酸化Ｍ（５）な
らびにポリ−ポリ間酸化膜（６）の信頼性に依存する。
法で書込みが行われるのであるが、データ保持特性（一
度書込まれた論理が不揮発性であり、かつ長年月にわた
り変化しないこと）、誓き換え可能特性（書き換えが可
能な回数）等の保証がなければならない。これらの特性
はメモリトランジスタ（８）のトンネル酸化Ｍ（５）な
らびにポリ−ポリ間酸化膜（６）の信頼性に依存する。
これらの酸化膜の信頼性のないものは劣化促進試験によ
ってなるべく早い時期に検出してその製品を廃棄してお
くことが必要である。
ってなるべく早い時期に検出してその製品を廃棄してお
くことが必要である。
・この劣化促進の方法として従来一般的に行われてきた
方法は高温保存である。高温保存による熱電子放出のた
め、メモリトランジスタの酸化膜に欠陥がある場合、浮
遊ゲート（２）からの電子の逃げ出しを加速し、酸化膜
の欠陥を早期に発見することができる。
方法は高温保存である。高温保存による熱電子放出のた
め、メモリトランジスタの酸化膜に欠陥がある場合、浮
遊ゲート（２）からの電子の逃げ出しを加速し、酸化膜
の欠陥を早期に発見することができる。
然し、浮遊ゲート（２）からの電子の逃げ出しを加速し
、劣化を促進するのに有効な手段としては、制御ゲート
（１）とドレイン（３）間に大きな電位差を与えて電界
によシミ子を加速するという手段があるが、従来の装置
のように第３図及び第４図に示す接続では、すべてのメ
モリトランジスタ（８）の制御ゲート（１）とドレイ″
ｆ＋３１間に同時に、大きな電位差を与えることができ
ないという問題点がある。
、劣化を促進するのに有効な手段としては、制御ゲート
（１）とドレイン（３）間に大きな電位差を与えて電界
によシミ子を加速するという手段があるが、従来の装置
のように第３図及び第４図に示す接続では、すべてのメ
モリトランジスタ（８）の制御ゲート（１）とドレイ″
ｆ＋３１間に同時に、大きな電位差を与えることができ
ないという問題点がある。
この発明は上記のような問題点全解決するためになされ
たもので、すべてのメモリトランジスタについて同時に
電界による電子加速試験を行うことが可能な半導体記憶
装置を得ることを目的としている。
たもので、すべてのメモリトランジスタについて同時に
電界による電子加速試験を行うことが可能な半導体記憶
装置を得ることを目的としている。
この発明ではＲＥＡＤ ｆｔ１ｌｊ １１１１線、ＷＲ
ＩＴＥ制御線の他にＢ、１．制御線を設け、Ｂ、１．？
１ｊｌＪ御線上に論理１」の信号を出力したとき、すべ
てのメモリトランジスタの制御ゲートとドレイン間に試
験電圧が加えられるようにした。ここにＢ、１． と
はバーンインｊｂｕｒｎ−ｉｎ）を意味し製造上の欠陥
をとり除くために、早い時点でシステムの機能試験をす
ることを言い、この発明では主としてトンネル酸化膜、
ポリ−ポリ間酸化膜における欠陥（欠陥が存在すれば）
を早期に検出する試験である。
ＩＴＥ制御線の他にＢ、１．制御線を設け、Ｂ、１．？
１ｊｌＪ御線上に論理１」の信号を出力したとき、すべ
てのメモリトランジスタの制御ゲートとドレイン間に試
験電圧が加えられるようにした。ここにＢ、１． と
はバーンインｊｂｕｒｎ−ｉｎ）を意味し製造上の欠陥
をとり除くために、早い時点でシステムの機能試験をす
ることを言い、この発明では主としてトンネル酸化膜、
ポリ−ポリ間酸化膜における欠陥（欠陥が存在すれば）
を早期に検出する試験である。
〔作用〕
製造上の欠陥があれば、Ｂ、１． 制御線に論理「１
」の信号を出力するだけで、簡単に検出することができ
る。
」の信号を出力するだけで、簡単に検出することができ
る。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第４
図と同一符号は同−又は相当部分を示し、（２９）はＶ
ｒｅｆす２（′ｇ２の基準電圧） 、（３０） ｎ Ｖ
ｒｅｆφ３（第３の基準電圧）、（３１）はＢ、１．制
御線、（３２）、（３３）はそれぞれトランスファゲー
トである。第１図において第４図と同一符号の部分は同
様に動作するのでその説明を省略する。
図と同一符号は同−又は相当部分を示し、（２９）はＶ
ｒｅｆす２（′ｇ２の基準電圧） 、（３０） ｎ Ｖ
ｒｅｆφ３（第３の基準電圧）、（３１）はＢ、１．制
御線、（３２）、（３３）はそれぞれトランスファゲー
トである。第１図において第４図と同一符号の部分は同
様に動作するのでその説明を省略する。
バーンイン時にはＢ、１． 制御線（３１）上の信号
を論理「１」（”Ｈルーベル）とするとロウデコーダ（
１２）及びコラムデコーダ（１４）からのすべての出力
線上の信号が論理「１」となり、すべてのメモリセルが
同時にアクセスされる。その時Ｖｒｅｆ≠２ （２９）
の出力はゲート（３２）からすべてのＩ１０線（１８）
上に出力され、すべてのメモリトランジスタ（８）のド
レイン（３）に加えられる。またＶｒｅｆす３（３０）
の出力はゲート（３３）から端子Ａ□。、Ａ２゜を経て
すべてのメモリトランジスタ（８）の制御ゲート（１）
に加えられる。
を論理「１」（”Ｈルーベル）とするとロウデコーダ（
１２）及びコラムデコーダ（１４）からのすべての出力
線上の信号が論理「１」となり、すべてのメモリセルが
同時にアクセスされる。その時Ｖｒｅｆ≠２ （２９）
の出力はゲート（３２）からすべてのＩ１０線（１８）
上に出力され、すべてのメモリトランジスタ（８）のド
レイン（３）に加えられる。またＶｒｅｆす３（３０）
の出力はゲート（３３）から端子Ａ□。、Ａ２゜を経て
すべてのメモリトランジスタ（８）の制御ゲート（１）
に加えられる。
Ｖｒｅｆす２ （２９）の電圧を正の電圧、Ｖｒｅｆす
３（３０）の電圧を接地電位とすると制御ゲート（１）
から浮遊ゲート＋２１、浮遊ゲートシ）からドレイン（
３）に向かう方向に電子が加速される電界が形成される
。またＶｒｅｆす３（’３０）の電圧を正の電圧、Ｖｒ
ｅｆす２（２９）の電圧を接地電位とすると逆の方向に
電子が加速される電界が形成される。Ｖｒｅｆす２ （
２９） 、Ｖｒｅｆ＋３ （３０）の電圧をメモリトラ
ンジスタ（８）の特性に合せて、適当に選ぶことによジ
、初期不良の発生を加速することができ、バーンインを
実行することができる。
３（３０）の電圧を接地電位とすると制御ゲート（１）
から浮遊ゲート＋２１、浮遊ゲートシ）からドレイン（
３）に向かう方向に電子が加速される電界が形成される
。またＶｒｅｆす３（’３０）の電圧を正の電圧、Ｖｒ
ｅｆす２（２９）の電圧を接地電位とすると逆の方向に
電子が加速される電界が形成される。Ｖｒｅｆす２ （
２９） 、Ｖｒｅｆ＋３ （３０）の電圧をメモリトラ
ンジスタ（８）の特性に合せて、適当に選ぶことによジ
、初期不良の発生を加速することができ、バーンインを
実行することができる。
＠５図は第３図のメモリセルアレイに対し読出し／書込
みを行う従来の回路の他の例を示すブロック図で、第５
図において第４図と同一符号は同−又は相当部分を示し
、（３４）は入力線、（３５）は出力線である。第６図
はこの発明の他の実施例を示すブロック図で、第５図の
従来の回路に対応するものである。
みを行う従来の回路の他の例を示すブロック図で、第５
図において第４図と同一符号は同−又は相当部分を示し
、（３４）は入力線、（３５）は出力線である。第６図
はこの発明の他の実施例を示すブロック図で、第５図の
従来の回路に対応するものである。
また第７図は第３図のメモリセルアレイに対し読出し／
を込みを行う従来の回路の更に他の例を示すブロック図
で、第７図において第４図と同一符号は同−又は相当部
分を示し、ページ書込みモードの機能を備えるため各ビ
ット線、制御ゲート線ごとにラッチが設けられている。
を込みを行う従来の回路の更に他の例を示すブロック図
で、第７図において第４図と同一符号は同−又は相当部
分を示し、ページ書込みモードの機能を備えるため各ビ
ット線、制御ゲート線ごとにラッチが設けられている。
Ｗ、８図はこの発明の更に他の実施例を示すブロック図
で、第８図のＰＩＯｊ ｐＨ〜Ｐｉｎ ａ Ｐ２Ｑ
ｒＰ２１〜Ｐ２ｎの出力を第７図の同符号の点に接続す
ることによって第７図に示すように構成されている従来
の回路に対応するこの発明の装置となる。
で、第８図のＰＩＯｊ ｐＨ〜Ｐｉｎ ａ Ｐ２Ｑ
ｒＰ２１〜Ｐ２ｎの出力を第７図の同符号の点に接続す
ることによって第７図に示すように構成されている従来
の回路に対応するこの発明の装置となる。
以上のようにこの発明によれば、バーンイン時にすべて
のメモリトランジスタに対して同時に電子の電界加速が
可能なように構成したので、バーンイン時間を短縮し信
頼性を向上することができる。
のメモリトランジスタに対して同時に電子の電界加速が
可能なように構成したので、バーンイン時間を短縮し信
頼性を向上することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は浮遊ゲート型ｇＥＰＲＯＭのメモリトランジスタの構
成を示す断面略図、第３図はＥＥＰＲＯＭの構成とそれ
にアクセスするための回路を示す接続図、第４図は第３
図に示すメモリセルアレイに対する胱出し／書込みを行
う回路の一例を示すブロック図、第５図は第３図のメモ
リセルアレイに対し読出し／書込みを行う従来の回路の
他の例を示すブロック図、第６図はこの発明の他の実施
例を示すブロワ゛り図、第７図は第３図のメモリセルア
レイに対し読出し／書込みを行う従来の回路の更に他の
例を示すブロック図、第８図はこの発明の更に他の実施
例を示すブロック図。 （１）は制御ゲート、（２）は浮遊ゲート、１３１はド
レイン、ｆ７＋、＋９１． （２０） 、 （２３）
、 （２５） 、 （２７） 。 （３２） 、 （３３）はそれぞれトランスファゲート
、（８）はメモリトランジスタ、（１２）ハロウデコー
ダ、（１４） Ｕコントロ−ル、（１７）はコントロー
ル線、（１８）はエル線、（２１）はセンスアンプ、（
２６）はＶｒｅｆす１ 、 （２９）はＶｒｅｆ ＋２
、 （３０）はＶｒｅｆす３１．（３１）はＢ、Ｉ。 制御線。 尚、各図中向−符号は同−又は相当部分を示す。
は浮遊ゲート型ｇＥＰＲＯＭのメモリトランジスタの構
成を示す断面略図、第３図はＥＥＰＲＯＭの構成とそれ
にアクセスするための回路を示す接続図、第４図は第３
図に示すメモリセルアレイに対する胱出し／書込みを行
う回路の一例を示すブロック図、第５図は第３図のメモ
リセルアレイに対し読出し／書込みを行う従来の回路の
他の例を示すブロック図、第６図はこの発明の他の実施
例を示すブロワ゛り図、第７図は第３図のメモリセルア
レイに対し読出し／書込みを行う従来の回路の更に他の
例を示すブロック図、第８図はこの発明の更に他の実施
例を示すブロック図。 （１）は制御ゲート、（２）は浮遊ゲート、１３１はド
レイン、ｆ７＋、＋９１． （２０） 、 （２３）
、 （２５） 、 （２７） 。 （３２） 、 （３３）はそれぞれトランスファゲート
、（８）はメモリトランジスタ、（１２）ハロウデコー
ダ、（１４） Ｕコントロ−ル、（１７）はコントロー
ル線、（１８）はエル線、（２１）はセンスアンプ、（
２６）はＶｒｅｆす１ 、 （２９）はＶｒｅｆ ＋２
、 （３０）はＶｒｅｆす３１．（３１）はＢ、Ｉ。 制御線。 尚、各図中向−符号は同−又は相当部分を示す。
Claims (4)
- （１）ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａ
ｓａｂｌｅｐｒｏｇｒａｍ−ｍａｂｌｅＲＯＭ）と、こ
のＥＥＰＲＯＭへの書込み回路と、このＥＥＰＲＯＭか
らの読出し回路とを備えた半導体記憶装置において、 上記ＥＥＰＲＯＭを構成するすべてのメモリトランジス
タの制御ゲートとドレイン間に、あらかじめ定めた値の
電圧を加えるよう制御する制御回路を備えたことを特徴
とする半導体記憶装置。 - （２）ＥＥＰＲＯＭへの書込み回路とこのＥＥＰＲＯＭ
からの読出し回路とは、書込み又は読出すべきアドレス
位置を示すアドレス信号を上位部分のロウアドレスと下
位部分のコラムアドレスに分け、ロウアドレスが入力さ
れるロウデコーダとコラムアドレスが入力されるコラム
デコーダとを備え、上記ロウデコーダの出力と上記コラ
ムデコーダの出力とによって定められるアドレス位置へ
の書込み又は読出しを実行し、 メモリトランジスタの制御ゲートとドレイン間に、あら
かじめ定めた値の電圧を加えるよう制御する制御回路は
、上記ロウデコーダのすべての出力線と上記コラムデコ
ーダのすべての出力線とによって定められるすべてのメ
モリトランジスタを同時に選択するよう制御することを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。 - （３）ＥＥＰＲＯＭを構成するすべてのメモリトランジ
スタの制御ゲートとドレイン間に、あらかじめ定めた値
の電圧を加えるよう制御する制御回路は、読出し時には
センスアンプが接続されるＩ／Ｏ線に第２の基準電圧を
接続し、上記読出し時には第１の基準電圧が接続される
コントロール線に第３の基準電圧を接続するよう制御す
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。 - （４）第２の基準電圧と第３の基準電圧との差電圧は、
メモリトランジスタの浮遊ゲートの電子を電界加速する
ことによって当該メモリトランジスタの信頼性を試験で
きる値に定められることを特徴とする特許請求の範囲第
３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172632A JPS6233400A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172632A JPS6233400A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233400A true JPS6233400A (ja) | 1987-02-13 |
Family
ID=15945475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172632A Pending JPS6233400A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233400A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132273A (en) * | 1977-04-22 | 1978-11-17 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS595498A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 読出し専用の半導体記憶装置 |
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
-
1985
- 1985-08-05 JP JP60172632A patent/JPS6233400A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132273A (en) * | 1977-04-22 | 1978-11-17 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS595498A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 読出し専用の半導体記憶装置 |
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
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