JPS595498A - 読出し専用の半導体記憶装置 - Google Patents
読出し専用の半導体記憶装置Info
- Publication number
- JPS595498A JPS595498A JP57114243A JP11424382A JPS595498A JP S595498 A JPS595498 A JP S595498A JP 57114243 A JP57114243 A JP 57114243A JP 11424382 A JP11424382 A JP 11424382A JP S595498 A JPS595498 A JP S595498A
- Authority
- JP
- Japan
- Prior art keywords
- output
- current
- word lines
- output terminals
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、製造プロセスで所要とするデータが書込まれ
る読出し専用の半導体記憶装置（マスクＲＯＭ）に関し
、特に該記憶装置の出力電流測定を容易にしようとする
ものである。
る読出し専用の半導体記憶装置（マスクＲＯＭ）に関し
、特に該記憶装置の出力電流測定を容易にしようとする
ものである。
技術の背景
ユーザの指定するデータを製造プロセスで書込むマスク
ＲＯＭは、出力端子の電流供給能力が不充分であると外
部に接続するゲートを満足に駆動できない。出力端子を
流れる電流の１つは、第３図に示すように内部データが
“１″のときオンとなる出カバソファのトランジスタＱ
１を通して電源ＶＣＣから出力端子１を通して外部のゲ
ー） （ＴＴＬとする） Ｇ ＋側に流れ出る電流Ｉ
ｏｎであり、他の１つは内部データが“０”のときオン
となるトランジスタＱ２を通して外部から流れ込んでア
ーースヘ落とされる電流■。！、である。電流■。Ｈが
小さ過ぎると寄生容量Ｃを迅速に充電できないのでゲー
トＧ＋をオンにするのが遅くなる。また電流１０Ｌが小
さ過ぎると寄生容量Ｃを迅速に放電させることができな
いのでゲー） Ｇ ＋をオフにするのが遅くなる。この
ようなマスクＲＯＭは良品ではないので出荷前にチェッ
クしておく必要がある。
ＲＯＭは、出力端子の電流供給能力が不充分であると外
部に接続するゲートを満足に駆動できない。出力端子を
流れる電流の１つは、第３図に示すように内部データが
“１″のときオンとなる出カバソファのトランジスタＱ
１を通して電源ＶＣＣから出力端子１を通して外部のゲ
ー） （ＴＴＬとする） Ｇ ＋側に流れ出る電流Ｉ
ｏｎであり、他の１つは内部データが“０”のときオン
となるトランジスタＱ２を通して外部から流れ込んでア
ーースヘ落とされる電流■。！、である。電流■。Ｈが
小さ過ぎると寄生容量Ｃを迅速に充電できないのでゲー
トＧ＋をオンにするのが遅くなる。また電流１０Ｌが小
さ過ぎると寄生容量Ｃを迅速に放電させることができな
いのでゲー） Ｇ ＋をオフにするのが遅くなる。この
ようなマスクＲＯＭは良品ではないので出荷前にチェッ
クしておく必要がある。
従来技術と問題点
上述したｌｏｔ、 ／ ＩＯＨのチェックは全ての出力
端子（８本が一般的）について行う必要があるが、１つ
のアドレスでアクセスされる８ビツトデータのパターン
はアドレスによって異なるのが一般的であり、またユー
ザの仕様が異なれば一致するのが希であるから、一義的
に試験用のアドレスを設定することはできない。このた
め従来は、（１）全データ中に８ビツトオール“ｌ”ま
たは“０゛のパターンが含まれていることが判明してい
る場合には試験時に外部からそのアドレスを与えて試験
する、（２）チップ内部にオール“′１゛′または“０
”パターンのザーチ機能を持た一ロて試験時にそのアド
レスを自動的にアクセスさせる、等の方法をとるが、こ
れらはいずれも内部データにオール“１”または“′０
”パターンが含まれることを前提としているので一般的
でない。第３は同時にではないが全ての出力端子に１′
”または“０″が出るまでアドレスを逐次切換えて試験
する方法である。この方法によれば内部データにオール
“１”または“０”がなくともよいが、全出力端子の試
験が済むまでアドレスを変える必要があり、試験時間が
かかる欠点がある。
端子（８本が一般的）について行う必要があるが、１つ
のアドレスでアクセスされる８ビツトデータのパターン
はアドレスによって異なるのが一般的であり、またユー
ザの仕様が異なれば一致するのが希であるから、一義的
に試験用のアドレスを設定することはできない。このた
め従来は、（１）全データ中に８ビツトオール“ｌ”ま
たは“０゛のパターンが含まれていることが判明してい
る場合には試験時に外部からそのアドレスを与えて試験
する、（２）チップ内部にオール“′１゛′または“０
”パターンのザーチ機能を持た一ロて試験時にそのアド
レスを自動的にアクセスさせる、等の方法をとるが、こ
れらはいずれも内部データにオール“１”または“′０
”パターンが含まれることを前提としているので一般的
でない。第３は同時にではないが全ての出力端子に１′
”または“０″が出るまでアドレスを逐次切換えて試験
する方法である。この方法によれば内部データにオール
“１”または“０”がなくともよいが、全出力端子の試
験が済むまでアドレスを変える必要があり、試験時間が
かかる欠点がある。
発明の目的
本発明は、内部データとは無関係に出力端子をオール“
１”または“０”の状態にする回路を付加して、Ｉｏｌ
、 ／ Ｉ ｏｎの測定時間を短縮しようとするもので
ある。
１”または“０”の状態にする回路を付加して、Ｉｏｌ
、 ／ Ｉ ｏｎの測定時間を短縮しようとするもので
ある。
発明の構成
本発明は、製造プロセスでデータが書込まれる読出し専
用の半導体記憶装置であって、全コラム線を同時に選択
する回路と、全ワード線を同時に選択する回路と、全ワ
ード線を同時に非選択状態にする回路とを設け、これら
の回路を試験時に動作させて出力端子をハイレベル、ロ
ーレベルにシテ出力電流流出、流入機能を試験可能とし
てなることを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
用の半導体記憶装置であって、全コラム線を同時に選択
する回路と、全ワード線を同時に選択する回路と、全ワ
ード線を同時に非選択状態にする回路とを設け、これら
の回路を試験時に動作させて出力端子をハイレベル、ロ
ーレベルにシテ出力電流流出、流入機能を試験可能とし
てなることを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示す図で、１ビット分につ
いてのみ示す−０従って１は本例では８本ある出力端子
のうちの１本である。２も同様に８個あるうちの１つの
出カバソファで、その出力段には第３図のトランジスタ
Ｑｌ、Ｑ２を備える。３ば選択されたセルを通して電流
が流れれば“１”、流れなければ“θ″という判定を下
すセンスアンプで、データ゛１″で出カバソファ２のト
ランジスタＱ＋側をオンにしくＧ２側はオフ）、逆にデ
ータ”ｏ”でトランジスタＱ２側をオンにする。
いてのみ示す−０従って１は本例では８本ある出力端子
のうちの１本である。２も同様に８個あるうちの１つの
出カバソファで、その出力段には第３図のトランジスタ
Ｑｌ、Ｑ２を備える。３ば選択されたセルを通して電流
が流れれば“１”、流れなければ“θ″という判定を下
すセンスアンプで、データ゛１″で出カバソファ２のト
ランジスタＱ＋側をオンにしくＧ２側はオフ）、逆にデ
ータ”ｏ”でトランジスタＱ２側をオンにする。
ＭＣＩ、Ｍ（，２，・・・・・・は７トリクス状に配列
されたセルで、ＭＣ＋のようにコラム線ＣＬ＋に接続さ
れていないセルはデータ″Ｏ″を示し、またＭＣ２のよ
うにコラム線ＣＬ２に接続されているセルはデータ“１
”を示す。Ｑ、、、ＱＢ、・・・・・・はコラム線ＣＬ
Ｉ’、ＣＬ２．・・・・・・を選択するゲート、４ばこ
れらの１つだりをオンにするコラムデコーダである。メ
モリセルＭＣＩ、ＭＣ２，・・・・・・はワード線ＷＬ
４ 、 Ｗｌ−２、・・・・・・で選択される。５は
これらの１本だけを選択レベルにするローデコーダであ
る。これらのデコーダ４．５は通常動作ではアドレスハ
ソファ６からのコラムアドレスおよびローアドレスを受
けて、その交点のセル情報だけがセンスアンプ３へ入力
するような出力を生しる。
されたセルで、ＭＣ＋のようにコラム線ＣＬ＋に接続さ
れていないセルはデータ″Ｏ″を示し、またＭＣ２のよ
うにコラム線ＣＬ２に接続されているセルはデータ“１
”を示す。Ｑ、、、ＱＢ、・・・・・・はコラム線ＣＬ
Ｉ’、ＣＬ２．・・・・・・を選択するゲート、４ばこ
れらの１つだりをオンにするコラムデコーダである。メ
モリセルＭＣＩ、ＭＣ２，・・・・・・はワード線ＷＬ
４ 、 Ｗｌ−２、・・・・・・で選択される。５は
これらの１本だけを選択レベルにするローデコーダであ
る。これらのデコーダ４．５は通常動作ではアドレスハ
ソファ６からのコラムアドレスおよびローアドレスを受
けて、その交点のセル情報だけがセンスアンプ３へ入力
するような出力を生しる。
これに対し本発明により追加された全コラム選択アドレ
スハソファ７およびオアゲートＧ、、、Ｇ１２、・・・
・・・は試験時に全コラム線ＣＬＩ、ＣＬ２゜・・・・
・・を同時に選択状態にする。また全ワード選択アドレ
スハソファ８とオアゲーｌ−０２１” Ｇ２ｎは試験時
に全ワード線ＷＬ１〜ＷＬｎを同時に選択状態にする。
スハソファ７およびオアゲートＧ、、、Ｇ１２、・・・
・・・は試験時に全コラム線ＣＬＩ、ＣＬ２゜・・・・
・・を同時に選択状態にする。また全ワード選択アドレ
スハソファ８とオアゲーｌ−０２１” Ｇ２ｎは試験時
に全ワード線ＷＬ１〜ＷＬｎを同時に選択状態にする。
さらに全ソ、−ド非選択アドレスバッファ９とアンドゲ
ートＧ３．〜Ｇ３ｎは試験時に全ワード線ＷＬ１〜Ｗ
Ｉ−ｎを同時に非選択状態にする。
ートＧ３．〜Ｇ３ｎは試験時に全ワード線ＷＬ１〜Ｗ
Ｉ−ｎを同時に非選択状態にする。
これらのハソファ７〜９は通常動作では与えられない高
電圧を試験時に受けてその出力をＨ（ハイ）にする。ハ
ソファ９の出力がＨになるとインバータＩＯの出力はＬ
（ロー）になるので全てのアンドゲートＧ３１〜Ｇ、ｎ
の出力は強制的にＬになり、全ワード線ＷＬ＋〜ＷＬｎ
は非選択となる。これに対しハソファ８の出力がＨにな
ると全てのオアゲートＧ２１〜Ｇ２ｎの出力は強制的に
■］になり、全ワード線ＷＬ１〜ＷＬｎは同時に選択さ
れる。但し、このときはへソファ９の出力をＬにしてア
ンドゲートＧ ３１ ”−Ｇ３ ｎを全て開いておく。
電圧を試験時に受けてその出力をＨ（ハイ）にする。ハ
ソファ９の出力がＨになるとインバータＩＯの出力はＬ
（ロー）になるので全てのアンドゲートＧ３１〜Ｇ、ｎ
の出力は強制的にＬになり、全ワード線ＷＬ＋〜ＷＬｎ
は非選択となる。これに対しハソファ８の出力がＨにな
ると全てのオアゲートＧ２１〜Ｇ２ｎの出力は強制的に
■］になり、全ワード線ＷＬ１〜ＷＬｎは同時に選択さ
れる。但し、このときはへソファ９の出力をＬにしてア
ンドゲートＧ ３１ ”−Ｇ３ ｎを全て開いておく。
従ってハソファ８，９ば１個で代用してその出力を直接
及びインバータ１０を通して取り出すようにしてもよい
。また全非選択はコラム側で行なってもよい。
及びインバータ１０を通して取り出すようにしてもよい
。また全非選択はコラム側で行なってもよい。
全ワード線が同時に選択されると全てのセルが同時に選
択されノこ多重選択の状態になる。こ−の状態では書込
まれたデータが全て“ｏ゛でない限り（この様なケース
は通常あり得ない。またが＼るケースがあってもよく、
そのときは通常使用時も当該出力端子は常に出力“０パ
であるから、出方” １ ”の状態つまり■。１．を測
定する必要がない）“ビのセルが存在するので、そこに
電流通路が形成される。これによりセンスアンプ３はデ
ータ“１ ”を検出するので出カバソファ２がら出力端
子１に電流Ｉ。□が流れる。この場合同時に多数のセル
が１゛であるとセンスアンプ３がらの電流はこれらに分
流するが、予めセンスアンプ３がらセル側の流れる電流
の上限を制限しておけば問題はない。またこのときは各
セルへ流れる個々の電流値は小さくなることもあり得る
が、センスアンプ３での検出はトータルの電流値につい
て行われるのでデータ” １ ”の検出に支障はない。
択されノこ多重選択の状態になる。こ−の状態では書込
まれたデータが全て“ｏ゛でない限り（この様なケース
は通常あり得ない。またが＼るケースがあってもよく、
そのときは通常使用時も当該出力端子は常に出力“０パ
であるから、出方” １ ”の状態つまり■。１．を測
定する必要がない）“ビのセルが存在するので、そこに
電流通路が形成される。これによりセンスアンプ３はデ
ータ“１ ”を検出するので出カバソファ２がら出力端
子１に電流Ｉ。□が流れる。この場合同時に多数のセル
が１゛であるとセンスアンプ３がらの電流はこれらに分
流するが、予めセンスアンプ３がらセル側の流れる電流
の上限を制限しておけば問題はない。またこのときは各
セルへ流れる個々の電流値は小さくなることもあり得る
が、センスアンプ３での検出はトータルの電流値につい
て行われるのでデータ” １ ”の検出に支障はない。
これに対し全ワード線を同時に非選択にするとセルの状
態によらずセンスアンプ３からの電流は定常状態では全
く流れない。これは通常動作で選択したセルが“Ｏ°゛
の場合に相当するので、出力バッファ２は出力端子１か
ら電流ＩＯＬを引込む。これらの動作は全て本例では８
つの出力端子全部について同時に行われるので、各出力
端子に電流計を接続しておけば各端子同時にＪｏｎ 、
Ｉｏ＋、の測定ができ、短時間で試験が完了する。
態によらずセンスアンプ３からの電流は定常状態では全
く流れない。これは通常動作で選択したセルが“Ｏ°゛
の場合に相当するので、出力バッファ２は出力端子１か
ら電流ＩＯＬを引込む。これらの動作は全て本例では８
つの出力端子全部について同時に行われるので、各出力
端子に電流計を接続しておけば各端子同時にＪｏｎ 、
Ｉｏ＋、の測定ができ、短時間で試験が完了する。
ハソアア７〜９が有効出力を生じるアドレスは通常動作
に使用されるアドレスの任意３つとする。
に使用されるアドレスの任意３つとする。
第２図は全ワード選択アドレスバッファ８に関する要部
説明図で、Ｔ、Ｔ’ はアドレス端子を示す。
説明図で、Ｔ、Ｔ’ はアドレス端子を示す。
端子１゛とアドレスバッファ６との間には通常のデプレ
ッション型ＭＯＳトランジスタＱ２．とエンハンスメン
ト型ＭＯ３）ランジスタＱ２２からなるインバータが接
続されているのに対し、端子Ｔ′と全ワード選択アドレ
スバッファ８の間にはスレッシュホールド電圧ｖｔｈが
１６〜１８Ｖと高い駆動用ＭＯ３）ランジスタＱ２イを
用いたインバータを接続する。Ｑ２１は９前トランジス
タである。このようにずれば端子′Ｆが通常のＴＴＬレ
ヘレベアトルスで使用されているときはトランジスタＱ
２４ば常にオフであるからへソファ８の出力はＬを保つ
。これに対し端子′【′に全ワード選択用の高電圧を入
れるとトランジスタＱ２４はオンになり、バッファ８の
出力はＨになる。このときトランジスタＱ２、もオンに
なるが、オアゲー） Ｇ２□の一方の入力が強制的にＨ
になっているので、該ゲートの出力はＨを保つ。他のバ
ッファ７．９についても同様である。
ッション型ＭＯＳトランジスタＱ２．とエンハンスメン
ト型ＭＯ３）ランジスタＱ２２からなるインバータが接
続されているのに対し、端子Ｔ′と全ワード選択アドレ
スバッファ８の間にはスレッシュホールド電圧ｖｔｈが
１６〜１８Ｖと高い駆動用ＭＯ３）ランジスタＱ２イを
用いたインバータを接続する。Ｑ２１は９前トランジス
タである。このようにずれば端子′Ｆが通常のＴＴＬレ
ヘレベアトルスで使用されているときはトランジスタＱ
２４ば常にオフであるからへソファ８の出力はＬを保つ
。これに対し端子′【′に全ワード選択用の高電圧を入
れるとトランジスタＱ２４はオンになり、バッファ８の
出力はＨになる。このときトランジスタＱ２、もオンに
なるが、オアゲー） Ｇ２□の一方の入力が強制的にＨ
になっているので、該ゲートの出力はＨを保つ。他のバ
ッファ７．９についても同様である。
発明の効果
以上述べたように本発明によれば、簡単な回路構成を付
加するだけでマスクＲＯＭの出力電流Ｉ。１．。
加するだけでマスクＲＯＭの出力電流Ｉ。１．。
１０１１を短時間で測定することができる。
第１図は本発明の一実施例を示す構成図、第２図はアド
レス端子共用の説明図、第３図はマスクＲＯＭの出力電
流の説明図である。 図中、１は出力端子、２は出カバソファ、３はセンスア
ンプ、７は全コラム選択アドレスバッファ、８は全ワー
ド選択アドレスバッファ、９は全ワード非選択アドレス
バッファ、ＭＣＩ、ＭＣ２゜・・・・・・はセル、ＣＬ
＋、ＣＬ ２．・・・・・・はコラム線、ＷＬ ＋
、ＷＬ２はワード線である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 ０
レス端子共用の説明図、第３図はマスクＲＯＭの出力電
流の説明図である。 図中、１は出力端子、２は出カバソファ、３はセンスア
ンプ、７は全コラム選択アドレスバッファ、８は全ワー
ド選択アドレスバッファ、９は全ワード非選択アドレス
バッファ、ＭＣＩ、ＭＣ２゜・・・・・・はセル、ＣＬ
＋、ＣＬ ２．・・・・・・はコラム線、ＷＬ ＋
、ＷＬ２はワード線である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 ０
Claims (1)
- 製造プロセスでデータが書込まれる読出し専用の半導体
記憶装置であって、全コラム線を同時に選択する回路と
、全ワード線を同時に選択する回路と、全ワード線を同
時に非選択状態にする回路とを設け、これらの回路を試
験時に動作させて出力端子をハイレベル、ローレベルに
して出力電流流出、流入機能を試験可能としてなること
を特徴とする、読出し専用の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114243A JPS595498A (ja) | 1982-07-01 | 1982-07-01 | 読出し専用の半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114243A JPS595498A (ja) | 1982-07-01 | 1982-07-01 | 読出し専用の半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595498A true JPS595498A (ja) | 1984-01-12 |
Family
ID=14632860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114243A Pending JPS595498A (ja) | 1982-07-01 | 1982-07-01 | 読出し専用の半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0206695A2 (en) * | 1985-06-17 | 1986-12-30 | Fujitsu Limited | Semiconductor memory device adapted to carry out operation test |
| JPS6233400A (ja) * | 1985-08-05 | 1987-02-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05182500A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 半導体記憶装置 |
-
1982
- 1982-07-01 JP JP57114243A patent/JPS595498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0206695A2 (en) * | 1985-06-17 | 1986-12-30 | Fujitsu Limited | Semiconductor memory device adapted to carry out operation test |
| JPS6233400A (ja) * | 1985-08-05 | 1987-02-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05182500A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 半導体記憶装置 |
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