JPS6334800A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6334800A JPS6334800A JP61178231A JP17823186A JPS6334800A JP S6334800 A JPS6334800 A JP S6334800A JP 61178231 A JP61178231 A JP 61178231A JP 17823186 A JP17823186 A JP 17823186A JP S6334800 A JPS6334800 A JP S6334800A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- dummy
- writing
- drain
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 54
- 239000006185 dispersion Substances 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ、特にフローティングゲート型の
構造をもつ電界効果トランジスタを主な構成要素とする
大容量の半導体メモリに関する。
構造をもつ電界効果トランジスタを主な構成要素とする
大容量の半導体メモリに関する。
書き替え可能な従来の半導体メモリの単位メモリセルは
、第３図に示すフローティングゲート型がほとんどであ
る。この型の半導体メモリの書き込みは、第３図におい
て、コントロールゲート１に書き込み用ゲート電圧（以
下■。２レベルと記す）を印加した状態で、トレイン３
に書き込み用ドレイン電圧（以下Ｖ。Ｐレベルと記す〉
を印加することによって生じた基板５内の電子（エレク
トロン）がコントロール・ゲート１の高電圧（Ｖａｐミ
ルレベルよる強電界に引かれフローティング・ゲート２
に飛び込み、フローティング・ゲート２が負に帯電する
ことによってそのメモリセルの閾値電圧が上がることに
よってなされる。
、第３図に示すフローティングゲート型がほとんどであ
る。この型の半導体メモリの書き込みは、第３図におい
て、コントロールゲート１に書き込み用ゲート電圧（以
下■。２レベルと記す）を印加した状態で、トレイン３
に書き込み用ドレイン電圧（以下Ｖ。Ｐレベルと記す〉
を印加することによって生じた基板５内の電子（エレク
トロン）がコントロール・ゲート１の高電圧（Ｖａｐミ
ルレベルよる強電界に引かれフローティング・ゲート２
に飛び込み、フローティング・ゲート２が負に帯電する
ことによってそのメモリセルの閾値電圧が上がることに
よってなされる。
従来の半導体メモリを示す第２図において同一デイジッ
ト線上のメモリセル群（Ｑ３ 、Ｑ４． ・・。
ト線上のメモリセル群（Ｑ３ 、Ｑ４． ・・。
Ｑ、）のうちメモリセルＱ、に書き込みが行なう時、書
き込みトランジスタＱ＋とＹセレクタトランジスタＱ２
をオンし、メモリセルＱ３ 、Ｑ４゜・・・、Ｑｎのう
ちＱ３だけをオン、すなわちコン′ｌ−ロール・ゲート
をｖＧＰレベル、ドレインをＶＤＰレベル、ソースを接
地電位（以下ＧＮＤレベルと記す）にする。この時、Ｑ
３以外のメモリセル群（Ｑ４．・・・、Ｑ、）において
はコントロール・ゲートとソースをＧＮＤレベル、ドレ
インをＶ。Ｐレベルという状態にする。ここで、このＱ
４．・・・、Ｑゎのメモリセル群の中でデータを書き込
み終えたメモリセルがある時、フローティング・ゲート
とドレイン間（以下ＦＤ問と記す）の電位差により、デ
ータが書かれているメモリセルのフローティング・ゲー
トに蓄えられた電子（エレクトロン）がトレインに著し
く散失するという不良現象が起こることがある。
き込みトランジスタＱ＋とＹセレクタトランジスタＱ２
をオンし、メモリセルＱ３ 、Ｑ４゜・・・、Ｑｎのう
ちＱ３だけをオン、すなわちコン′ｌ−ロール・ゲート
をｖＧＰレベル、ドレインをＶＤＰレベル、ソースを接
地電位（以下ＧＮＤレベルと記す）にする。この時、Ｑ
３以外のメモリセル群（Ｑ４．・・・、Ｑ、）において
はコントロール・ゲートとソースをＧＮＤレベル、ドレ
インをＶ。Ｐレベルという状態にする。ここで、このＱ
４．・・・、Ｑゎのメモリセル群の中でデータを書き込
み終えたメモリセルがある時、フローティング・ゲート
とドレイン間（以下ＦＤ問と記す）の電位差により、デ
ータが書かれているメモリセルのフローティング・ゲー
トに蓄えられた電子（エレクトロン）がトレインに著し
く散失するという不良現象が起こることがある。
メモリセル群のどれがで散失不良があったことを短時間
に検出するために従来は第２図において全ての書き込み
メモリセル群（Ｑ３ 、 Ｑ４ 、・・・。
に検出するために従来は第２図において全ての書き込み
メモリセル群（Ｑ３ 、 Ｑ４ 、・・・。
Ｑ、）に書き込んだ状態で、Ｑ３ 、 Ｑ４ 、・・・
。
。
Ｑｎの全てをオフ、すなわちコントロール・ゲーＩ−と
ソースをＧＮＤレベルにし、書き込みトランジスタＱ＋
とＹセレクタトランジスタＱ２をオンさせることにより
、メモリセル群（Ｑ３ 、 Ｑ４ 。
ソースをＧＮＤレベルにし、書き込みトランジスタＱ＋
とＹセレクタトランジスタＱ２をオンさせることにより
、メモリセル群（Ｑ３ 、 Ｑ４ 。
・・・、Ｑ、）のドレインを■ＤＰレベルにして、ＦＤ
間に電位差を生じさせている。
間に電位差を生じさせている。
実際の書き込み状態は第２図において同一デイジット線
上のメモリセル群（Ｑ３ 、Ｑ＜ 、・・・。
上のメモリセル群（Ｑ３ 、Ｑ＜ 、・・・。
Ｑ、）のうち、いずれか１つのメモリセルに書き込みが
行なわれているために、その書き込み電流による書き込
みトランジスタＱ１とＹセレクタトランジスタＱ２の電
圧降下により、そのメモリセルのドレイン電圧は外部か
ら供給されたＶＯｐレベルにより低くなる。
行なわれているために、その書き込み電流による書き込
みトランジスタＱ１とＹセレクタトランジスタＱ２の電
圧降下により、そのメモリセルのドレイン電圧は外部か
ら供給されたＶＯｐレベルにより低くなる。
しかし、上述の散失不良を検出する方法では、同一デイ
ジツト線上全てのメモリセルＱ、３．Ｑ４ 。
ジツト線上全てのメモリセルＱ、３．Ｑ４ 。
・・・、ＱｏがオフしているためにメモリセルＱ３゜Ｑ
４．・・・、Ｑｎのドレインに外部がら供給されな■Ｄ
Ｐレベルがそのまま印加されることになり、実際の書き
込み状態とは異なるという欠点があった。
４．・・・、Ｑｎのドレインに外部がら供給されな■Ｄ
Ｐレベルがそのまま印加されることになり、実際の書き
込み状態とは異なるという欠点があった。
本発明の目的は以上の欠点を解決し、実際の書き込み状
態と同じ状態でＦＤ間のデータ散失テストを行なうこと
ができる半導体メモリを提供することにある。
態と同じ状態でＦＤ間のデータ散失テストを行なうこと
ができる半導体メモリを提供することにある。
本発明の半導体メモリは、正規のデータを記憶するため
の複数の単位メモリセルより成るメモリセル群と、その
メモリセル群にデータを書き込む書き込み回路と、前記
メモリセルに並列に接続され、前記単位メモリセルと同
一構造のダミーセルと、前記書き込み回路と同一構造を
有し、前記ダミーセルにデータを書き込むダミー書き込
み回路とを備えることを特徴とする。
の複数の単位メモリセルより成るメモリセル群と、その
メモリセル群にデータを書き込む書き込み回路と、前記
メモリセルに並列に接続され、前記単位メモリセルと同
一構造のダミーセルと、前記書き込み回路と同一構造を
有し、前記ダミーセルにデータを書き込むダミー書き込
み回路とを備えることを特徴とする。
以下、本発明の詳細をその実施例につき図面を参照して
説明する。
説明する。
第１図は本発明の半導体メモリの一実施例を示す回路図
である。第１図においてＴＩはＱｌと同じ構造をもつ書
き込みトランジスタ、Ｔ２はＱｌと同じ構造をちつＹセ
レクタトランジスタ、Ｔ３は正規のメモリセルＱ３ 、
Ｑ４ 、・・・、Ｑｏのそれぞれと同一構造をもつメ
モリセルである。そして、第１図においてＱ＋とＱｌと
で正規の書き込み回路を構成し、Ｔ、とＴ２とでダミー
書き込み回路を構成する。
である。第１図においてＴＩはＱｌと同じ構造をもつ書
き込みトランジスタ、Ｔ２はＱｌと同じ構造をちつＹセ
レクタトランジスタ、Ｔ３は正規のメモリセルＱ３ 、
Ｑ４ 、・・・、Ｑｏのそれぞれと同一構造をもつメ
モリセルである。そして、第１図においてＱ＋とＱｌと
で正規の書き込み回路を構成し、Ｔ、とＴ２とでダミー
書き込み回路を構成する。
実際の書き込み時は、ダミー書き込み回路を構成する書
き込みトランジスタＴ１とＹセレクタトランジスタ下２
とメモリセルＴ、をオフさせる。
き込みトランジスタＴ１とＹセレクタトランジスタ下２
とメモリセルＴ、をオフさせる。
そして、正規の書き込み回路を構成する書き込みトラン
ジスタＱ＋とＹセレクタトランジスタＱ２をオンさせ、
同一ディジッＩ・線上のメモリセル群（Ｑ３ 、 Ｑ４
、・・・、Ｑ、）のうち、データを書き込むメモリセ
ルのみをオンさせ、その他のメモリセルはオフさせる。
ジスタＱ＋とＹセレクタトランジスタＱ２をオンさせ、
同一ディジッＩ・線上のメモリセル群（Ｑ３ 、 Ｑ４
、・・・、Ｑ、）のうち、データを書き込むメモリセ
ルのみをオンさせ、その他のメモリセルはオフさせる。
フローティング・ゲートとドレイン間のデータ散失テス
トを行なう時は、まず正規の書き込み回路を構成する書
き込みトランジスタＱ＋ とＹセレクタトラ〉′ジスタ
ロ２とメモリセル群（Ｑ３゜Ｑ４．・・・、Ｑ、）をオ
フさせ、ダミー書き込み回路を構成する書き込みトラン
ジスタＴ、とＹセレクタトランジスタ下２とメモリセル
Ｔ３をオンさせ、ダミーセルＴ３にデータを書き込む。
トを行なう時は、まず正規の書き込み回路を構成する書
き込みトランジスタＱ＋ とＹセレクタトラ〉′ジスタ
ロ２とメモリセル群（Ｑ３゜Ｑ４．・・・、Ｑ、）をオ
フさせ、ダミー書き込み回路を構成する書き込みトラン
ジスタＴ、とＹセレクタトランジスタ下２とメモリセル
Ｔ３をオンさせ、ダミーセルＴ３にデータを書き込む。
フローティング・ゲートとドレイン間の散失テスト用に
設けたダミー書き込み回路とメモリセルＴ、は正規の書
き込み回路とメモリセル群の各メモリセルとそれぞれ同
一構造を持つため、実際の書き込み時に流れる書き込み
電流とフローティング・ゲートとドレイン間の散失テス
ト時に流れる書き込み電流は同じであり、そのためメモ
リセル群のドレイン電圧は両者の場合とも同じになる。
設けたダミー書き込み回路とメモリセルＴ、は正規の書
き込み回路とメモリセル群の各メモリセルとそれぞれ同
一構造を持つため、実際の書き込み時に流れる書き込み
電流とフローティング・ゲートとドレイン間の散失テス
ト時に流れる書き込み電流は同じであり、そのためメモ
リセル群のドレイン電圧は両者の場合とも同じになる。
第１図は上記のごとく、フローティングゲートとトレイ
ン間の散失テスとを実際の書き込み状態と同じ状態で行
なうことができるという効果をあげている。
ン間の散失テスとを実際の書き込み状態と同じ状態で行
なうことができるという効果をあげている。
以上の説明においては例としてメモリセルＴ。
のドレインと正規のメモリセル群のドレインとを接続し
た（第１図のＡ点とＡ′点との接続）が、これに限られ
ることはなく第１図においてＢ点とＢ′点との接続、６
点とＣ′点との接続でも同様の効果が得られ、本発明の
目的を達成することは明らかである。
た（第１図のＡ点とＡ′点との接続）が、これに限られ
ることはなく第１図においてＢ点とＢ′点との接続、６
点とＣ′点との接続でも同様の効果が得られ、本発明の
目的を達成することは明らかである。
以上説明したように本発明の半導体メモリによれば、実
際の書き込み状態と同じ状態でフローティング・ゲート
とドレイン間のデータ散失不良テストを行なうことがで
きるという効果を得ることができる。
際の書き込み状態と同じ状態でフローティング・ゲート
とドレイン間のデータ散失不良テストを行なうことがで
きるという効果を得ることができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリの回路図、第３図は第２図中のメモリセ
ルの構造を示す模式図である。 Ｑ＋、Ｔ＋・・・書き込み１〜ランジスタ、Ｑ２ 。 Ｔ２・・・Ｙセレクタトランジスタ、Ｑ３ 、 Ｑ４
、・・・。 Ｑｎ・・・メモリセル、Ｔ３・・・ダミー用のメモリセ
ル、１・・・コンＩ〜ロール・ゲーＩ〜、２・・・フロ
ーティング・ゲート、３・・・ドレイン、４・・・ソー
ス、５・・・基板。
の半導体メモリの回路図、第３図は第２図中のメモリセ
ルの構造を示す模式図である。 Ｑ＋、Ｔ＋・・・書き込み１〜ランジスタ、Ｑ２ 。 Ｔ２・・・Ｙセレクタトランジスタ、Ｑ３ 、 Ｑ４
、・・・。 Ｑｎ・・・メモリセル、Ｔ３・・・ダミー用のメモリセ
ル、１・・・コンＩ〜ロール・ゲーＩ〜、２・・・フロ
ーティング・ゲート、３・・・ドレイン、４・・・ソー
ス、５・・・基板。
Claims (1)
- 正規のデータを記憶するための複数の単位メモリセル
より成るメモリセル群と、そのメモリセル群にデータを
書き込む書き込み回路と、前記メモリセルに並列に接続
され、前記単位メモリセルと同一構造のダミーセルと、
前記書き込み回路と同一構造を有し、前記ダミーセルに
データを書き込むダミー書き込み回路とを備えることを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178231A JPS6334800A (ja) | 1986-07-28 | 1986-07-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178231A JPS6334800A (ja) | 1986-07-28 | 1986-07-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334800A true JPS6334800A (ja) | 1988-02-15 |
Family
ID=16044885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178231A Pending JPS6334800A (ja) | 1986-07-28 | 1986-07-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217271A (ja) * | 1988-02-26 | 1989-08-30 | Mitsui Petrochem Ind Ltd | 絶縁状態の検知装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143499A (ja) * | 1982-02-18 | 1983-08-26 | Nec Corp | 集積回路 |
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
| JPS6059599A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | 不揮発性半導体メモリ |
-
1986
- 1986-07-28 JP JP61178231A patent/JPS6334800A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143499A (ja) * | 1982-02-18 | 1983-08-26 | Nec Corp | 集積回路 |
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
| JPS6059599A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | 不揮発性半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217271A (ja) * | 1988-02-26 | 1989-08-30 | Mitsui Petrochem Ind Ltd | 絶縁状態の検知装置 |
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