JPH01261845A - 冗長回路 - Google Patents
冗長回路Info
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- JPH01261845A JPH01261845A JP63090519A JP9051988A JPH01261845A JP H01261845 A JPH01261845 A JP H01261845A JP 63090519 A JP63090519 A JP 63090519A JP 9051988 A JP9051988 A JP 9051988A JP H01261845 A JPH01261845 A JP H01261845A
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- 230000002950 deficient Effects 0.000 abstract description 8
- 238000007689 inspection Methods 0.000 description 13
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に冗長性を有する半
導体記憶装置に搭載される冗長回路に関する。
導体記憶装置に搭載される冗長回路に関する。
半導体記憶装置については、近年、微細化による大容量
化が進み、それに伴って、メモリセルの欠陥による製品
自体の良品率低下が大きな問題となって来ている。この
ような不良のメモリセルを救済し、良品率を向上させる
ためにいくつかの方法が考えられる。その１つが冗長セ
ルを設けて不良セルと置き換えるという方式である。さ
らに、どの部分を冗長セルと置き換えるか、あるいは冗
長セルを使用するか否か、という情報を記憶させる切換
え手段として、ヒユーズ素子を用いている。
化が進み、それに伴って、メモリセルの欠陥による製品
自体の良品率低下が大きな問題となって来ている。この
ような不良のメモリセルを救済し、良品率を向上させる
ためにいくつかの方法が考えられる。その１つが冗長セ
ルを設けて不良セルと置き換えるという方式である。さ
らに、どの部分を冗長セルと置き換えるか、あるいは冗
長セルを使用するか否か、という情報を記憶させる切換
え手段として、ヒユーズ素子を用いている。
このヒユーズ素子には、多結晶シリコンヒユーズ（レー
ザー切断、大電流による溶断など）を使用するのが一般
的であるが、最近では、不揮発性メモリセルを採用した
ものも現われ始めている。特に半導体記憶装置自体が不
揮発性メモリの場合には、拡散工程数を増加させること
なしに不揮発性メモリセルを用いたヒユーズ素子を構成
できるため、これから使用が増加すると予想される。
ザー切断、大電流による溶断など）を使用するのが一般
的であるが、最近では、不揮発性メモリセルを採用した
ものも現われ始めている。特に半導体記憶装置自体が不
揮発性メモリの場合には、拡散工程数を増加させること
なしに不揮発性メモリセルを用いたヒユーズ素子を構成
できるため、これから使用が増加すると予想される。
従来、この種の冗長回路は、特公昭６０−５１２００号
、特公昭６２−４０７９７号で述べられているように、
消去されないための手段を具備した不揮発性メモリセル
（以降、ＵＰＲＯＭセルと称する）を切換え素子として
用いる。第３図はこの種の冗長回路における従来例の切
換え素子部分のブロック図である。Ｍ １．Ｍ２は制御
トランジスタｊ ＭＬは負荷トランジスタ、ＩＮＶはイ
ンバータｌ Ｔｔ＋は上述のＵＰＲＯＭセルを用いた切
換え素子、２は切換え素子制御回路で、Ｃｒ、Ｃｔ、Ｃ
ｓはそれぞれＭｌ、 Ｍ２． Ｔｔ＋のゲートを制御す
る信号である。
、特公昭６２−４０７９７号で述べられているように、
消去されないための手段を具備した不揮発性メモリセル
（以降、ＵＰＲＯＭセルと称する）を切換え素子として
用いる。第３図はこの種の冗長回路における従来例の切
換え素子部分のブロック図である。Ｍ １．Ｍ２は制御
トランジスタｊ ＭＬは負荷トランジスタ、ＩＮＶはイ
ンバータｌ Ｔｔ＋は上述のＵＰＲＯＭセルを用いた切
換え素子、２は切換え素子制御回路で、Ｃｒ、Ｃｔ、Ｃ
ｓはそれぞれＭｌ、 Ｍ２． Ｔｔ＋のゲートを制御す
る信号である。
また、ｖＤＤは電源電圧、ＶＰは書込み電圧（高電圧）
、０は冗長回路の出力であり、この信号の組み合わせに
よって、不良セル領域を冗長セルと切り換える。第６図
にこの従来例における制御信号を示す。ただし、Ｍ、、
ＭｌはＮチャネル型とする。素子の切換え時には、切換
え素子Ｔｔ＋のゲート、ドレインに高電圧を印加して、
書込みを行なう。通常使用時には、Ｔｔ＋のゲートにＶ
ｔ＋Ｄを印加し、ＭＬの抵抗を大きく設定するこによっ
て、冗長回路の出力ＯはＴ。が書込み済の場合にＬ１未
書込みの場合にＨとなる。
、０は冗長回路の出力であり、この信号の組み合わせに
よって、不良セル領域を冗長セルと切り換える。第６図
にこの従来例における制御信号を示す。ただし、Ｍ、、
ＭｌはＮチャネル型とする。素子の切換え時には、切換
え素子Ｔｔ＋のゲート、ドレインに高電圧を印加して、
書込みを行なう。通常使用時には、Ｔｔ＋のゲートにＶ
ｔ＋Ｄを印加し、ＭＬの抵抗を大きく設定するこによっ
て、冗長回路の出力ＯはＴ。が書込み済の場合にＬ１未
書込みの場合にＨとなる。
ところで不揮発性メモリセル自体も微細化が進み、それ
につれてその信頼性が問題になるようなところまで来つ
つある。しかしながら製品の信頼性は過去のものより劣
るようになってはならないという要求も強いためζ製品
開発において、十分な信頼性が得られるよう常に留意す
べきである。
につれてその信頼性が問題になるようなところまで来つ
つある。しかしながら製品の信頼性は過去のものより劣
るようになってはならないという要求も強いためζ製品
開発において、十分な信頼性が得られるよう常に留意す
べきである。
ここで、問題にすべき点は、セルの微細化に伴って、書
込み状態のまま（フローティングゲートに電子を蓄積さ
せたまま）高温を加えると、電子が抜け、かつその後の
セルの信頼性が劣化するということである。そして、不
揮発性メモリの場合、組立工程においてチップに高温が
加えられる（特にガラスパッケージの場合）ため、ウェ
ハー検査において書込みを行なったまま、消去せずに組
立てを行なうと、書込んだままのメモリセルは信頼性が
良くないという結果となる。
込み状態のまま（フローティングゲートに電子を蓄積さ
せたまま）高温を加えると、電子が抜け、かつその後の
セルの信頼性が劣化するということである。そして、不
揮発性メモリの場合、組立工程においてチップに高温が
加えられる（特にガラスパッケージの場合）ため、ウェ
ハー検査において書込みを行なったまま、消去せずに組
立てを行なうと、書込んだままのメモリセルは信頼性が
良くないという結果となる。
そして、上述した従来の、ＵＰＲＯＭセルを切換え素子
として用いた冗長回路は、消去されないための手段（例
えば紫外線消去型ＦＲＯＭの場合アルミなどの金属によ
って、紫外線をしやへいする）を具備しているため、−
度書込みを行なうと再び消去できず、かつ上で述べたよ
うに、ウェハー検査において切換え素子に書込みを行な
ったままで組立てを行なう場合、切換え素子の信頼性が
劣化してしまうという欠点がある。すなわち、切換え素
子に高信頼性を要求するならば、切換え素子への書込み
は組立て工程以降、すなわち製品検査時まで行なえない
ということである。このことは、ウェハー検査時に、冗
長性による救済を考慮した十分な試験ができないことを
意味する。さらに、冗長セルと不良セルの切換えによっ
て製品として良品となるか否かの判断も十分にできない
ため、組立て後の製品検査での歩留りを悪化させる可能
性がある。
として用いた冗長回路は、消去されないための手段（例
えば紫外線消去型ＦＲＯＭの場合アルミなどの金属によ
って、紫外線をしやへいする）を具備しているため、−
度書込みを行なうと再び消去できず、かつ上で述べたよ
うに、ウェハー検査において切換え素子に書込みを行な
ったままで組立てを行なう場合、切換え素子の信頼性が
劣化してしまうという欠点がある。すなわち、切換え素
子に高信頼性を要求するならば、切換え素子への書込み
は組立て工程以降、すなわち製品検査時まで行なえない
ということである。このことは、ウェハー検査時に、冗
長性による救済を考慮した十分な試験ができないことを
意味する。さらに、冗長セルと不良セルの切換えによっ
て製品として良品となるか否かの判断も十分にできない
ため、組立て後の製品検査での歩留りを悪化させる可能
性がある。
上述した従来の冗長回路に対し、本発明は実際の状態（
すなわち製品検査で切換えを行ない、通常動作において
冗長性の情報を記憶する）では、ＵＰＲＯＭセルの切換
え素子を用いて、冗長セル領域と不良セル領域の置き換
えを行ない、ウェハー検査時には、テストモードに設定
することによって別の切換え素子を使用し、切換えや冗
長性の記憶を行なうという相違点を有する。さらに、こ
の別の切換え素子は何らかの方法によって、切換え前の
状態に復帰することが可能であることが条件である。
すなわち製品検査で切換えを行ない、通常動作において
冗長性の情報を記憶する）では、ＵＰＲＯＭセルの切換
え素子を用いて、冗長セル領域と不良セル領域の置き換
えを行ない、ウェハー検査時には、テストモードに設定
することによって別の切換え素子を使用し、切換えや冗
長性の記憶を行なうという相違点を有する。さらに、こ
の別の切換え素子は何らかの方法によって、切換え前の
状態に復帰することが可能であることが条件である。
本発明の冗長回路は、ＵＰＲＯＭセル切換え素子と、そ
れと並列接続され、何らかの手段によって切換え前の状
態に復帰可能な別の切換え素子と、テスト端子と、テス
ト端子入力信号によって出力が変化するテストモード設
定回路と、テストモード設定時には別の切換え素子を通
常モード時には、ＵＰＲＯＭセル切換え素子を選択し、
それぞれについて切換えと通常動作を行なうための制御
信号をつくる切換え素子制御回路を有している。
れと並列接続され、何らかの手段によって切換え前の状
態に復帰可能な別の切換え素子と、テスト端子と、テス
ト端子入力信号によって出力が変化するテストモード設
定回路と、テストモード設定時には別の切換え素子を通
常モード時には、ＵＰＲＯＭセル切換え素子を選択し、
それぞれについて切換えと通常動作を行なうための制御
信号をつくる切換え素子制御回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例として、第２の切換え素子に
消去可能なＦＲＯＭを用いた場合の冗長回路のブロック
図である。ｌはテストモード設定回路、２は切換え素子
制御回路、Ｍ、、Ｍ２は制御トランジスタ、Ｍ２は負荷
トランジスタ、ＩＮＶはインバータ％ Ｔｔ＋はＵＰＲ
ＯＭセル切換え素子、Ｔ８は消去可能なＦＲＯＭを用い
た切換え素子、■、はテスト端子、Ａは１のテストモー
ド設定回路の出力、ＣＩ＋ ｃｌ、 Ｏｓ、 Ｃ４はそ
れぞれＭ、、Ｍ、。
消去可能なＦＲＯＭを用いた場合の冗長回路のブロック
図である。ｌはテストモード設定回路、２は切換え素子
制御回路、Ｍ、、Ｍ２は制御トランジスタ、Ｍ２は負荷
トランジスタ、ＩＮＶはインバータ％ Ｔｔ＋はＵＰＲ
ＯＭセル切換え素子、Ｔ８は消去可能なＦＲＯＭを用い
た切換え素子、■、はテスト端子、Ａは１のテストモー
ド設定回路の出力、ＣＩ＋ ｃｌ、 Ｏｓ、 Ｃ４はそ
れぞれＭ、、Ｍ、。
ＴＴＪ、 Ｔ ｚのゲートを制御する信号である。また
ＶＤりは電源電圧、ＶＰは書込み電圧（高電圧）、０は
冗長回路の出力である。このうち、２１ ＭＬｐ Ｍ！
ｙ ＭＬＩＴｏ、 ＩＮＶ、 Ｃ１＃ Ｃ２，Ｃｓ、
Ｏ，ＶＤり、 Ｖｐハ従来例である第３図と同じもので
ある。
ＶＤりは電源電圧、ＶＰは書込み電圧（高電圧）、０は
冗長回路の出力である。このうち、２１ ＭＬｐ Ｍ！
ｙ ＭＬＩＴｏ、 ＩＮＶ、 Ｃ１＃ Ｃ２，Ｃｓ、
Ｏ，ＶＤり、 Ｖｐハ従来例である第３図と同じもので
ある。
第４図に第１図における制御信号を示す。ただし、Ｍ＞
、Ｍ＊はＮチャネル型とする。製品検査時における素子
の切換えは通常時でのヒユーズ素子切換えの項のように
電圧を印加して、ＵＰＲＯＭセル切換え素子Ｔ。の書込
みを行なう。その後は通常時での通常使用の項の電圧制
御に・よってＴ。
、Ｍ＊はＮチャネル型とする。製品検査時における素子
の切換えは通常時でのヒユーズ素子切換えの項のように
電圧を印加して、ＵＰＲＯＭセル切換え素子Ｔ。の書込
みを行なう。その後は通常時での通常使用の項の電圧制
御に・よってＴ。
を選択、Ｔ８を非選択にすることで、ＴＵが切換え素子
としての機能を果たすようにする。ウェハー検査時には
、テスト端子工、にテストモードに入るような入力電圧
を印加し、出力Ａをアクティブにすることで、切換え素
子として、消去可能なＰＲＯＭ Ｔ Ｉ＋を用いた切換
え素子が選択されるようになる。このテストモードにお
いて切換えを行なった場合、書込みが行なわれるのはＴ
８のみである。さらに切換え後、ウェハー状態での検査
を行なう場合も、このテストモードに設定すれば、Ｔ８
が選択、Ｔｏが非選択となり、Ｔ８が切換え素子として
働く。そして、この場合、ウェハー検査終了後、消去を
行なうことによって、切換え素子に記憶された内容は消
えてもとの状態に戻る。どちらの切換え素子を使用する
場合も従来例と同じく、冗長回路の出力Ｏは、書込み済
みの場合にＬ１未書込みの場合にＨとなる。
としての機能を果たすようにする。ウェハー検査時には
、テスト端子工、にテストモードに入るような入力電圧
を印加し、出力Ａをアクティブにすることで、切換え素
子として、消去可能なＰＲＯＭ Ｔ Ｉ＋を用いた切換
え素子が選択されるようになる。このテストモードにお
いて切換えを行なった場合、書込みが行なわれるのはＴ
８のみである。さらに切換え後、ウェハー状態での検査
を行なう場合も、このテストモードに設定すれば、Ｔ８
が選択、Ｔｏが非選択となり、Ｔ８が切換え素子として
働く。そして、この場合、ウェハー検査終了後、消去を
行なうことによって、切換え素子に記憶された内容は消
えてもとの状態に戻る。どちらの切換え素子を使用する
場合も従来例と同じく、冗長回路の出力Ｏは、書込み済
みの場合にＬ１未書込みの場合にＨとなる。
第２図は本発明の実施例２として、第２の切換え素子に
ラッチ回路とその出力を受ける通常ＭＯＳトランジスタ
を用いた場合の冗長回路のブ１＝ｌｙり図である。第１
図と異なる点はＴ３が通常のＭＯＳ）ランジスタＴＭに
置き換えられ、さらに出力がＢ。
ラッチ回路とその出力を受ける通常ＭＯＳトランジスタ
を用いた場合の冗長回路のブ１＝ｌｙり図である。第１
図と異なる点はＴ３が通常のＭＯＳ）ランジスタＴＭに
置き換えられ、さらに出力がＢ。
入力が０４ （Ｓ）（セット信号）、ｃ、（Ｒ）（リセ
ット信号）の２つであるラッチ回路３が付加されている
点である。出力ＢはＭＯＳ）ランジスタＴＭのゲートを
制御する。
ット信号）の２つであるラッチ回路３が付加されている
点である。出力ＢはＭＯＳ）ランジスタＴＭのゲートを
制御する。
第５図に第２図における制御信号を示す。通常時につい
ては、上述の実施例と同様であり、Ｔｏを切換え素子と
して使用し、ＴＭを非選択にするようにラッチ回路３を
リセット状態に保つ。テストモード時で、切換えの場合
は０４（ｓ）にセット信号が出力され、データがラッチ
回路３に記憶される。その後テストモードに入れたまま
、ウェハー状態での検査を行なう場合には、Ｂにラッチ
回路３の記憶内容に応じたラッチ信号が信号され、これ
に従ってＴＭはオン、オフどちらかの状態をとる。この
場合には、テストモードからもとにもどすことによって
、あるいは電源をおとすことによって、ラッチ回路３は
リセットされるような設計が可能であり、もとの状態に
復帰する。
ては、上述の実施例と同様であり、Ｔｏを切換え素子と
して使用し、ＴＭを非選択にするようにラッチ回路３を
リセット状態に保つ。テストモード時で、切換えの場合
は０４（ｓ）にセット信号が出力され、データがラッチ
回路３に記憶される。その後テストモードに入れたまま
、ウェハー状態での検査を行なう場合には、Ｂにラッチ
回路３の記憶内容に応じたラッチ信号が信号され、これ
に従ってＴＭはオン、オフどちらかの状態をとる。この
場合には、テストモードからもとにもどすことによって
、あるいは電源をおとすことによって、ラッチ回路３は
リセットされるような設計が可能であり、もとの状態に
復帰する。
以上説明したように、本発明は、従来例としてＵＰＲＯ
Ｍ切換え素子を用いた構成に加えて、テストモードの設
定回路と、何らかの手段によってもとの状態に復帰可能
な別の切換え素子を付加し、テストモード時にはＵＰＲ
ＯＭ切換え素子を非選択にしたまま、別の切換え素子を
アクティブにし、通常時には逆に、ＵＰＲＯＭ切換え素
子をアクティブにして別の切換え素子を非選択にするよ
うな制御信号を与えることにより、ウェハー検査時に、
ＵＰＲＯＭ切換え素子に書込みを行なうことなく、冗長
セルと不良セルの切換えを行なうことが可能であり、こ
れによって冗長救済品の試験が十分に行なえ、かつ、組
立て後の製品検査歩留りの向上と、ＵＰＲＯＭセル切換
え素子の高信頼性を保障できるという効果がある。
Ｍ切換え素子を用いた構成に加えて、テストモードの設
定回路と、何らかの手段によってもとの状態に復帰可能
な別の切換え素子を付加し、テストモード時にはＵＰＲ
ＯＭ切換え素子を非選択にしたまま、別の切換え素子を
アクティブにし、通常時には逆に、ＵＰＲＯＭ切換え素
子をアクティブにして別の切換え素子を非選択にするよ
うな制御信号を与えることにより、ウェハー検査時に、
ＵＰＲＯＭ切換え素子に書込みを行なうことなく、冗長
セルと不良セルの切換えを行なうことが可能であり、こ
れによって冗長救済品の試験が十分に行なえ、かつ、組
立て後の製品検査歩留りの向上と、ＵＰＲＯＭセル切換
え素子の高信頼性を保障できるという効果がある。
第１図は本発明の一実施例の冗長回路のブロック図、第
２図は本発明の実施例２の冗長回路のブロック図、第３
図は従来の冗長回路のブロック図である。また、第４図
は第１図における制御信号図、第５図は第２図における
制御信号図、第６図は第３図における制御信号図である
。 ｌ・・・・・・テストモード設定回路、２・・・・・・
切換え素子制御回路、３・・・・・・ラッチ回路、ＩＴ
・・・・・・テスト端子、Ａ・・・・・・テストモード
設定回路出力、Ｂ・・・・・・ラッチ回路出力、ＣＩ−
Ｃ２−Ｃｓ、 Ｃ４・・・・・・切換え素子制御回路、
０・・・・・・冗長回路出力、Ｍ １． Ｍ ２・・・
・・・制御トランジスタ％ ＭＬ・・・・・・負荷トラ
ンジスタ、Ｔｒｌ・・・・・・消去されない手段を具備
した不揮発性メモリセル（ＵＰＲＯＭセル）切換え素子
、Ｔ８・・・・・・消去可能なＦＲＯＭを用いた第２の
切換え素子、ＴＭ・・・・・・通常ＭＯ３）ランジスタ
から成る第２の切換え素子、ＩＮＶ・！・・・・インバ
ータ、■、）ｔｌ・・・・・・電源電圧、■、・・・・
・・書込み電圧。 代理人 弁理士 内 原 音 ８・・ ラフ＋ωＪ苓出ｈ Ｖ節−ｔＪ、を圧 ｖＰ・、書込壽を圧 第４図 第５図 第６図
２図は本発明の実施例２の冗長回路のブロック図、第３
図は従来の冗長回路のブロック図である。また、第４図
は第１図における制御信号図、第５図は第２図における
制御信号図、第６図は第３図における制御信号図である
。 ｌ・・・・・・テストモード設定回路、２・・・・・・
切換え素子制御回路、３・・・・・・ラッチ回路、ＩＴ
・・・・・・テスト端子、Ａ・・・・・・テストモード
設定回路出力、Ｂ・・・・・・ラッチ回路出力、ＣＩ−
Ｃ２−Ｃｓ、 Ｃ４・・・・・・切換え素子制御回路、
０・・・・・・冗長回路出力、Ｍ １． Ｍ ２・・・
・・・制御トランジスタ％ ＭＬ・・・・・・負荷トラ
ンジスタ、Ｔｒｌ・・・・・・消去されない手段を具備
した不揮発性メモリセル（ＵＰＲＯＭセル）切換え素子
、Ｔ８・・・・・・消去可能なＦＲＯＭを用いた第２の
切換え素子、ＴＭ・・・・・・通常ＭＯ３）ランジスタ
から成る第２の切換え素子、ＩＮＶ・！・・・・インバ
ータ、■、）ｔｌ・・・・・・電源電圧、■、・・・・
・・書込み電圧。 代理人 弁理士 内 原 音 ８・・ ラフ＋ωＪ苓出ｈ Ｖ節−ｔＪ、を圧 ｖＰ・、書込壽を圧 第４図 第５図 第６図
Claims (1)
- 消去されないための手段を具備した不揮発性メモリセ
ルを第１の切換え素子として含む冗長回路において、前
記第１の切換え素子と並列接続され、何らかの手段によ
って切換え前の状態に復帰可能な第２の切換え素子と、
テスト端子と、テスト端子を入力とし前記テスト端子の
信号により出力が変化するテストモード設定回路と、前
記テストモード設定回路の出力を入力とし、前記第１の
切換え素子と前記第２の切換え素子のゲートを制御する
切換え素子制御回路とを具備し、テストモード時には第
１の切換え素子を使用せず第２の切換え素子を使用する
ようにしたことを特徴とする冗長回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090519A JP2785936B2 (ja) | 1988-04-12 | 1988-04-12 | 冗長回路のテスト方法 |
| DE68921780T DE68921780T2 (de) | 1988-04-12 | 1989-04-11 | In ein Halbleiterspeichergerät eingebaute Redundanzschaltung. |
| EP89106397A EP0337384B1 (en) | 1988-04-12 | 1989-04-11 | Redundant circuit incorporated in semiconductor memory device |
| US07/337,003 US5018104A (en) | 1988-04-12 | 1989-04-12 | Redundant circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090519A JP2785936B2 (ja) | 1988-04-12 | 1988-04-12 | 冗長回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261845A true JPH01261845A (ja) | 1989-10-18 |
| JP2785936B2 JP2785936B2 (ja) | 1998-08-13 |
Family
ID=14000699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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