CN100517516C - 浮动字线检测方法、存储设备及其测试方法和系统、存储器阵列 - Google Patents
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Abstract
提供了能够检测存储器阵列中的浮动字线的设备和方法。通过利用分离的驱动线从每一边驱动局部字线，可以将存储器阵列一边的局部字线设置为预定的电压电平(例如VPP和VNWLL之间的中间电压电平)。在断开所述一边的局部字线之后，可以测试另一边的存储单元以检测读取失败，读取失败表明所述一边上存在浮动字线。
Description
技术领域
本发明一般性涉及测试存储设备，更具体地，涉及能够检测动态随机存取存储器(DRAM)设备的设备和技术。
背景技术
亚微米CMOS技术的解决方案已经致使对高速半导体存储设备的需求增加，诸如动态随机存储存储设备(DRAM)、伪静态随机存储存储(PSRAM)设备等。这里，将这样的存储设备通称为DRAM设备。
这种设备使用通常由一个晶体管和一个电容器组成的存储单元(也成为存储节点)。通过激活字线、接通晶体管并将电容器连接到位线来访问所述单元。然后由感测放大器检测电容器中存储的电荷以确定所访问的单元中存储的是“1”还是“0”。为了优化对存储单元的访问(例如加快访问速度、简化信号轨迹和/或方便布局)，有时将字线分组并且通过主字线进行控制。驱动一组中的各条字线(称为局部字线，以便和主字线区分开来)是通过a)激活该组的控制主字线，b)为特定字线指定一条驱动线。
图1示出了常规阵列结构100的一部分，该阵列处于待机模式，使用由主字线110控制的字线组102来访问存储单元107。作为例子，每个主字线110控制四条局部字线102。在示出的待机模式中，字线(WL)复位线124被激活(由粗线表示)，从而通过下拉晶体管114将每个连接的字线102下拉到低的(或负的)字线电压电平(VNWLL)。这样保持连接到该字线102的单元晶体管被关闭，从而维护作为单元电容器中存储的电荷的信息。
图2示出了与图1相同的阵列部分。但是这次处于激活模式，以相应的主字线1100粗体边框表示左边的主字线组被选择。作为例子，字线0驱动线122(WL驱动0)被上拉(以粗线表示)到字线高电压(VPP)，并且在每个字线组中，相应的上拉晶体管被连接到VPP。
只有在所选择的主字线组(在这个例子中是组0)中，上拉晶体管112被激活，从而通过驱动线122(粗线所示)将相应的局部字线102连接到VPP。这导致相应存储单元107的晶体管接通，从而将单元晶体管连接到位线103。结果，可以通过感测放大器104经由位线(BL)103从存储单元107读取数据或向存储单元107写入数据。类似地，通过激活其它主字线110和驱动线122，可以经由相同的位线以及互补位线(/BL)103从其它存储单元107读取信息或向其写入信息。
在所示例子中，只从一边驱动局部字线102。不幸地，这种单边概念具有缺点，即只要从驱动这一边消除驱动电压，所述局部字线就不再被驱动并且可能在未定义的电平上浮动。
模拟实验已经表明“浮动字线”的临界电压范围当前是在1.3V到1.6V的范围内。在这个范围内，已经观察到，连接到浮动字线的存储单元可能破坏存储在连接存储单元良好的字线中的信息(例如通过保持与位线的连接)，导致读取失败。分析表明，通常只有例如因缺陷缺少下拉连接而保持上拉的字线(图2所示的区域130)产生与应用相关的问题。未连接的实际浮动字线看起来不会导致这些问题。不幸地，在利用驱动线从一边驱动的当前设计中，驱动字线达到所定义的中间VPP电平并且足够快地测试这个浮动字线的状态(例如在这个电平丢失之前)都比较困难。
因此，例如在晶片测试中，没有可靠的方法来识别被这个浮动字线问题影响的芯片。因此需要能够测试识别出具有导致读取失败的浮动字线的芯片的设备和方法。
发明内容
本发明的实施例一般地提供能够测试识别出具有浮动字线的芯片的设备和方法。
一个实施例提供了一种在具有至少一个存储器阵列的动态随机存取存储设备中检测浮动字线的方法，其中由不同的驱动线和复位线将电压电平施加到所述阵列的不同边段的字线之上。该方法一般地包括向所述存储器阵列的第一边段中的一个或多个第一字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平，向通过一个或多个下拉晶体管耦合到第一字线的第一边段的一个或多个复位线施加负的字线电压电平，并且访问存储器阵列的第二边段上的一个或多个存储单元以检测读取失败，所述读取失败表示第一字线之一没有通过下拉晶体管之一正确连接到复位线。
另一个实施例提供了一种测试存储设备的方法，所述存储设备包含至少具有第一边段和第二边段的存储器阵列，其中第一边段中的字线和第二边段中的字线由不同的驱动线和复位线来驱动。该方法一般地包括，当存储设备处于第一模式下，以基本上类似的方式通过不同的驱动线和复位线来驱动第一和第二边段中的字线，并且当存储设备处于第二模式下，以独立的方式通过不同的驱动线和复位线来驱动第一和第二边段中的字线。
另一个实施例提供了一种存储器阵列。该存储器阵列一般地包括在阵列的相应第一和第二边段上的一个或多个主字线的第一和第二集合；每个主字线的多个局部字线，每一个局部字线都与至少一个存储单元耦合；一个或多个公共位线，耦合到第一和第二边段上的存储单元；以及分离的驱动线和复位线，允许将第一边段上的局部字线驱动到与第二边段上的相应局部字线不同的电压电平。
另一个实施例提供了一种通常包括至少一个存储器阵列和控制电路的存储设备。所述存储器阵列通常包括第一和第二边段，每个段包括多个字线、一个或多个公共位线、至少第一和第二对驱动线和复位线，所述位线通过第一和第二边段的字线耦合到可访问的存储单元，并且所述第一和第二对驱动线和复位线能够将第一和第二边段中的字线驱动到不同的电压电平。所述控制电路一般被配置为通过相应的一个或多个驱动线向第一边段中的一个或多个第一字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平，向通过一个或多个下拉晶体管耦合到第一字线的第一边段的一个或多个相应的复位线施加负的字线电压电平，并且访问存储器阵列的第二边段上的一个或多个存储单元以检测读取失败，所述读取失败表示第一字线之一没有通过下拉晶体管之一正确连接到复位线。
另一个实施例提供了一种测试系统，其一般地包括在测试下的存储设备和测试器。所述存储设备一般地包括至少一个具有第一和第二边段的存储器阵列，每个段包括多个字线、一个或多个公共位线、至少第一和第二对驱动线和复位线，所述位线通过第一和第二边段中的字线耦合到可访问的存储单元，并且所述第一和第二对驱动线和复位线能够将第一和第二边段中的字线分别驱动到不同的电压电平。一般将测试器编程为通过将存储设备置于测试模式而测试该设备，其中将所述存储设备配置为向存储器阵列的第一边段中的一个或多个第一字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平，向通过一个或多个下拉晶体管耦合到第一字线的第一边段的一个或多个相应的复位线施加负的字线低电压电平，并且访问存储器阵列的第二边段上的一个或多个存储单元。
附图说明
为了更好地理解上述本发明的特征，参考实施例(附图中示出了一些实施例)对先前简要综述的本发明进行了更具体的说明。但是应注意到，这些附图只是说明本发明的典型实施例，因而不能认为是对本发明的范围的限制，因为本发明可以容许其它等价的有效实施例。
图1示出了待机模式下的示例性常规存储器阵列段；
图2示出了激活模式下的示例性常规存储器阵列段；
图3A和3B示出了依照本发明的一个实施例在测试模式的待机状态下的示例性存储器阵列段和相应的信号定时图；
图4A和4B示出了依照本发明的一个实施例在测试模式的激活状态下的示例性存储器阵列段和相应的信号定时图；
图5示出了用于检测图3和图4所示的存储器阵列段中的浮动字线的示例性操作的流程图；和
图6示出了依照本发明的一个实施例的用于测试存储设备的示例性系统。
具体实施方式
本发明的实施例一般地提供能够检测存储器阵列中的浮动字线的设备和方法。通过利用分离的驱动线从每一边驱动局部字线，可以将存储器阵列一边上的局部字线设置为预定的电压电平(例如在VPP和VNWLL之间的中间电压电平)。在断开所述一边上的局部字线之后，可以对另一边上的存储单元测试读取失败，其可表明所述一边上的浮动字线。
如此处所述，可以通过提供分离的局部字线驱动线和复位线，可以从阵列的两边(独立地)驱动字线。如此处所使用的，术语驱动线通常是指向其施加驱动信号以便通过主字线的上拉晶体管将局部字线连接到VPP的导线，而术语复位线通常表示用于通过主字线的下拉晶体管将局部字线连接到VNWLL的导线。
为说明起见，这里描述的阵列具有以下特征：尽管将字线驱动线和复位线分离，但是没有将位线(BL)长度分割。通过维持位线长度，连接到在阵列一边上的浮动字线的单元可以与阵列另一边上的单元共享公共位线。将驱动线和复位线分离使得在测试模式期间(用于检测由浮动字线引起的读取失败)能够独立地驱动阵列两边的字线。但是当测试模式不活动时，通常如同常规的阵列那样，同时驱动两边。尽管对于一些实施例，举例示出的驱动线和复位线是物理分离的，但是驱动线和复位线也可以是例如通过一些类型的开关装置可选择性分离的。
具有分离的局部字线驱动线的存储器阵列
图3A示出了依照本发明的一个实施例的处于激活测试模式下的示例性存储器阵列段300。如图所示，阵列300可以分为左边段301L和右边段301R(本领域的技术人员将认识到这个左和右的方向是任意的)，位线对103对于这两个部分是公共的。通过驱动线和复位线322L和324L驱动(上拉)和复位(下拉)左边段301L的局部字线102，而通过驱动线和复位线322R和324R驱动和复位右边段301R的局部字线102。
因为分离了复位和驱动线，可以分别驱动左边和右边段中的字线102，这使得能够测试浮动字线。如前所述，如果测试模式没有激活，可按常规驱动左边段和右边段中的字线(以与右边的相同方式来驱动驱动线和复位线)。但是，当测试模式被激活时，可以独立驱动左边段和右边段中的字线102(在所示例子中，测试模式别配置为测试右边段301R中的浮动字线)。
例如，如图3B的相应定时图所示，可以驱动(或强加)右边段301R中的字线102达到VPP和VNWLL之间的中间电压电平V(称为“中间VPP”)，同时左边段301L中的字线保持停用(下拉的)。当激活主字线时，可以将这个中间电压电平施加到通过上拉晶体管112连接到局部字线102的驱动线322R。这个中间电压电平可以从外部施加或者在内部产生(例如，通过可配平的内部电压生成器)，并且所述特定电平可以被选择用于将字线设置在已经证明有问题的电压范围之内(例如，1.3-1.6V)。
由于一些缺陷130，保持连接到上拉而不连接到下拉的、在阵列一边(例如右边段301R)的浮动字线102可能导致对阵列另一边(例如左边段301L)上单元的读取失败。这样的缺陷可能出现在不同层，但是通常共同的特点在于下拉被以某种方式断开(例如，由于到下拉晶体管的故障连接或者由于晶体管本身的故障操作)。结果，即使当不再驱动中间电压电平并且将VNWLL施加到复位驱动线324时，这些浮动字线也不(通过下拉晶体管114)被下拉并且保持在中间电压电平一段时间。
图4B的定时图示出了这一点，其显示“好”字线如何下拉到VNWLL，而浮动字线保持在中间电压电平。结果，与所述浮动字线访问相关联的相应存储单元107可能保持连接到位线103，位线103反过来可能影响写入连接到相同位线103的另一个单元107的信息或者从所述另一个单元107读取的信息。如图4A所示，在所述缺陷之下的局部字线段可能导致应用失败，因为它们不保持连接到上拉。另一方面，在所述缺陷130之上所示的字线段可以在被施加中间电压电平时保持连接到上拉，因而导致应用失败。
在任何情况下，通过能够将所述阵列一边的这些字线强加到中间电压范围，可以设计测试数据模式，以通过访问在阵列另一边上的单元来检测这些读取失败。例如，可以选择这些测试数据模式，使得写入由于浮动字线(在阵列一个边段中)而保持连接到位线的存储单元的一位数据反过来影响对阵列另一边段中的存储单元中的一位数据的访问。检测这些读取失败可以允许在前端(例如，在晶片测试期间)识别出具有导致浮动字线的缺陷的设备。
图4A示出了所提出的字线段在测试模式的有效状态的实施例，其中访问主组0的字线0(在左边段301L中)以便检测在右边段301R中的浮动字线。该字线可以在将右边段301R上的字线从中间电压释放之后被足够快速地访问，以使得浮动字线(没有连接到下拉)还没有被自然下拉(例如通过漏电)。换句话说，可以恰恰在访问左边段301L中的字线之前从右边段301R上的字线移除中间VPP电平，致使正确连接的字线被下拉到VNWLL。另一方面，浮动字线将保持在中间电压电平，这可能导致连接到浮动字线的存储单元107保持耦合到位线，反过来可能影响对阵列300的左边的存储单元107的访问。
示例性测试操作
图5示出了依照本发明的一个实施例的用于在如图3和图4所示的具有存储器阵列段的存储设备中检测浮动字线的示例性操作500的流程图。如图所示，如果在步骤502中确定所述设备不处于测试模式(用于检测浮动字线)，则可以在步骤504驱动该阵列两边的字线。
另一方面，如果所述设备处于测试模式，则如步骤506-520所示那样来独立驱动所述阵列的不同边的字线。在步骤506，如图3A所示，将阵列一边上的字线驱动到中间电压电平。取决于特定的实施例，可以将任何数目的不同字线预充电到中间电压电平。例如，可以只激活一个或多个(假定n为主字线的总数，达到n/2个)主字线。
在任何情况下，在步骤508，移除中间电压电平，并且在步骤510，通过复位线将字线低电压(VNWLL)施加到字线。结果，正确连接的字线应该被下拉到VNWLL。但是，没有正确连接到下拉的字线将保持在中间电压电平。
为了检测这些浮动字线，在步骤512执行对阵列另一边上读取失败的测试。例如，可能已经向共享公共位线的阵列两边上的单元预先写入了如上所述的数据模式。如果在步骤514检测到读取失败(例如，基于读取和写入的信息之间的不匹配)，则可以在步骤520假定第一边中存在浮动字线，并且识别出该设备包含在某些情况下可修复的缺陷(例如通过冗余)。
如果没有检测到读取失败，则在步骤516假定没有浮动字线，并且可以在步骤518重复所述测试。取决于特定的实施例，可以利用变化的参数重复所述测试，例如，通过改变中间电压电平的值，通过选择阵列的相同或不同边上的不同字线或字线组等等。在一些情况下，可以通过一个或多个控制寄存器控制这些参数中的许多参数。
示例性测试系统
例如，图6示出了依照本发明的一个实施例的示例性测试系统600，其中测试器601被配置为执行测试程序603，测试程序配置一个存储设备610以便通过访问其上的一个或多个控制寄存器642进行测试。测试程序603可包括一组测试数据模式和操作序列，以便对测试下的DRAM设备610中的浮动字线进行测试。换句话说，测试程序可以被配置为通过接口613(例如，地址、数据和命令行)与设备610接合，以便执行上面参考图5所描述的操作。
对于一些实施例，接口613可以包括一行，用以提供在测试下将施加到字线的强制外部中间电压电平。对于一些实施例，代替或除了使用外部强制电压，设备610可以包括用于在内部生成中间电压电平的电路。
在任何情况下，可以通过寻址电路630和I/O控制电路650将设计用来检测浮动字线的存在的数据模式写入特定的单元。如前所述和图3、4所示，设备610可以包括一个或多个具有分离的字线驱动线的存储器阵列620。
在操作中(例如，在晶片测试期间)，测试器601可以发出写一个或多个控制寄存器642的命令以便将设备610置于测试模式，选择阵列620的一边进行测试等。上述用于检测浮动字线的操作可以作为独立测试的部分或更复杂的测试的部分来执行。
结论
通过独立驱动阵列不同边的字线，可以将阵列一边的字线强加到与浮动字线相关联的中间电压电平。当访问所述阵列另一边上的存储单元时，这些浮动字线可能导致可检测的读取失败。结果，可以在包含这种缺陷的存储设备抵达前端之前，在该区域上识别出它们。
尽管前述内容针对本发明的实施例，可以在不偏离本发明的基本范围的条件下设计出本发明的其它实施例，并且所述范围由后面所附的权利要求确定。
Claims (22)
1.一种用于检测具有至少一个存储器阵列的动态随机存取存储设备中的浮动字线的方法，其中通过不同的驱动线和复位线将电压电平施加到所述阵列的不同边段的字线，所述方法包括：
向所述存储器阵列中的第一边段中的一个或多个第一字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平；
向通过一个或多个下拉晶体管耦合到所述第一字线的第一边段的一个或多个复位线施加负的字线电压电平，以使所述第一边段的一个或多个第一字线达到负的字线电压电平；并且
访问所述存储器阵列的第二边段上的一个或多个存储单元以检测读取失败，所述读取失败表示在向所述一个或多个复位线施加负的字线电压电平期间，第一字线之一没有通过下拉晶体管之一正确连接到所述复位线。
2.如权利要求1所述的方法，其中向所述存储器阵列中的第一边段中的一个或多个第一字线强加中间电压电平包括提供外部电压信号。
3.如权利要求1所述的方法，其中向所述存储器阵列中的第一边段中的一个或多个第一字线强加中间电压电平包括在所述动态随机存取存储设备内部产生电压信号。
4.如权利要求1所述的方法，其中访问所述存储器阵列的第二边段上的一个或多个存储单元包括访问一个或多个耦合到位线并还耦合到所述第一字线之一的存储单元。
5.如权利要求4所述的方法，其中所述中间电压电平在1.3V到1.6V的范围内。
6.一种测试具有存储器阵列的存储设备的方法，所述存储器阵列至少具有第一和第二边段，其中第一边段中的字线和第二边段中的字线由不同的驱动线和复位线驱动，所述方法包括：
当测试模式未被激活时，通过不同的驱动线和复位线以相同的方式驱动第一和第二边段中的字线；
当所述测试模式被激活时，通过不同的驱动线和复位线以彼此独立的方式驱动第一和第二边段中的字线，其中，独立地驱动字线包括将在所述第一边段中的字线驱动至在字线高电压电平和负字线低电压电平之间的中间电压电平，而在所述第二边段中的所述字线保持在所述负字线低电压电平。
7.如权利要求6所述的方法，其中以独立的方式驱动第一和第二边段中的字线包括：
向所述第一边段中的一个或多个字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平。
8.如权利要求7所述的方法，其中以独立的方式驱动第一和第二边段中的字线还包括：
访问存储器阵列的第二边段上的一个或多个存储单元以检测读取失败，所述读取失败表示第一字线之一没有通过下拉晶体管正确连接到第一边段上的复位线。
9.一种存储器阵列，包括：
在阵列的第一边段上的一个或多个主字线的第一组，和在阵列的第二边段上的一个或多个主字线的第二组；
由每个主字线控制的多个局部字线，每一个局部字线都与至少一个存储单元耦合；
耦合到第一和第二边段两者上的存储单元的一个或多个公共位线；
分离的驱动线和复位线，允许将第一边段上的局部字线驱动至在字线高电压电平和负字线低电压电平之间的中间电压电平，而在所述第二边段中的所述字线保持在所述负字线低电压电平。
10.如权利要求9所述的存储器阵列，其中每个驱动线通过由相应的主字线控制的上拉晶体管耦合到局部字线。
11.如权利要求9所述的存储器阵列，其中每个复位线通过由相应的主字线控制的下拉晶体管耦合到局部字线。
12.一种存储设备，包括：
具有第一和第二边段的存储器阵列，每个段包括多个字线、一个或多个公共位线和至少第一和第二驱动线和复位线，所述公共位线可通过第一和第二边段两者中的字线耦合到可访问的存储单元，第一和第二驱动线和复位线能够将第一和第二边段中的字线驱动到不同的电压电平；
控制电路，被配置为：
通过第一边段的第一驱动线中的一个或多个驱动线将第一边段中的一个或多个第一字线驱动到字线高电压电平和负的字线低电压电平之间的中间电压电平；
向第一边段的第一复位线中的一个或多个复位线施加负的字线电压电平，所述第一复位线通过一个或多个下拉晶体管耦合到所述第一字线；
访问存储器阵列的第二边段上的一个或多个存储单元以检测读取失败，所述读取失败表示第一字线之一没有通过下拉晶体管之一正确连接到所述复位线。
13.如权利要求12所述的存储设备，还包括在内部产生中间电压电平的电压信号的电路。
14.如权利要求13所述的存储设备，其中所述中间电压电平是外部可调节的。
15.如权利要求12所述的存储设备，还包括一个或多个可写的控制寄存器，以便使所述设备置于测试模式。
16.如权利要求15所述的存储设备，其中一个或多个控制寄存器允许在测试模式期间选择字线被强加中间电压电平。
17.一种测试系统，包括：
具有至少一个存储器阵列的存储设备，所述存储器阵列具有第一和第二边段，每个段包括多个字线、一个或多个公共位线和至少第一和第二对驱动线和复位线，所述公共位线可通过第一和第二边段两者中的字线耦合到可访问的存储单元，第一和第二对驱动线和复位线能够将第一和第二边段中的字线独立地驱动到不同的电压电平；
测试器，被编程为通过使存储设备置于测试模式来测试该设备，其中所述存储设备被配置为向存储器阵列的第一边段中的一个或多个第一字线强加字线高电压电平和负的字线低电压电平之间的中间电压电平，向通过一个或多个下拉晶体管耦合到所述第一字线的第一边段的一个或多个复位线施加负的字线电压电平，并且访问存储器阵列的第二边段上的一个或多个存储单元。
18.权利要求17所述的测试系统，其中所述测试器被配置为比较从所访问的在阵列的第二边段上的一个或多个存储单元所获取的数据值和先前写到该阵列的数据，以检测在该阵列的第一边段的浮动字线。
19.如权利要求17所述的测试系统，其中所述测试器被配置为改变中间电压电平并且重复该测试。
20.如权利要求19所述的测试系统，其中所述测试器被配置为通过在测试下调节该设备内部的电压生成器来改变所述中间电压电平。
21.如权利要求17所述的测试系统，其中所述测试器向所述设备提供处于所述中间电压电平的电压信号。
22.一种存储设备，包括：
用于存储数据的第一存储装置；
用于存储数据的第二存储装置，其中所述第一和第二存储装置中的存储单元通过位线耦合到感测放大器的共享集合；
用于激活第一存储装置的激活装置；
耦合到第一存储装置的第一驱动装置，用于驱动字线装置达到字线高电压电平和负的字线低电压电平之间的中间电压电平；
第一复位装置，用于通过一个或多个下拉晶体管将负的字线电压电平施加到所述激活装置；
检测装置，用于访问第二存储装置并检测浮动激活装置，其特征在于下拉晶体管和激活装置之间的缺陷连接。
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