JP2004055098A - 不揮発性メモリの記憶システム - Google Patents
不揮発性メモリの記憶システム Download PDFInfo
- Publication number
- JP2004055098A JP2004055098A JP2002214966A JP2002214966A JP2004055098A JP 2004055098 A JP2004055098 A JP 2004055098A JP 2002214966 A JP2002214966 A JP 2002214966A JP 2002214966 A JP2002214966 A JP 2002214966A JP 2004055098 A JP2004055098 A JP 2004055098A
- Authority
- JP
- Japan
- Prior art keywords
- error
- data
- writing
- nonvolatile memory
- error check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】データ消失の原因となるトンネル酸化膜等の劣化を生ぜしめずに、不揮発性メモリのデータ保持期間を延ばすことを目的とする。
【解決手段】追加書き込み可能な不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードを付加し、システムの電源起動時にエラーチェックコードにより不揮発性メモリ内のエラーチェックを行い、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行う。また、エラーチェックコードの発生及びエラーチェックをハードウエア構成で行う。
【選択図】 図1
【解決手段】追加書き込み可能な不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードを付加し、システムの電源起動時にエラーチェックコードにより不揮発性メモリ内のエラーチェックを行い、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行う。また、エラーチェックコードの発生及びエラーチェックをハードウエア構成で行う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、追加書き込み可能な不揮発性メモリ(EEPROM、フラッシュメモリ等)を搭載した記憶システムに関するものである。
【0002】
【従来の技術】
図9はEEPROMセルの構造を示す概略断面図である。図において、EEPROM(Electrical Erasable PROM)セルは、コントロールゲートCG1とシリコン基板10の間にフローティングゲートFG1を設け、フローティングゲートFG1の中の電荷の有無によりデータを保持させている。フローティングゲートFG1とドレインD1の間にはトンネル酸化膜TO1と呼ばれる酸化膜(SiO2)の薄い部分を形成し、このトンネル酸化膜TO1を通してフローティングゲートFG1への電子の注入及び引き抜きを行う。
【0003】
EEPROMセルにデータを書き込む場合は、図10に示すように、コントロールゲートCG1に18V、ドレインD1に0Vを与える。この時、トンネル酸化膜TO1でトンネル現象が生じ、電子をフローティングゲートFG1に注入することができる。
【0004】
EEPROMセルのデータを消去する場合は、図11に示すように、コントロールゲートCG1に0V、ドレインD1に18Vを与える。この時も上記書き込みと同様に、トンネル酸化膜TO1で生じるトンネル現象により電子をフローティングゲートFG1から抜き取ることができる。
【0005】
次に、フラッシュメモリの場合について説明する。図12はフラッシュメモリのセル構造を示す概略断面図である。図において、コントロールゲートCG4とシリコン基板11との間にフローティングゲートFG4を設け、フローティングゲートFG4中の電荷の有無によりデータを保持させている。ドレインD4はn型不純物層の周りにp型不純物層を形成し、ドレインD4付近で発生したホットエレクトロンをフローティングゲートFG4に注入することにより書き込みを行う。
【0006】
フラッシュメモリセルにデータを書き込む場合は、図13に示すように、コントロールゲートCG4に18V、ドレインD4に6V、ソースS4に0Vを与える。この時、ドレインD4付近のPN接合でホットエレクトロンが発生し、電子をフローティングゲートFG4に注入することができる。
【0007】
フラッシュメモリセルのデータを消去する場合は、図14に示すように、コントロールゲートCG4に0V、ソースS4に18Vを与える。この時、ソースS4とフローティングゲートFG4の間で生じるトンネル現象により電子をフローティングゲートFG4から抜き取ることができる。
【0008】
【発明が解決しようとする課題】
従来の不揮発性メモリであるEEPROM及びフラッシュメモリには以下に述べる問題があった。
【0009】
すなわち、EEPROMセルの場合、データ保持期間が長期に渡ると、トンネル酸化膜TO1並びにコントロールゲートCG1とフローティングゲートFG1間の酸化膜O1を通じて、フローティングゲートFG1から電子がリークし、データが消失する可能性がある。
【0010】
フラッシュメモリセルの場合、コントロールゲートCG4とフローティングゲートFG4の間の酸化膜O41、フローティングゲートFG4とソースS4間の酸化膜O42、並びにフローティングゲートFG4とドレインD4間の酸化膜O43を通じて、フローティングゲートFG4から電子がリークすることによってデータが消失する可能性がある。
【0011】
この発明は、上記のような課題を解消するためになされたものであり、データ消失の原因となるトンネル酸化膜、ゲート間酸化膜、ゲートとドレイン/ソース間酸化膜の劣化を生ぜしめずに、不揮発性メモリのデータ保持期間を延ばすことを目的とする。
【0012】
【課題を解決するための手段】
この発明に係る不揮発性メモリの記憶システムは、追加書き込み可能な不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、電源起動時にエラーチェックコードにより不揮発性メモリ内のエラーチェックを行うエラーチェック手段と、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行う追加書き込み手段を備えたものである。
【0013】
また、この発明に係る不揮発性メモリの記憶システムは、上記エラーチェック手段において、エラーチェックコードの発生と、発生したエラーチェックコードと不揮発性メモリから読み出されたエラーチェックコードの比較をハードウェア構成で行うことを特徴とする。
【0014】
更に、この発明に係る不揮発性メモリの記憶システムは、追加書き込みが可能で、かつ書き込み深さが基準に達しているかどうか判定できる機構を有する不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、電源起動時に書き込み深さが基準に達しているかどうかをエラーチェックコード付きで調べる書き込み深さ・エラーチェック手段と、上記書き込み深さが基準に達していない部分を読み出して同じデータを同じ場所に書き込む追加書き込み手段を備えたものである。
【0015】
【発明の実施の形態】
実施の形態1.
まず、本実施の形態による不揮発性メモリの前提条件として、当該不揮発性メモリ(EEPROM及びフラッシュメモリ)は、追加書き込みが可能なハードウェア構成を備えていることとする。
【0016】
ここで、「追加書き込み」とは不揮発性メモリを消去せずに書き込むことである。EEPROM及びフラッシュメモリは通常書き込む前にフローティングゲート内の電子を引き抜く「消去」という操作をあらかじめ行い、メモリセルを初期化してからフローティングゲートに電子を注入する「書き込み」の操作を行う。ここで、上記消去の操作を行わずに書き込みの操作のみを実施することを「追加書き込み」という。追加書き込みは次の様にして実現する。
【0017】
(1)消去・書き込み設定用のレジスタを設け、消去が設定さえていれば消去サイクルに、書き込みが設定されていれば書き込みサイクルに入るようにする。
(2)通常の書き込みをする場合は、消去と書き込みの両方をセットする。こうする事により消去サイクルに入り、消去が終了すると書き込みサイクルに入る。
(3)追加書き込みを行いたい場合は、消去を設定せずに書き込みのみを設定する。このようにする事により、消去サイクルに入らずに書き込みサイクルに入る。すなわち消去せずに書き込みができる。
【0018】
この発明の実施の形態1による不揮発性メモリは、上述の追加書き込み可能な不揮発性メモリを用いて、当該不揮発性メモリにデータと共に1ビット以上の誤り訂正機能を有するエラーチェックコード(ECC)を付加し、電源起動時にECCにより不揮発性メモリ内のエラーチェックを行い、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行うことにより、データの保持期間を延ばすようにする。
【0019】
図1はこの発明の実施の形態1による不揮発性メモリの記憶システムを示すブロック図である。本実施の形態1の不揮発性メモリの記憶システムは、不揮発性メモリ10、CPU20、ROM30がデータバス40、アドレスバス41に接続されている。データバス40及びアドレスバス41は、不揮発性メモリ10、CPU20、ROM30間においてデータ又は制御信号を送受信する。不揮発性メモリ10は、メモリセルアレイ1、指定されるワード線を駆動するワード線駆動回路2、与えられたアドレス信号に対応するワード線の駆動をワード線駆動回路2に指令するロウデコーダ3、指示されたビット線を駆動するビット線制御回路4、与えられたアドレス信号に対応するビット線の駆動をビット線制御回路4に指令するカラムデコーダ5、アドレス信号を一時保持するアドレスバッファ6、入出力データを一時保持するデータレジスタ7、コマンドを一時保持するコマンドレジスタ8により構成されている。なお、上述の消去・書き込み設定用のレジスタはコマンドレジスタ8に相当する。
【0020】
CPU20は不揮発性メモリ10へのデータの書き込み/読み出し/消去を制御する。すなわち、データの書き込みは、CPU20からデータレジスタ7に書き込むべきデータが供給されるとともに、CPU20から書き込みコマンドがコマンドレジスタ8に、書き込みアドレスがアドレスバッファ6にそれぞれ供給される。その結果、メモリセルアレイ1内の指定アドレスに対応するメモリセルに対してデータの書き込みが行われる。データの消去は、CPU20から消去コマンドがコマンドレジスタ8に供給され、またアドレス信号がアドレスバッファ6に供給されることにより行われ、アドレス指定されたメモリセルアレイ1内の該当するメモリセルのデータが消去される。データの読み出しは、CPU20から読出しコマンドがコマンドレジスタ8に供給され、読出しアドレスがアドレスバッファ6に与えられることにより行われ、メモリセルアレイ1内の指定されたアドレスのメモリセルから読み出されたデータは、ビット線制御回路4、データレジスタ7を介してCPU20に取込まれる。
【0021】
また、CPU20はROM30内のプログラムを実行する。ROM30には図2のフローチャートを実行するプログラムが格納されている。
【0022】
次に、図2に基づいて、ROM30内に格納されたプログラムのフローを説明する。まず、あらかじめ不揮発性メモリ10のメモリセルアレイ1のデータ書き込み時に、1ビット以上誤り訂正能力のあるエラーチェックコード(ECC)を付加して書き込んでおく。そして、電源起動時に不揮発性メモリ10のメモリセルアレイ1の各アドレスのデータを読み出し、ECCを発生させ、メモリセルアレイ1に書き込まれているECCと比較する。エラー訂正できる誤りを発見したら、エラー訂正を追加書き込みで行う。その後、不揮発性メモリが搭載されているシステム起動のための処理に移る。ただし、ここでは電源起動のたびに追加書き込みを行うことが重要であるので、システム起動の処理を先に行ってから上記の処理を行っても構わない。
【0023】
図3に情報ビツト16ビツト(1ワード)、1ビット誤り訂正、2ビット誤り検出可能なエラーチェックコード(ECC)の構成法の例を示す。例えば、1wordのデータのビットiをdat(i)(i=0,1,2,...,15)として、
code(0)=dat(0)+dat(2)+dat(4)+dat(6)+dat(8)+dat(10)+dat(12)+dat(14)
code(1)=dat(0)+dat(1)+dat(4)+dat(5)+dat(8)+dat(9)+dat(12)+dat(13)
code(2)=dat(0)+dat(1)+dat(2)+dat(3)+dat(8)+dat(9)+dat(10)+dat(11)+dat(15)
code(3)=dat(0)+dat(1)+dat(2)+dat(3)+dat(4)+dat(5)+dat(6)+dat(7)+dat(15)
code(4)=dat(7)+dat(11)+dat(13)+dat(14)+dat(15)
code(5)=dat(0)+dat(3)+dat(5)+dat(6)+dat(7)+dat(9)+dat(10)+dat(11)+dat(12)+dat(13)+dat(14)とする(ただし、+はEXORを意味する)。
この場合、冗長ビットが6ビットから構成される{code(5),code(4),code(3),code(2),code(1),code(0)}をECCとする。
【0024】
図4は上記ECCを用いた誤り判定法の例を示す。ここで、1wordのデータを読み出してエラーチェックコードECC1を生成する。一方、不揮発性メモリに付加されているエラーチェックコードECC2を読み出す。そして、J=ECC1+ECC2を求める。ここで、+記号はEXORを意味する。aをJの中の1であるビット数とすると、下記の様に判定する。
【0025】
(1)a=0の場合、データにもECCにも誤り無しと判定する。
(2)a=1の場合、データには誤りがないがECCに誤り有りと判定する。
(3)a=偶数の場合、データに偶数個の誤り有りと判定する。
(4)a=3以上の奇数の場合、データに1個の訂正可能な誤り有りと判定する。
【0026】
以上のようにして、エラー訂正できる誤りを発見した場合は、CPU20はエラー訂正を追加書き込みで行うようにする。ただし上記の処理で用いるECCは他のものを用いても構わない。
【0027】
以上のように実施の形態1によれば、エラー訂正できる誤りを発見した場合のみにエラー訂正を追加書き込みで行うようにしたので、書き込み操作が少なくて済み、短時間で処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。すなわち、電源起動前の書き込み深さが十分であれば電源起動後の追加書き込み時のトンネル電流が小さいまたはホットエレクトロン注入の量が少ないため、酸化膜にダメージを与えずにすむ。書き込み深さが不十分であればフローティングゲート内の電子か補充されるため、データ消失を防ぐことかできる。従って、データ消失の原因となる酸化膜を劣化させずにEEPROM及びフラッシュメモリのデータ保持期間を延ばすことができる。
【0028】
実施の形態2.
実施の形態2では、実施の形態1において必要となる訂正機能を有するエラーチェックコード(ECC)をハードウェア(ECC回路)により生成させるようにする。
【0029】
図5はこの発明の実施の形態2による不揮発性メモリの記憶システムを示すブロック図である。本実施の形態2の不揮発性メモリの記憶システムは、不揮発性メモリ10、CPU20、ROM30、並びに訂正機能を有するエラーチェックコード(ECC)を生成するECC回路50が、バス40に接続されている。ROM30には図2のフローチャートを実行するプログラムが格納されており、電源起動時にはCPU20はROM30内のプログラムを実行する。
【0030】
図6はECC回路50の一例を示す回路ブロック図である。図において、データ70{dat(0)〜dat(5)}とcorrect_en信号とがANDゲート61に入力され、これらANDゲートの出力と{regout(0)〜regout(5)}値がEXORゲート62に入力される。ここで、regout(0)〜regout(5)はそれぞれ後述するレジスタ65の出力のビット0〜ビット5である。一方、ECC生成部60はデータ71{dat(0)〜dat(15)}を入力して例えば図3に示す6ビットからなるECC{code(0)〜code(5)}を生成する。EXORゲート62の出力及びECC生成部60の出力はマルチプレクサ63に入力されている。マルチプレクサ63にはsel信号が入力され、sel信号が1の場合にECC生成部60の出力が選択されてレジスタ65に入力され、sel信号が0の場合にANDゲート61を経由したデータがレジスタ65に入力される。write_en信号はレジスタ65の書き込み信号である。レジスタ65の出力はバッファ66を介してデータ72{dat(0)〜dat(5)}として出力される。read_en信号はバッファ66の読み出し信号である。
【0031】
次に、図6のECC回路50の構成において、ECCの生成及び書き込み動作について説明する。
【0032】
まず、ECCを生成する時は、不揮発性メモリ10に記憶しようとする1word(16ビット)のデータをECC生成部60の入力71{dat(0)〜dat(15)}に入力し、ECC生成部60が6ビットからなるECC{code(0)〜code(5)}を生成する。一方、CPU20からマルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力し、ECC生成部60で生成された上記ECCをレジスタ65に書き込む。
【0033】
次に、不揮発性メモリ10へデータを書き込む時は、CPU20からバッファ66のread_en信号に1を入力し、上記手順で生成されたECCをレジスタ65から読み出す。そして、レジスタ65から読み出されたECCのコード(6ビット)と1word(16ビット)のデータとを対応づけ、不揮発性メモリ10のデータレジスタ7に書き込み、不揮発性メモリ10に記憶させる。
【0034】
次に、図5及び図6の構成において、ECCに基づいた誤りチェックの判定動作について説明する。
【0035】
(1)まず、CPU20は不揮発性メモリ10に記憶されている1wordのデータ(16ビット)を読み出し、ECC生成部60の入力71{dat(0)〜dat(15)}に入力する。ECC生成部60は上記入力データに基づき例えば図3に示すECCを生成する。一方、CPU20はマルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力し、ECC生成部60で生成された上記ECCをレジスタ65に格納する。
【0036】
(2)次に、CPU20は上記1wordのデータ(16ビット)に対応するECC(6ビットのコード)を読み出し、データ70として入力する。この時、CPU20は、ANDゲート61のcorrect_en信号に1、マルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力する。そうすると、ここで読み出したECCと、ECC生成部60で新たに生成された上記ECCとの排他的論理和がEXORゲート62でとられ、その結果がレジスタ65に格納される。
【0037】
(3)次に、CPU20はECC回路50のレジスタ65を読み出し、図4に示すフローチャートに従った判定処理を行う。そして、訂正可能な誤りが有る場合には、CPU20はその訂正した誤りを追加書き込みで不揮発性メモリ10に記憶する。
【0038】
以上のように実施の形態2によれば、ECCをハードウェアにより発生させるようにしたので、実施の形態1より更に高速にデータ保持処理を行うことができる。
【0039】
実施の形態3.
まず、本実施の形態による不揮発性メモリの前提条件として、当該不揮発性メモリ(EEPROM及びフラッシュメモリ)は、追加書き込みが可能なハードウェア構成を備えていると共に、書き込み深さ判定が可能なハードウェア構成を備えている。
【0040】
ここで、書き込み深さの判定は以下のように行う。図7に示すように、電流センス型センスアンプの出力にPチャネルトランジスタPTR1を付加する。PTR1のゲートに加える電圧VREFは外部から自由に与えることのできる電圧である。
【0041】
(1)不揮発性メモリにデータを書き込む。
(2)VREFに外部から電圧を与える。
(3)不揮発性メモリのデータの読み出しを行い、データが書かれているいるかどうか確かめる。
(4)VREFの電圧を変化させていくと、ある電圧より大きくなると、データを読み出すことができなくなる。すなわち、データ“0”が“1”と読み出されるようになる。この時のVREFの値が書き込み深さである。
【0042】
上記書き込み深さは、VREFの値が大きいほど書き込みが浅いということになる。
【0043】
ここで、図7の回路動作について説明する。図7はセンスアンプ部であり、メモリセルから読み出したデータをデータバス等へ出力する部分である。IN1はメモリセルからセンスアンプへの入力であり、OUT1はセンスアンプからデータバス等への出力である。OUT1は抵抗R1並びにゲートへVREFが入力されているトランジスタPTR1によりプルアップされている。IN1が1の時、トランジスタNTR1はOFFするため、OUT1はHighになる。IN1が0の時、トランジスタNTR1がONするため、OUT1はLowになる。ここで、VREFの電圧を低くするとトランジスタPTR1を流れる電流が増加し、IN1が0でもOUT1が0にならなくなる。従って、書き込みが十分でなければVREFの値が大きいうちにOUT1を0にすることができなくなる。このようにしてVREFの大きさにより書き込み深さを測ることができる。
【0044】
実施の形態3では、追加書き込み可能でかつ上記書き込み深さの測定が可能な不揮発性メモリを用いる。そして、電源起動時に書き込み深さが基準に達しているかどうかを、エラーチェックコード付きで調べ、基準に達していない部分を読み出して同じデータを同じ場所に書き込むことにより、データの保持期間を延ばすようにする。
【0045】
図8は実施の形態3による不揮発性メモリの記憶方法を示すフローチャートである。まず、データ書き込み時に1ビツト以上誤り訂正能力のあるエラーチェックコード(ECC)を付加して書き込む。その後、電源起動時に不揮発性メモリのECCを読み出し、次に、VREFに書き込み深さの基準となる電圧を与えてECCを読み出す。この時、書き込み深さが基準に達していない場合は、データは正しく読めない。両者を比較して訂正できる誤りがあれば追加書き込みで訂正する。すなわち1が書かれているビットの書き込み深さが基準に達しているかどうかECCを用いて調べ、基準より書き込み深さが浅い部分だけ追加書き込みを行う。ECCの発生はソフトウエアを使ってもハードウェアを使ってもどちらでも構わない。その後システム起動のための処理に移る。なお、上記処理もシステム起動の処理を先に行ってから上記の処理を行っても構わない。
【0046】
上記実施の形態によれば、書き込み操作に移る回数が減るので短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。更に、実際にデータの消失か起こる前に追加書き込みを行っているので、データの信頼性が高くなる。
【0047】
【発明の効果】
以上のように、この発明によれば、エラー訂正できる誤りを発見した場合のみにエラー訂正を追加書き込みで行うようにしたので、書き込み操作が少なくて済み、短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。
【0048】
また、この発明によれば、ECCをハードウェアにより発生させるようにしたので、更に高速にデータ保持処理を行うことができる。
【0049】
また、この発明によれば、書き込み深さが基準に達しているかどうかをエラーチェックコード付きで調べ、基準に達していない部分を読み出して同じデータを同じ場所に書き込むようにしたので、書き込み操作に移る回数が減り、短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。更に、実際にデータの消失か起こる前に追加書き込みを行っているので、データの信頼性が高くなる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による不揮発性メモリの記憶システムを示すブロック図である。
【図2】この発明の実施の形態1による不揮発性メモリの訂正方法を示すフローチャートである。
【図3】エラーチェックコード(ECC)の構成例を示す図である。
【図4】エラーチェックコード(ECC)による誤り判定方法を示すフローチャートである。
【図5】この発明の実施の形態2による不揮発性メモリの記憶システムを示すブロック図である。
【図6】エラーチェックコード(ECC)の生成及び誤り判定を行うハードウェアの構成例を示す図である。
【図7】不揮発性メモリの書き込み判定が可能な構成を示す回路図である。
【図8】この発明の実施の形態3による不揮発性メモリの訂正方法を示すフローチャートである。
【図9】EEPROMセルの構造を示す概略断面図である。
【図10】EEPROMセルに電子を注入する状態を示す概略断面図である。
【図11】EEPROMセルから電子を引き抜く状態を示す概略断面図である。
【図12】フラッシュメモリセルの構造を示す概略断面図である。
【図13】フラッシュメモリセルに電子を注入する状態を示す概略断面図である。
【図14】フラッシュメモリセルから電子を引き抜く状態を示す概略断面図である。
【符号の説明】
1 メモリセルアレイ、2 ワード線駆動回路、3 ロウデコーダ、4 ビット線制御回路、5 カラムデコーダ、6 アドレスバッファ、7 データレジスタ、8 コマンドレジスタ、10 不揮発性メモリ、20 CPU、30 ROM、40 バス、50 ECC回路。
【発明の属する技術分野】
この発明は、追加書き込み可能な不揮発性メモリ(EEPROM、フラッシュメモリ等)を搭載した記憶システムに関するものである。
【0002】
【従来の技術】
図9はEEPROMセルの構造を示す概略断面図である。図において、EEPROM(Electrical Erasable PROM)セルは、コントロールゲートCG1とシリコン基板10の間にフローティングゲートFG1を設け、フローティングゲートFG1の中の電荷の有無によりデータを保持させている。フローティングゲートFG1とドレインD1の間にはトンネル酸化膜TO1と呼ばれる酸化膜(SiO2)の薄い部分を形成し、このトンネル酸化膜TO1を通してフローティングゲートFG1への電子の注入及び引き抜きを行う。
【0003】
EEPROMセルにデータを書き込む場合は、図10に示すように、コントロールゲートCG1に18V、ドレインD1に0Vを与える。この時、トンネル酸化膜TO1でトンネル現象が生じ、電子をフローティングゲートFG1に注入することができる。
【0004】
EEPROMセルのデータを消去する場合は、図11に示すように、コントロールゲートCG1に0V、ドレインD1に18Vを与える。この時も上記書き込みと同様に、トンネル酸化膜TO1で生じるトンネル現象により電子をフローティングゲートFG1から抜き取ることができる。
【0005】
次に、フラッシュメモリの場合について説明する。図12はフラッシュメモリのセル構造を示す概略断面図である。図において、コントロールゲートCG4とシリコン基板11との間にフローティングゲートFG4を設け、フローティングゲートFG4中の電荷の有無によりデータを保持させている。ドレインD4はn型不純物層の周りにp型不純物層を形成し、ドレインD4付近で発生したホットエレクトロンをフローティングゲートFG4に注入することにより書き込みを行う。
【0006】
フラッシュメモリセルにデータを書き込む場合は、図13に示すように、コントロールゲートCG4に18V、ドレインD4に6V、ソースS4に0Vを与える。この時、ドレインD4付近のPN接合でホットエレクトロンが発生し、電子をフローティングゲートFG4に注入することができる。
【0007】
フラッシュメモリセルのデータを消去する場合は、図14に示すように、コントロールゲートCG4に0V、ソースS4に18Vを与える。この時、ソースS4とフローティングゲートFG4の間で生じるトンネル現象により電子をフローティングゲートFG4から抜き取ることができる。
【0008】
【発明が解決しようとする課題】
従来の不揮発性メモリであるEEPROM及びフラッシュメモリには以下に述べる問題があった。
【0009】
すなわち、EEPROMセルの場合、データ保持期間が長期に渡ると、トンネル酸化膜TO1並びにコントロールゲートCG1とフローティングゲートFG1間の酸化膜O1を通じて、フローティングゲートFG1から電子がリークし、データが消失する可能性がある。
【0010】
フラッシュメモリセルの場合、コントロールゲートCG4とフローティングゲートFG4の間の酸化膜O41、フローティングゲートFG4とソースS4間の酸化膜O42、並びにフローティングゲートFG4とドレインD4間の酸化膜O43を通じて、フローティングゲートFG4から電子がリークすることによってデータが消失する可能性がある。
【0011】
この発明は、上記のような課題を解消するためになされたものであり、データ消失の原因となるトンネル酸化膜、ゲート間酸化膜、ゲートとドレイン/ソース間酸化膜の劣化を生ぜしめずに、不揮発性メモリのデータ保持期間を延ばすことを目的とする。
【0012】
【課題を解決するための手段】
この発明に係る不揮発性メモリの記憶システムは、追加書き込み可能な不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、電源起動時にエラーチェックコードにより不揮発性メモリ内のエラーチェックを行うエラーチェック手段と、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行う追加書き込み手段を備えたものである。
【0013】
また、この発明に係る不揮発性メモリの記憶システムは、上記エラーチェック手段において、エラーチェックコードの発生と、発生したエラーチェックコードと不揮発性メモリから読み出されたエラーチェックコードの比較をハードウェア構成で行うことを特徴とする。
【0014】
更に、この発明に係る不揮発性メモリの記憶システムは、追加書き込みが可能で、かつ書き込み深さが基準に達しているかどうか判定できる機構を有する不揮発性メモリを搭載した記憶システムにおいて、不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、電源起動時に書き込み深さが基準に達しているかどうかをエラーチェックコード付きで調べる書き込み深さ・エラーチェック手段と、上記書き込み深さが基準に達していない部分を読み出して同じデータを同じ場所に書き込む追加書き込み手段を備えたものである。
【0015】
【発明の実施の形態】
実施の形態1.
まず、本実施の形態による不揮発性メモリの前提条件として、当該不揮発性メモリ(EEPROM及びフラッシュメモリ)は、追加書き込みが可能なハードウェア構成を備えていることとする。
【0016】
ここで、「追加書き込み」とは不揮発性メモリを消去せずに書き込むことである。EEPROM及びフラッシュメモリは通常書き込む前にフローティングゲート内の電子を引き抜く「消去」という操作をあらかじめ行い、メモリセルを初期化してからフローティングゲートに電子を注入する「書き込み」の操作を行う。ここで、上記消去の操作を行わずに書き込みの操作のみを実施することを「追加書き込み」という。追加書き込みは次の様にして実現する。
【0017】
(1)消去・書き込み設定用のレジスタを設け、消去が設定さえていれば消去サイクルに、書き込みが設定されていれば書き込みサイクルに入るようにする。
(2)通常の書き込みをする場合は、消去と書き込みの両方をセットする。こうする事により消去サイクルに入り、消去が終了すると書き込みサイクルに入る。
(3)追加書き込みを行いたい場合は、消去を設定せずに書き込みのみを設定する。このようにする事により、消去サイクルに入らずに書き込みサイクルに入る。すなわち消去せずに書き込みができる。
【0018】
この発明の実施の形態1による不揮発性メモリは、上述の追加書き込み可能な不揮発性メモリを用いて、当該不揮発性メモリにデータと共に1ビット以上の誤り訂正機能を有するエラーチェックコード(ECC)を付加し、電源起動時にECCにより不揮発性メモリ内のエラーチェックを行い、訂正可能な誤りを発見したらエラー訂正を追加書き込みで行うことにより、データの保持期間を延ばすようにする。
【0019】
図1はこの発明の実施の形態1による不揮発性メモリの記憶システムを示すブロック図である。本実施の形態1の不揮発性メモリの記憶システムは、不揮発性メモリ10、CPU20、ROM30がデータバス40、アドレスバス41に接続されている。データバス40及びアドレスバス41は、不揮発性メモリ10、CPU20、ROM30間においてデータ又は制御信号を送受信する。不揮発性メモリ10は、メモリセルアレイ1、指定されるワード線を駆動するワード線駆動回路2、与えられたアドレス信号に対応するワード線の駆動をワード線駆動回路2に指令するロウデコーダ3、指示されたビット線を駆動するビット線制御回路4、与えられたアドレス信号に対応するビット線の駆動をビット線制御回路4に指令するカラムデコーダ5、アドレス信号を一時保持するアドレスバッファ6、入出力データを一時保持するデータレジスタ7、コマンドを一時保持するコマンドレジスタ8により構成されている。なお、上述の消去・書き込み設定用のレジスタはコマンドレジスタ8に相当する。
【0020】
CPU20は不揮発性メモリ10へのデータの書き込み/読み出し/消去を制御する。すなわち、データの書き込みは、CPU20からデータレジスタ7に書き込むべきデータが供給されるとともに、CPU20から書き込みコマンドがコマンドレジスタ8に、書き込みアドレスがアドレスバッファ6にそれぞれ供給される。その結果、メモリセルアレイ1内の指定アドレスに対応するメモリセルに対してデータの書き込みが行われる。データの消去は、CPU20から消去コマンドがコマンドレジスタ8に供給され、またアドレス信号がアドレスバッファ6に供給されることにより行われ、アドレス指定されたメモリセルアレイ1内の該当するメモリセルのデータが消去される。データの読み出しは、CPU20から読出しコマンドがコマンドレジスタ8に供給され、読出しアドレスがアドレスバッファ6に与えられることにより行われ、メモリセルアレイ1内の指定されたアドレスのメモリセルから読み出されたデータは、ビット線制御回路4、データレジスタ7を介してCPU20に取込まれる。
【0021】
また、CPU20はROM30内のプログラムを実行する。ROM30には図2のフローチャートを実行するプログラムが格納されている。
【0022】
次に、図2に基づいて、ROM30内に格納されたプログラムのフローを説明する。まず、あらかじめ不揮発性メモリ10のメモリセルアレイ1のデータ書き込み時に、1ビット以上誤り訂正能力のあるエラーチェックコード(ECC)を付加して書き込んでおく。そして、電源起動時に不揮発性メモリ10のメモリセルアレイ1の各アドレスのデータを読み出し、ECCを発生させ、メモリセルアレイ1に書き込まれているECCと比較する。エラー訂正できる誤りを発見したら、エラー訂正を追加書き込みで行う。その後、不揮発性メモリが搭載されているシステム起動のための処理に移る。ただし、ここでは電源起動のたびに追加書き込みを行うことが重要であるので、システム起動の処理を先に行ってから上記の処理を行っても構わない。
【0023】
図3に情報ビツト16ビツト(1ワード)、1ビット誤り訂正、2ビット誤り検出可能なエラーチェックコード(ECC)の構成法の例を示す。例えば、1wordのデータのビットiをdat(i)(i=0,1,2,...,15)として、
code(0)=dat(0)+dat(2)+dat(4)+dat(6)+dat(8)+dat(10)+dat(12)+dat(14)
code(1)=dat(0)+dat(1)+dat(4)+dat(5)+dat(8)+dat(9)+dat(12)+dat(13)
code(2)=dat(0)+dat(1)+dat(2)+dat(3)+dat(8)+dat(9)+dat(10)+dat(11)+dat(15)
code(3)=dat(0)+dat(1)+dat(2)+dat(3)+dat(4)+dat(5)+dat(6)+dat(7)+dat(15)
code(4)=dat(7)+dat(11)+dat(13)+dat(14)+dat(15)
code(5)=dat(0)+dat(3)+dat(5)+dat(6)+dat(7)+dat(9)+dat(10)+dat(11)+dat(12)+dat(13)+dat(14)とする(ただし、+はEXORを意味する)。
この場合、冗長ビットが6ビットから構成される{code(5),code(4),code(3),code(2),code(1),code(0)}をECCとする。
【0024】
図4は上記ECCを用いた誤り判定法の例を示す。ここで、1wordのデータを読み出してエラーチェックコードECC1を生成する。一方、不揮発性メモリに付加されているエラーチェックコードECC2を読み出す。そして、J=ECC1+ECC2を求める。ここで、+記号はEXORを意味する。aをJの中の1であるビット数とすると、下記の様に判定する。
【0025】
(1)a=0の場合、データにもECCにも誤り無しと判定する。
(2)a=1の場合、データには誤りがないがECCに誤り有りと判定する。
(3)a=偶数の場合、データに偶数個の誤り有りと判定する。
(4)a=3以上の奇数の場合、データに1個の訂正可能な誤り有りと判定する。
【0026】
以上のようにして、エラー訂正できる誤りを発見した場合は、CPU20はエラー訂正を追加書き込みで行うようにする。ただし上記の処理で用いるECCは他のものを用いても構わない。
【0027】
以上のように実施の形態1によれば、エラー訂正できる誤りを発見した場合のみにエラー訂正を追加書き込みで行うようにしたので、書き込み操作が少なくて済み、短時間で処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。すなわち、電源起動前の書き込み深さが十分であれば電源起動後の追加書き込み時のトンネル電流が小さいまたはホットエレクトロン注入の量が少ないため、酸化膜にダメージを与えずにすむ。書き込み深さが不十分であればフローティングゲート内の電子か補充されるため、データ消失を防ぐことかできる。従って、データ消失の原因となる酸化膜を劣化させずにEEPROM及びフラッシュメモリのデータ保持期間を延ばすことができる。
【0028】
実施の形態2.
実施の形態2では、実施の形態1において必要となる訂正機能を有するエラーチェックコード(ECC)をハードウェア(ECC回路)により生成させるようにする。
【0029】
図5はこの発明の実施の形態2による不揮発性メモリの記憶システムを示すブロック図である。本実施の形態2の不揮発性メモリの記憶システムは、不揮発性メモリ10、CPU20、ROM30、並びに訂正機能を有するエラーチェックコード(ECC)を生成するECC回路50が、バス40に接続されている。ROM30には図2のフローチャートを実行するプログラムが格納されており、電源起動時にはCPU20はROM30内のプログラムを実行する。
【0030】
図6はECC回路50の一例を示す回路ブロック図である。図において、データ70{dat(0)〜dat(5)}とcorrect_en信号とがANDゲート61に入力され、これらANDゲートの出力と{regout(0)〜regout(5)}値がEXORゲート62に入力される。ここで、regout(0)〜regout(5)はそれぞれ後述するレジスタ65の出力のビット0〜ビット5である。一方、ECC生成部60はデータ71{dat(0)〜dat(15)}を入力して例えば図3に示す6ビットからなるECC{code(0)〜code(5)}を生成する。EXORゲート62の出力及びECC生成部60の出力はマルチプレクサ63に入力されている。マルチプレクサ63にはsel信号が入力され、sel信号が1の場合にECC生成部60の出力が選択されてレジスタ65に入力され、sel信号が0の場合にANDゲート61を経由したデータがレジスタ65に入力される。write_en信号はレジスタ65の書き込み信号である。レジスタ65の出力はバッファ66を介してデータ72{dat(0)〜dat(5)}として出力される。read_en信号はバッファ66の読み出し信号である。
【0031】
次に、図6のECC回路50の構成において、ECCの生成及び書き込み動作について説明する。
【0032】
まず、ECCを生成する時は、不揮発性メモリ10に記憶しようとする1word(16ビット)のデータをECC生成部60の入力71{dat(0)〜dat(15)}に入力し、ECC生成部60が6ビットからなるECC{code(0)〜code(5)}を生成する。一方、CPU20からマルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力し、ECC生成部60で生成された上記ECCをレジスタ65に書き込む。
【0033】
次に、不揮発性メモリ10へデータを書き込む時は、CPU20からバッファ66のread_en信号に1を入力し、上記手順で生成されたECCをレジスタ65から読み出す。そして、レジスタ65から読み出されたECCのコード(6ビット)と1word(16ビット)のデータとを対応づけ、不揮発性メモリ10のデータレジスタ7に書き込み、不揮発性メモリ10に記憶させる。
【0034】
次に、図5及び図6の構成において、ECCに基づいた誤りチェックの判定動作について説明する。
【0035】
(1)まず、CPU20は不揮発性メモリ10に記憶されている1wordのデータ(16ビット)を読み出し、ECC生成部60の入力71{dat(0)〜dat(15)}に入力する。ECC生成部60は上記入力データに基づき例えば図3に示すECCを生成する。一方、CPU20はマルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力し、ECC生成部60で生成された上記ECCをレジスタ65に格納する。
【0036】
(2)次に、CPU20は上記1wordのデータ(16ビット)に対応するECC(6ビットのコード)を読み出し、データ70として入力する。この時、CPU20は、ANDゲート61のcorrect_en信号に1、マルチプレクサ63のsel信号に1、レジスタ65のwrite_en信号に1を入力する。そうすると、ここで読み出したECCと、ECC生成部60で新たに生成された上記ECCとの排他的論理和がEXORゲート62でとられ、その結果がレジスタ65に格納される。
【0037】
(3)次に、CPU20はECC回路50のレジスタ65を読み出し、図4に示すフローチャートに従った判定処理を行う。そして、訂正可能な誤りが有る場合には、CPU20はその訂正した誤りを追加書き込みで不揮発性メモリ10に記憶する。
【0038】
以上のように実施の形態2によれば、ECCをハードウェアにより発生させるようにしたので、実施の形態1より更に高速にデータ保持処理を行うことができる。
【0039】
実施の形態3.
まず、本実施の形態による不揮発性メモリの前提条件として、当該不揮発性メモリ(EEPROM及びフラッシュメモリ)は、追加書き込みが可能なハードウェア構成を備えていると共に、書き込み深さ判定が可能なハードウェア構成を備えている。
【0040】
ここで、書き込み深さの判定は以下のように行う。図7に示すように、電流センス型センスアンプの出力にPチャネルトランジスタPTR1を付加する。PTR1のゲートに加える電圧VREFは外部から自由に与えることのできる電圧である。
【0041】
(1)不揮発性メモリにデータを書き込む。
(2)VREFに外部から電圧を与える。
(3)不揮発性メモリのデータの読み出しを行い、データが書かれているいるかどうか確かめる。
(4)VREFの電圧を変化させていくと、ある電圧より大きくなると、データを読み出すことができなくなる。すなわち、データ“0”が“1”と読み出されるようになる。この時のVREFの値が書き込み深さである。
【0042】
上記書き込み深さは、VREFの値が大きいほど書き込みが浅いということになる。
【0043】
ここで、図7の回路動作について説明する。図7はセンスアンプ部であり、メモリセルから読み出したデータをデータバス等へ出力する部分である。IN1はメモリセルからセンスアンプへの入力であり、OUT1はセンスアンプからデータバス等への出力である。OUT1は抵抗R1並びにゲートへVREFが入力されているトランジスタPTR1によりプルアップされている。IN1が1の時、トランジスタNTR1はOFFするため、OUT1はHighになる。IN1が0の時、トランジスタNTR1がONするため、OUT1はLowになる。ここで、VREFの電圧を低くするとトランジスタPTR1を流れる電流が増加し、IN1が0でもOUT1が0にならなくなる。従って、書き込みが十分でなければVREFの値が大きいうちにOUT1を0にすることができなくなる。このようにしてVREFの大きさにより書き込み深さを測ることができる。
【0044】
実施の形態3では、追加書き込み可能でかつ上記書き込み深さの測定が可能な不揮発性メモリを用いる。そして、電源起動時に書き込み深さが基準に達しているかどうかを、エラーチェックコード付きで調べ、基準に達していない部分を読み出して同じデータを同じ場所に書き込むことにより、データの保持期間を延ばすようにする。
【0045】
図8は実施の形態3による不揮発性メモリの記憶方法を示すフローチャートである。まず、データ書き込み時に1ビツト以上誤り訂正能力のあるエラーチェックコード(ECC)を付加して書き込む。その後、電源起動時に不揮発性メモリのECCを読み出し、次に、VREFに書き込み深さの基準となる電圧を与えてECCを読み出す。この時、書き込み深さが基準に達していない場合は、データは正しく読めない。両者を比較して訂正できる誤りがあれば追加書き込みで訂正する。すなわち1が書かれているビットの書き込み深さが基準に達しているかどうかECCを用いて調べ、基準より書き込み深さが浅い部分だけ追加書き込みを行う。ECCの発生はソフトウエアを使ってもハードウェアを使ってもどちらでも構わない。その後システム起動のための処理に移る。なお、上記処理もシステム起動の処理を先に行ってから上記の処理を行っても構わない。
【0046】
上記実施の形態によれば、書き込み操作に移る回数が減るので短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。更に、実際にデータの消失か起こる前に追加書き込みを行っているので、データの信頼性が高くなる。
【0047】
【発明の効果】
以上のように、この発明によれば、エラー訂正できる誤りを発見した場合のみにエラー訂正を追加書き込みで行うようにしたので、書き込み操作が少なくて済み、短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。
【0048】
また、この発明によれば、ECCをハードウェアにより発生させるようにしたので、更に高速にデータ保持処理を行うことができる。
【0049】
また、この発明によれば、書き込み深さが基準に達しているかどうかをエラーチェックコード付きで調べ、基準に達していない部分を読み出して同じデータを同じ場所に書き込むようにしたので、書き込み操作に移る回数が減り、短時間でデータ保持処理を行うことができる。また、不要な追加書き込みがないため酸化膜へのダメージを避けることができる。更に、実際にデータの消失か起こる前に追加書き込みを行っているので、データの信頼性が高くなる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による不揮発性メモリの記憶システムを示すブロック図である。
【図2】この発明の実施の形態1による不揮発性メモリの訂正方法を示すフローチャートである。
【図3】エラーチェックコード(ECC)の構成例を示す図である。
【図4】エラーチェックコード(ECC)による誤り判定方法を示すフローチャートである。
【図5】この発明の実施の形態2による不揮発性メモリの記憶システムを示すブロック図である。
【図6】エラーチェックコード(ECC)の生成及び誤り判定を行うハードウェアの構成例を示す図である。
【図7】不揮発性メモリの書き込み判定が可能な構成を示す回路図である。
【図8】この発明の実施の形態3による不揮発性メモリの訂正方法を示すフローチャートである。
【図9】EEPROMセルの構造を示す概略断面図である。
【図10】EEPROMセルに電子を注入する状態を示す概略断面図である。
【図11】EEPROMセルから電子を引き抜く状態を示す概略断面図である。
【図12】フラッシュメモリセルの構造を示す概略断面図である。
【図13】フラッシュメモリセルに電子を注入する状態を示す概略断面図である。
【図14】フラッシュメモリセルから電子を引き抜く状態を示す概略断面図である。
【符号の説明】
1 メモリセルアレイ、2 ワード線駆動回路、3 ロウデコーダ、4 ビット線制御回路、5 カラムデコーダ、6 アドレスバッファ、7 データレジスタ、8 コマンドレジスタ、10 不揮発性メモリ、20 CPU、30 ROM、40 バス、50 ECC回路。
Claims (3)
- 追加書き込み可能な不揮発性メモリを搭載した記憶システムにおいて、
不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、
電源起動時にエラーチェックコードにより不揮発性メモリ内のエラーチェックを行うエラーチェック手段と、
訂正可能な誤りを発見したらエラー訂正を追加書き込みで行う追加書き込み手段を備えた不揮発性メモリの記憶システム。 - 上記エラーチェック手段において、エラーチェックコードの発生と、発生したエラーチェックコードと不揮発性メモリから読み出されたエラーチェックコードの比較をハードウェア構成で行うことを特徴とする請求項1に記載の不揮発性メモリの記憶システム。
- 追加書き込みが可能で、かつ書き込み深さが基準に達しているかどうか判定できる機構を有する不揮発性メモリを搭載した記憶システムにおいて、
不揮発性メモリには記憶データと共に誤り訂正機能を有するエラーチェックコードが付加され、
電源起動時に書き込み深さが基準に達しているかどうかをエラーチェックコード付きで調べる書き込み深さ・エラーチェック手段と、
上記書き込み深さが基準に達していない部分を読み出して同じデータを同じ場所に書き込む追加書き込み手段を備えた不揮発性メモリの記憶システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002214966A JP2004055098A (ja) | 2002-07-24 | 2002-07-24 | 不揮発性メモリの記憶システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002214966A JP2004055098A (ja) | 2002-07-24 | 2002-07-24 | 不揮発性メモリの記憶システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004055098A true JP2004055098A (ja) | 2004-02-19 |
Family
ID=31937119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002214966A Pending JP2004055098A (ja) | 2002-07-24 | 2002-07-24 | 不揮発性メモリの記憶システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004055098A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007080429A (ja) * | 2005-09-15 | 2007-03-29 | Toshiba Corp | 半導体記憶装置 |
CN101258471A (zh) * | 2005-07-15 | 2008-09-03 | Gsip有限责任公司 | 闪存纠错 |
US7453728B2 (en) | 2003-04-22 | 2008-11-18 | Kabushiki Kaisha Toshiba | Data storage system with enhanced reliability with respect to data destruction caused by reading-out of the data |
JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
-
2002
- 2002-07-24 JP JP2002214966A patent/JP2004055098A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7453728B2 (en) | 2003-04-22 | 2008-11-18 | Kabushiki Kaisha Toshiba | Data storage system with enhanced reliability with respect to data destruction caused by reading-out of the data |
CN101258471A (zh) * | 2005-07-15 | 2008-09-03 | Gsip有限责任公司 | 闪存纠错 |
JP2009501380A (ja) * | 2005-07-15 | 2009-01-15 | ジーエス・アイピー・リミテッド・ライアビリティ・カンパニー | フラッシュエラー訂正 |
US8140939B2 (en) | 2005-07-15 | 2012-03-20 | Gs Ip Limited Liability Company | Flash error correction |
JP2007080429A (ja) * | 2005-09-15 | 2007-03-29 | Toshiba Corp | 半導体記憶装置 |
JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100926475B1 (ko) | 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법 | |
JP4652319B2 (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
JP3976839B2 (ja) | 不揮発性メモリシステムおよび不揮発性半導体メモリ | |
KR101162271B1 (ko) | 반도체 기억장치 | |
US7719900B2 (en) | Semiconductor storage device having memory cell for storing data by using difference in threshold voltage | |
JP2010009141A (ja) | データ転送方法 | |
JP2009134849A (ja) | フラッシュメモリ素子及びそのプログラム方法 | |
JP2000305861A (ja) | 記憶装置およびメモリカード | |
KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
TW201535399A (zh) | 半導體記憶裝置及nand型快閃記憶體的程式化方法 | |
JP2012128769A (ja) | メモリシステム | |
US20120159284A1 (en) | Semiconductor memory device capable of transferring various types of data | |
US10013208B2 (en) | Method for writing in an EEPROM memory and corresponding memory | |
KR20060061085A (ko) | 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치 | |
JP7018089B2 (ja) | 半導体記憶装置および読出し方法 | |
JP2007323760A (ja) | 不揮発性半導体記憶装置及びそのテスト方法 | |
JP2004055098A (ja) | 不揮発性メモリの記憶システム | |
US20060077583A1 (en) | Storage device | |
JP2008090995A (ja) | フラッシュメモリ装置及びその消去方法 | |
US6856553B2 (en) | Flash memory with shortened erasing operation time | |
JPH10320985A (ja) | 不揮発性半導体記憶装置 | |
KR20150045642A (ko) | 반도체 장치 및 그 동작 방법 | |
KR100764748B1 (ko) | 향상된 리프레쉬 기능을 갖는 플래시 메모리 장치 | |
JP2013218758A (ja) | 不揮発性半導体記憶装置 | |
JP2013030251A (ja) | メモリシステム |