KR20060061085A

KR20060061085A - 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치

Info

Publication number: KR20060061085A
Application number: KR1020040099953A
Authority: KR
Inventors: 이호길; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2004-12-01
Filing date: 2004-12-01
Publication date: 2006-06-07
Also published as: KR100590219B1; JP4931404B2; CN100555455C; DE102005057112A1; US20060114730A1; JP2006155871A; US7652948B2; TWI303431B; CN1808622A; TW200625320A; DE102005057112B4

Abstract

여기에 개시되는 불 휘발성 메모리 장치는 프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로를 포함한다. 어드레스 저장 회로는 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함한다. 어드레스 발생 회로는 어드레스 저장 회로의 초기 열 어드레스에 응답하여 읽혀진 데이터 비트들을 선택하기 위한 열 어드레스들을 순차적으로 발생한다. 스캔 제어 회로는 어드레스 발생 회로에서 생성된 열 어드레스가 최종 열 어드레스와 일치하는 지의 여부에 따라 프로그램 동작 모드를 종료시킨다.

Description

프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE CAPABLE OF REDUCING PROGRAM TIME}

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도;

도 2는 부분 프로그램 동작에 따라 부분적으로 데이터가 로딩된 도 1에 도시된 페이지 버퍼 회로를 보여주는 도면;

도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;

도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 스캔 제어 회로를 보여주는 블록도;

도 5는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 및 프로그램 검증 동작들을 설명하기 위한 흐름도; 그리고

도 6a 내지 도 6c는 본 발명 및 일반적인 기술에 따른 불 휘발성 메모리 장치들의 프로그램 시간을 비교하기 위한 도면들이다.

* 도면의 주요 부분에 대한 부호 설명 *

110 : 메모리 셀 어레이 120 : 행 선택 회로

130 : 페이지 버퍼 회로 140 : 열 게이트 회로

150 : 입출력 회로 160 : 어드레스 저장 회로

170 : 어드레스 발생 회로 180 : 스캔 제어 회로

본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로는 향상된 프로그램 검증 방식을 갖는 불 휘발성 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사 용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 낸드형 플래시 메모리 장치 (10)는 메모리 셀 어레이 (20), 행 선택 회로 (도면에는 "X-SEL"라 표기됨) (40), 그리고 페이지 버퍼 회로 (60)를 포함한다. 메모리 셀 어레이 (20)는 비트 라인들 (BL0-BLm)에 각각 연결되는 복수 개의 셀 스트링들 (또는 낸드 스트링들) (21)을 포함한다. 각 열의 셀 스트링 (21)은 제 1 선 택 트랜지스터로서 스트링 선택 트랜지스터 (string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (ground selection transistor, GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 또는 메모리 셀들 (MC0-MCn)로 구성된다. 각 열의 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인 (string selection line, SSL)에 연결된 게이트를 갖는다. 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (common source line, CSL)에 연결된 소오스와 접지 선택 라인 (ground selection line, GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터 (SST)의 소오스와 접지 선택 트랜지스터 (GST)의 드레인 사이에는 메모리 셀들 (MCn-MC0)이 직렬 연결되어 있다. 각 셀 스트링의 셀들은 플로팅 게이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들 (WLn-WL0)에 각각 연결된다.

스트링 선택 라인 (SSL), 워드 라인들 (WL0-WLn), 그리고 접지 선택 라인 (GSL)은 행 선택 회로 (40)에 전기적으로 연결되어 있다. 행 선택 회로 (40)는 행 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 예를 들면, 행 선택 회로 (40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압 (program voltage)을 공급하고 비선택되는 워드 라인들로 패스 전압 (pass voltage)을 공급한다. 행 선택 회로 (40)는 읽기 동작 모드시 선택되는 워드 라인으로 접지 전압 (GND)을 공급하고 비선택되는 워드 라인들로 읽기 전압 (read voltage)을 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이다. 메모리 셀 어레이 (20)를 통해 배열되는 비트 라인들 (BL0-BLm)은 페이지 버퍼 회로 (60)에 전기적으로 연결되어 있다. 페이지 버퍼 회로 (60)는 읽기/검증 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다. 페이지 버퍼 회로 (60)에는 비트 라인들 (BL0-BLm)에 각각 대응하는 페이지 버퍼들이 제공될 수 있다. 또는, 각 페이지 버퍼는 한 쌍의 비트 라인들을 공유하도록 구현될 수 있다.

낸드형 플래시 메모리 장치에 있어서, 잘 알려진 바와 같이, 셀 구조 특성상 프로그램되지 않아야 될 셀 (이하, 프로그램 금지 셀-program-inhibited cell-이라 칭함)이 프로그램 전압에 의해서 소프트 프로그램될 수 있으며, 이는 프로그램 디스터브 (program disturbance)라 불린다. 프로그램 금지 셀의 프로그램 디스터브는 프로그램 금지 셀이 속한 셀 스트링의 채널 전압을 높임으로써 방지되며, 이는 셀프-부스팅 스킴이라 불린다. 셀 스트링의 채널 전압은 비선택된 워드 라인들에 각각 공급되는 패스 전압에 의존한다. 패스 전압이 높을수록 프로그램 금지 셀이 소프트 프로그램되는 정도를 더욱 완화할 수 있다. 반면에, 패스 전압이 높아지면, 비선택된 워드 라인들 각각에 연결된 메모리 셀들이 패스 전압에 의해서 소프트 프로그램될 수 있으며, 이는 패스 디스터브 (pass disturbance)라 불린다. 따라서, 패스 전압은 이상의 조건들을 고려하여 결정될 것이다.

앞서 설명된 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

낸드형 플래시 메모리 장치의 경우, 하나의 워드 라인에 연결된 메모리 셀들은 동시에 프로그램될 수 있다. 또는 하나의 워드 라인에 연결된 메모리 셀들은 몇 차례에 걸쳐 프로그램될 수 있으며, 이는 부분 프로그램 스킴 (partial program scheme)이라 불린다. 예를 들면, 도 2에 도시된 바와 같이, 비트 라인들 (BL0-BLi)의 메모리 영역에 프로그램될 데이터만이 페이지 버퍼 회로 (60)에 로딩되었다고 가정하자 (도면에서 음영 표시된 부분). 데이터가 로딩된 영역의 메모리 셀들과 데이터가 로딩되지 않은 메모리 영역 (여기에 비트 라인들 (BLi+1-BLm)이 배열됨)의 메모리 셀들이 모두 동일한 워드 라인에 연결되어 있기 때문에, 데이터 로딩 위치에 관계없이 동일한 워드 라인의 메모리 셀들에는 프로그램 전압이 공급된다. 프로그램 동작이 수행된 후, 잘 알려진 바와 같이, 프로그램 검증 동작이 수행된다.

프로그램 검증 동작에 따르면, 먼저, 페이지 버퍼 회로 (60)는 선택된 행 (또는 페이지)의 메모리 셀들로부터 데이터를 감지 및 래치한다. 감지된 데이터의 프로그램 상태는 와이어드-오어 방식 및 열 스캔 방식에 의해서 판별될 수 있다. 와이어드-오어 방식에 따르면, 감지된 데이터 값들 모두가 동시에 프로그램 상태를 나타내는 지의 여부가 판별된다. 이에 반해서, 열 스캔 방식에 따르면, 감지된 데이터 값들이 소정 단위 (예를 들면, x8, x16, 등)로 열 선택 회로 (미도시됨)에 의해서 선택되고 선택된 데이터 값들이 프로그램 상태를 나타내는 지의 여부가 판별된다. 만약 선택된 데이터 값들이 프로그램 상태를 나타내면, 소정 단위의 데이터 값들이 다시 선택된다. 이러한 프로그램 검증 동작은 선택된 페이지의 모든 메모리 셀들에 대해서 행해진다. 즉, 열 스캔 방식을 이용한 프로그램 검증 동작은 프로그램된 데이터 량에 관계없이 선택된 페이지의 모든 메모리 셀들에 대해 수행된다. 예를 들면, 도 2를 참조하면, 비록 비트 라인들 (BL0-BLi)에 연결된 메모리 셀들이 실질적으로 프로그램되었지만, 모든 비트 라인들 (BL0-BLm)에 연결된 메모리 셀들 (선택된 행에 공통으로 연결됨)에 대한 프로그램 검증 동작이 수행된다. 이는 앞서 언급된 열 스캔 방식을 이용한 프로그램 검증 동작이 비효율적임을 의미한다.

본 발명의 목적은 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치 및 그 방법을 제공하는 것이다.

본 발명의 다른 목적은 프로그램될 데이터 양에 따라 열 스캔 시간을 제어할 수 있는 불 휘발성 메모리 장치 및 그 방법에 관한 것이다.

상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치는 행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이 와; 프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와; 상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와; 상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하기 위한 열 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와; 그리고 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부에 따라 프로그램 동작 모드를 종료시키는 스캔 제어 회로를 포함한다.

바람직한 실시예에 있어서, 상기 초기 열 어드레스는 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장된다.

바람직한 실시예에 있어서, 상기 어드레스 발생 회로는 상기 프로그램될 데이터 비트들이 상기 페이지 버퍼 회로에 로딩되는 동안 열 어드레스들을 순차적으로 발생한다.

바람직한 실시예에 있어서, 상기 프로그램될 데이터 비트들이 모두 상기 페이지 버퍼 회로에 로딩될 때, 상기 어드레스 발생 회로에서 최종적으로 생성된 열 어드레스는 상기 최종 열 어드레스로서 상기 어드레스 저장 회로에 저장된다.

바람직한 실시예에 있어서, 상기 초기 및 최종 열 어드레스들은 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장된다.

바람직한 실시예에 있어서, 상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하는 열 게이트 회로를 더 포함한다.

바람직한 실시예에 있어서, 상기 스캔 제어 회로는 상기 열 게이트 회로에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부에 따라 상기 어드레스 발생 회로를 제어한다.

바람직한 실시예에 있어서, 상기 선택된 데이터 비트들이 모두 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하도록 상기 어드레스 발생 회로를 제어한다.

바람직한 실시예에 있어서, 상기 선택된 데이터 비트들 중 일부만이 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하지 않도록 상기 어드레스 발생 회로를 제어한다.

바람직한 실시예에 있어서, 상기 프로그램될 데이터의 사이즈는 상기 선택된 행의 사이즈와 같거나 그 보다 작다.

바람직한 실시예에 있어서, 상기 스캔 제어 회로는 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페이스하도록 구성된다.

본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치는 행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와; 프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와; 상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와; 상기 프로그램 검증 동작시 상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 상기 데이터 비트들을 순차적으로 선택하는 열 선택 회로와; 그리고 상기 선택된 데이터 비트들 및 상기 최종 열 어드레스에 응답하여 프로그램 동작 모드의 종료를 제어하는 스캔 제어 회로를 포함한다.

바람직한 실시예에 있어서, 상기 열 선택 회로는 상기 초기 열 어드레스에 응답하여 열 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와; 그리고 상기 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하는 열 게이트 회로를 포함한다.

바람직한 실시예에 있어서, 상기 스캔 제어 회로는 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치할 때 상기 프로그램 동 작 모드를 종료시킨다.

바람직한 실시예에 있어서, 상기 스캔 제어 회로는 상기 열 게이트 회로에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 데이터 판별 회로와; 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부를 검출하는 검출 회로와; 그리고 상기 데이터 판별 회로의 판별 결과 및 상기 검출 회로의 검출 결과에 응답하여 상기 프로그램 동작 모드의 종료를 제어하는 제어 로직을 포함한다.

바람직한 실시예에 있어서, 상기 열 게이트 회로에 의해서 선택된 데이터 비 트들 주 일부만이 프로그램 상태를 나타낼 때, 상기 어드레스 발생 회로에 의한 다음의 열 어드레스의 생성이 중지된다.

바람직한 실시예에 있어서, 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스를 나타낼 때, 상기 제어 로직은 상기 프로그램 동작 모드를 종료시킨다.

바람직한 실시예에 있어서, 상기 제어 로직은 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페이스하도록 구성된다.

본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와; 프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와; 상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와; 상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 열 어드레스를 발생하는 어드레스 발생 회로와; 상기 열 어드레스에 응답하여 상기 데이터 비트들을 선택하는 열 게이트 회로와; 상기 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 데이터 판별 회로와; 상기 어드레스 발생 회로는 상기 데이터 판별 회로의 판별 결과에 의해서 제어되며; 상기 어드레스 발생 회로로부터 생성된 열 어드레스가 상기 어드레스 저장 회로의 최종 열 어드레스와 일치하는 지의 여부를 검출하는 검출 회로와; 그리고 상기 검출 회로의 검출 결 과 및 상기 데이터 판별 회로의 판별 결과에 응답하여 프로그램 동작 모드의 종료를 제어하는 제어 로직을 포함한다.

본 발명의 또 다른 특징에 따르면, 행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 프로그램하는 방법이 제공된다. 프로그램 방법은 초기 및 최종 열 어드레스들을 포함하는 열 어드레스 정보를 저장하는 단계와; 그리고 프로그램 동작 이후 상기 열 어드레스 정보에 따라 열 스캔 동작을 수행하는 단계를 포함하며, 상기 열 스캔 동작시 상기 초기 및 최종 열 어드레스들에 의해서 정의되는 데이터 로딩 영역의 열들만이 스캔된다.

바람직한 실시예에 있어서, 상기 열 스캔 동작을 수행하는 단계는 상기 열 스캔 동작시, 상기 초기 열 어드레스에 응답하여 상기 열들을 선택하기 위한 열 어드레스를 생성하는 단계와; 그리고 상기 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부에 따라 프로그램 동작 모드의 종료를 결정하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 열 스캔 동작을 수행하는 단계는 상기 생성된 열 어드레스가 상기 최종 열 어드레스와 일치할 때 상기 프로그램 동작 모드를 종료시키는 단계를 더 포함한다.

바람직한 실시예에 있어서, 상기 프로그램 동작 이전에 프로그램될 데이터를 로딩하는 단계를 더 포함한다.

본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NAND형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 3을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 메모리 셀 어레이 (memory cell array) (110), 행 선택 회로 (row selecting circuit) (120), 페이지 버퍼 회로 (page buffer circuit) (130), 열 게이트 회로 (column gate circuit) (140), 입출력 회로 (input/output circuit) (150), 어드레스 저장 회로 (address storing circuit) (160), 어드레스 발생 회로 (address generating circuit) (170), 그리고 스캔 제어 회로 (scan control circuit) (180)를 포함한다. 메모리 셀 어레이 (110), 행 선택 회로 (120), 그리고 페이지 버퍼 회로 (130)는 도 1에 도시된 것과 동일하며, 그것에 대한 설명은 그러므로 생략된다.

열 게이트 회로 (140)는 어드레스 발생 회로 (170)로부터의 열 어드레스에 응답하여 페이지 버퍼 회로 (130)의 페이지 버퍼들을 소정 단위 (예를 들면, 비트 구조:x8, x16, 등)로 선택한다. 프로그램 동작시, 입출력 회로 (150)를 통해 입력된 데이터 비트들 (워드 데이터 또는 바이트 데이터)은 열 게이트 회로 (140)를 통해 선택된 페이지 버퍼들에 저장된다. 읽기 동작시, 선택된 페이지 버퍼들의 데이터 비트들 (워드 데이터 또는 바이트 데이터)은 열 게이트 회로 (140)를 통해 입출력 회로 (150)로 전달된다. 프로그램 검증 동작시, 선택된 페이지 버퍼들의 데이터 비트들 (워드 데이터 또는 바이트 데이터)은 열 게이트 회로 (140)를 통해 스캔 제어 회로 (180)로 전달된다. 프로그램 검증 동작시 열들 (또는 페이지 버퍼들)이 어드레스 발생 회로 (170)에서 생성된 열 어드레스에 따라 소정 단위로 순차적으로 열 게이트 회로 (140)에 의해서 선택되는 동작을 이하 "열 스캔 동작" (column scanning operation)이라 칭한다. 어드레스 저장 회로 (160)는 스캔 제어 회로 (180)의 제어에 따라 프로그램될 데이터의 열 어드레스 정보를 저장한다. 어드레스 저장 회로 (160)는, 예를 들면, 레지스터를 이용하여 구현될 수 있다. 열 어드레스 정보는 프로그램될 데이터의 초기 열 어드레스 및 최종 열 어드레스를 포함한다. 초기 열 어드레스는 프로그램될 데이터 중 첫 번째로 입력되는 바이트/워드 데이터에 대응하는 열 어드레스이고, 최종 열 어드레스는 프로그램될 데이터 중 마지막으로 입력되는 바이트/워드 데이터에 대응하는 열 어드레스이다. 최종 열 어드레스는 한 페이지의 메모리 셀들 중 일부만이 프로그램되는 프로그램 동작 모드와 한 페이지의 메모리 셀들이 모두 프로그램되는 프로그램 동작 모드에서 다르다.

어드레스 발생 회로 (170)는 스캔 제어 회로 (180)에 의해서 제어되며, 어드레스 저장 회로 (160)에 저장된 초기 열 어드레스에 응답하여 열 어드레스를 발생한다. 예를 들면, 프로그램될 데이터가 페이지 버퍼 회로 (130)에 로딩되는 동안, 어드레스 발생 회로 (170)는 어드레스 저장 회로 (160)에 저장된 초기 열 어드레스에 응답하여 열 어드레스들을 순차적으로 발생한다. 열 어드레스의 생성은 프로그램될 데이터가 모두 페이지 버퍼 회로 (130)에 저장될 때까지 행해진다.

여기서, 초기 및 최종 열 어드레스들은 페이지 버퍼 회로 (130)로 데이터가 로딩되기 이전에 어드레스 저장 회로 (160)에 저장될 수 있다. 또는, 초기 열 어드레스는 페이지 버퍼 회로 (130)에 데이터가 로딩되기 이전에 어드레스 저장 회로 (160)에 저장되고, 최종 열 어드레스는 페이지 버퍼 회로 (130)에 데이터가 로딩된 후 어드레스 저장 회로 (160)에 저장된다. 후자의 경우, 최종 열 어드레스는 어드레스 발생 회로 (170)에 의해서 생성된 열 어드레스이다. 다시 말해서, 어드레스 발생 회로 (170)에 의해서 마지막으로 생성된 열 어드레스는 최종 열 어드레스로서 스캔 제어 회로 (180)의 제어에 따라 어드레스 저장 회로 (160)에 저장될 수 있다. 따라서, 프로그램될 데이터의 로딩 영역 (도 2에서, 음영으로 표시된 부분)은 어드레스 저장 회로 (160)에 저장된 초기 및 최종 열 어드레스들에 의해서 정의될 수 있다. 또는, 프로그램 검증 동작시 열 스캔 범위는 어드레스 저장 회로 (160)에 저장된 초기 및 최종 열 어드레스들에 의해서 정의될 수 있다.

계속해서 도 3을 참조하면, 스캔 제어 회로 (180)는 어드레스 발생 회로 (170)에서 생성된 열 어드레스가 최종 열 어드레스와 일치하는 지의 여부에 따라 (또는 도달하였는 지의 여부에 따라) 프로그램 동작 (또는, 읽혀진 데이터 비트들에 대한 프로그램 검증 동작)을 종료시킨다. 예를 들면, 스캔 제어 회로 (180)는 어드레스 발생 회로 (170)에서 생성된 열 어드레스가 어드레스 저장 회로 (160)의 최종 열 어드레스와 일치할 때 프로그램 동작 (또는 프로그램 검증 동작)을 종료시킨다. 또한, 스캔 제어 회로 (180)는 열 게이트 회로 (140)에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부에 따라 어드레스 발생 회로 (170)를 제어한다. 예를 들면, 선택된 데이터 비트들이 모두 프로그램 상태를 나타낼 때 , 스캔 제어 회로 (180)는 다음의 열 어드레스를 발생하도록 어드레스 발생 회로 (170)를 제어한다. 이에 반해서, 선택된 데이터 비트들 중 일부만이 프로그램 상태를 나타낼 때, 스캔 제어 회로 (180)는 다음의 열 어드레스를 발생하지 않도록 어드레스 발생 회로 (170)를 제어한다.

본 발명의 불 휘발성 메모리 장치 (100)에 따르면, 프로그램 검증 동작은 한 페이지의 모든 메모리 셀들에 대해서 수행되는 것이 아니라 프로그램될 데이터가 로딩된 영역 (초기 열 어드레스 및 최종 열 어드레스에 의해서 정의됨)에 대해서만 수행된다. 따라서, 프로그램될 데이터 양에 따라 프로그램 검증 시간 (또는 열 스캔 시간)을 제어 (조절)함으로써 프로그램 시간을 줄일 수 있다.

도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 스캔 제어 회로를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 스캔 제어 회로 (180)는 데이터 판별 회로 (data judging circuit) (182), 종료 어드레스 검출 회로 (end address detecting circuit) (184), 그리고 제어 로직 (control logic) (186)을 포함한다.

데이터 판별 회로 (182)는, 프로그램 검증 동작시, 열 게이트 회로 (140)로부터 전달되는 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별한다. 입력된 데이터 비트들이 모두 프로그램 상태를 나타내면, 데이터 판별 회로 (182)는 프로그램 패스를 알리는 패스/페일 신호 (PF)를 출력한다. 입력된 데이터 비트들 중 일부만이 프로그램 상태를 나타내면, 데이터 판별 회로 (182)는 프로그램 페일을 알리는 패스/페일 신호 (PF)를 출력한다. 패스/페일 신호 (PF)가 프로그램 패스를 나타낼 때, 어드레스 발생 회로 (170)는 다음의 열 어드레스를 생성한 다. 이에 반해서, 패스/페일 신호 (PF)가 프로그램 페일을 나타낼 때, 어드레스 발생 회로 (170)에 의한 열 어드레스의 생성은 중지된다. 비록 열 어드레스의 생성이 중지되더라도, 이전에 생성된 열 어드레스는 프로그램 동작시 초기화되지 않고 어드레스 발생 회로 (170)에 의해서 유지된다.

종료 어드레스 발생 회로 (184)는 어드레스 발생 회로 (170)에서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스와 일치하는 지 (또는 도달하였는 지)의 여부를 검출한다. 예를 들면, 어드레스 발생 회로 (170)에서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스에 도달하지 않았을 때, 종료 어드레스 검출 회로 (184)는 검출 신호 (ADD_END)를 비활성화시킨다. 어드레스 발생 회로 (170)에서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스에 도달하였을 때, 종료 어드레스 검출 회로 (184)는 검출 신호 (ADD_END)를 활성화시킨다. 검출 신호 (ADD_END)가 활성화될 때, 어드레스 발생 회로 (170)에 의한 열 어드레스의 생성은 중지된다.

제어 로직 (186)은 프로그램 동작시 외부에서 인가되는 초기/최종 열 어드레스를 저장하도록 어드레스 저장 회로 (160)를 제어한다. 예를 들면, 프로그램 동작시, 초기 및 최종 열 어드레스들은 프로그램될 데이터가 페이지 버퍼 회로 (130)에 저장되기 이전에 제어 로직 (186)의 제어하에 어드레스 저장 회로 (160)에 저장될 수 있다. 또는, 초기 열 어드레스는 프로그램될 데이터가 페이지 버퍼 회로 (130)에 저장되기 이전에 제어 로직 (186)의 제어하에 어드레스 저장 회로 (160)에 저장된다. 그리고, 프로그램될 데이터가 모두 페이지 버퍼 회로 (130)에 저장된 후, 어 드레스 발생 회로 (170)에서 최종적으로 생성된 열 어드레스는 최종 열 어드레스로서 제어 로직 (186)의 제어하에 어드레스 저장 회로 (160)에 저장될 수 있다. 제어 로직 (186)은 패스/페일 신호 (PF) 및 검출 신호 (ADD_END)에 응답하여 프로그램 및 프로그램 검증 동작들을 제어하며, 이는 이후 상세히 설명될 것이다.

본 발명의 불 휘발성 메모리 장치에 있어서, 제어 로직 (186) (또는 스캔 제어 회로 (180)는 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페이스하도록 구성된다.

도 5는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 및 프로그램 검증 동작들을 설명하기 위한 흐름도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 및 프로그램 검증 동작들이 참조 도면들에 의거하여 상세히 설명될 것이다. 동작 설명에 앞서, 잘 알려진 바와 같이, 불 휘발성 메모리 장치가 프로그램 동작 모드에 진입하면, 복수의 프로그램 루프들이 제어 로직 (186)의 제어에 따라 자동적으로 수행된다. 각 프로그램 루프는 프로그램 구간 및 프로그램 검증 구간으로 구성된다. 프로그램 구간에서는, 페이지 버퍼 회로 (130)에 로딩된 데이터 값들에 따라 선택된 페이지 (또는 행)의 메모리 셀들이 프로그램된다. 프로그램 검증 구간에서는, 선택된 행의 메모리 셀들이 올바르게 프로그램되었는 지의 여부가 정해진 프로그램 루프 횟수 내에서 판별되어야 한다. 만약 그렇지 않으면, 프로그램 페일로서 프로그램 동작이 종료될 것이다.

프로그램 동작 모드가 시작되면, 먼저, 외부로부터 제공되는 열 어드레스 정 보는 제어 로직 (186)의 제어에 따라 어드레스 저장 회로 (160)에 저장된다 (S100). 열 어드레스 정보는 초기 열 어드레스를 포함한다. 또는, 열 어드레스 정보는 초기 및 최종 열 어드레스들을 포함한다. 여기서, 열 어드레스 정보가 초기 및 최종 열 어드레스들을 포함한다고 가정하자. 열 어드레스 정보가 어드레스 저장 회로 (160)에 저장된 후, 프로그램될 데이터가 페이지 버퍼 회로 (130)에 로딩된다 (S110). 구체적으로, 어드레스 발생 회로 (170)는 초기 열 어드레스에 응답하여 첫번째 워드/바이트 데이터를 입력받기 위한 열 어드레스를 발생하고, 열 게이트 회로 (140)는 어드레스 발생 회로 (170)에서 생성된 열 어드레스에 응답하여 페이지 버퍼들 중 일부를 선택한다. 선택된 페이지 버퍼들에는 열 게이트 회로 (140)를 통해 입력된 데이터 비트들이 각각 저장된다. 그 다음에, 어드레스 발생 회로 (170)는 다음의 열 어드레스를 발생하고, 열 게이트 회로 (140)는 어드레스 발생 회로 (170)에서 생성된 다음의 열 어드레스에 응답하여 나머지 페이지 버퍼들 중 일부를 선택한다. 이러한 과정을 통해 프로그램될 데이터가 모두 페이지 버퍼 회로 (130)에 로딩될 것이다. 마지막 바이트/워드 데이터를 입력받기 위해서 어드레스 발생 회로 (170)에 의해서 생성된 열 어드레스는 최종 열 어드레스이다. 어드레스 저장 회로 (160)에 초기 열 어드레스만이 저장되는 경우, 데이터 로딩 구간에서 생성된 마지막 열 어드레스는 제어 로직 (186)의 제어하에 최종 열 어드레스로서 어드레스 저장 회로 (160)에 저장될 것이다.

페이지 버퍼 회로 (130)에 로딩된 데이터의 양은 한 페이지 분량이거나 그 보다 적을 수 있다. 이 실시예에서, 페이지 버퍼 회로 (130)에 로딩된 데이터의 양 은 한 페이지 분량보다 적다고 가정하자. 예를 들면, 도 2를 참조하면, 비트 라인들 (BL0-BLi)에 연결된 페이지 버퍼들 (이하, 데이터 로딩 영역이라 칭함)에만 데이터 비트들이 로딩되었다고 가정하자.

프로그램될 데이터가 모두 페이지 버퍼 회로 (130)에 로딩된 후, 첫 번째 프로그램 루프의 프로그램 동작이 잘 알려진 방식에 따라 수행될 것이다 (S120). 프로그램 동작이 수행된 후, 첫 번째 프로그램 루프의 검증 읽기 동작이 수행된다 (S130). 검증 읽기 동작에 의하면, 선택된 행 (또는 페이지)의 모든 메모리 셀들의 데이터 비트들이 페이지 버퍼 회로 (130)에 의해서 읽혀진다. 이후, 읽혀진 데이터 비트들에 대한 프로그램 패스/페일을 판별하기 위해서 열 스캔 동작이 수행될 것이다. 열 스캔 동작은 다음과 같다.

어드레스 저장 회로 (160)에 저장된 초기 열 어드레스는 제어 로직 (186)의 제어하에 어드레스 발생 회로 (170)로 전달된다. 어드레스 발생 회로 (170)는 초기 열 어드레스에 응답하여 첫번째 워드/바이트 데이터를 선택하기 위한 열 어드레스를 발생하고, 열 게이트 회로 (140)는 어드레스 발생 회로 (170)에서 생성된 열 어드레스에 응답하여 페이지 버퍼들 (또는 열들) 중 일부를 선택한다 (S140). 선택된 페이지 버퍼들의 데이터 비트들은 열 게이트 회로 (140)를 통해 데이터 판별 회로 (182)로 전달된다. 데이터 판별 회로 (182)는 입력된 데이터 비트들이 모두 프로그램 상태 (예를 들면, 로직 '1')를 갖는 지의 여부를 판별한다 (S150). 입력된 데이터 비트들 중 일부만이 프로그램 상태 (예를 들면, 로직 '1')를 가지면, 데이터 판별 회로 (182)는 프로그램 페일을 나타내는 패스/페일 신호 (PF)를 발생한다. 이는 어드레스 발생 회로 (170)에 의한 다음의 열 어드레스의 생성이 중지되게 한다. 비록 열 어드레스의 생성이 중지되더라도, 첫 번째 프로그램 루프에서 생성된 열 어드레스 (프로그램 페일된 메모리 셀을 포함하는 열들을 선택하기 위한 어드레스)는 그대로 유지된다 이와 동시에, 제어 로직 (186)은 패스/페일 신호 (PF)에 응답하여 프로그램 검증 구간을 종료시키고, 프로그램 루프 횟수가 최대 프로그램 루프 횟수에 도달하였는 지의 여부를 판별한다 (S160). 만약 프로그램 루프 횟수가 최대 프로그램 루프 횟수보다 적으면, 두 번째 프로그램 루프의 프로그램 동작이 수행되도록 행 선택 회로 (120)와 페이지 버퍼 회로 (130)를 제어한다. 두 번째 프로그램 루프의 프로그램 동작은 S120 단계에서 설명된 것과 동일하게 수행될 것이다.

이에 반해서, 만약 입력된 데이터 비트들이 모두 프로그램 상태 (예를 들면, 로직 '1')를 가지면, 데이터 판별 회로 (182)는 프로그램 패스를 나타내는 패스/페일 신호 (PF)를 발생한다. 다음 단계 (S170)에서, 종료 어드레스 검출 회로 (184)는 어드레스 발생 회로 (170)에 의해서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스에 도달하였는 지의 여부를 판별한다. 만약 어드레스 발생 회로 (170)에 의해서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스에 도달하지 않았으면, 어드레스 발생 회로 (170)는 다음의 열 어드레스를 발생한다. 즉, 패스/페일 신호 (PF)가 프로그램 패스를 나타내고 검출 신호 (ADD_END)가 비활성화될 때, 어드레스 발생 회로 (170)는 다음의 프로그램 루프를 위한 열 어드레스를 발생한다. 다음의 열 어드레스가 생성됨에 따라, 열 게이트 회로 (140)는 열 어드레스에 응답하여 나머지 페이지 버퍼들 중 일부를 선 택한다. 이후의 단계들 (S150, S160, S170)이 앞서 언급된 것과 동일하게 수행될 것이다.

S170 단계에서, 만약 종료 어드레스 검출 회로 (184)는 어드레스 발생 회로 (170)에 의해서 생성된 열 어드레스가 어드레스 저장 회로 (160)에 저장된 최종 열 어드레스에 도달하면, 종료 어드레스 검출 회로 (184)는 검출 신호 (ADD_END)를 활성화시킨다. 이는 어드레스 발생 회로 (170)에 의한 열 어드레스의 생성이 중지되게 한다. 이와 동시에, 제어 로직 (186)은 검출 신호 (ADD_END)의 활성화에 응답하여 로딩된 데이터에 대한 프로그램 동작 즉, 프로그램 동작 모드를 종료시킨다.

앞서 언급된 바와 같이, 프로그램 검증 동작시 지정되는 열 영역은 한 페이지의 모든 열들을 포함하는 것이 아니라, 초기 및 최종 열 어드레스들에 의해서 정의되는 열들을 포함한다. 즉, 프로그램될 데이터가 로딩된 데이터 로딩 영역에 속하는 열들만이 프로그램 검증 구간에서 선택된다. 다시 말해서, 부분 프로그램 동작을 수행함에 있어서, 모든 열들이 프로그램 검증 구간에서 선택되는 것이 아니라 초기 및 최종 열 어드레스들에 의해서 정의되는 열들만이 선택되기 때문에, 열 스캔 시간 또는 프로그램 검증 시간이 단축될 수 있다. 본 발명에 따른 불 휘발성 메모리 장치의 효과를 도 6a 내지 도 6c를 참조하여 좀 더 구체적으로 설명하면 다음과 같다.

예를 들면, 페이지 사이즈가 2K-바이트이고 내부 동작 사이클이 40ns라고 가정하자. 프로그램 동작 모드는, 크게, 데이터 로딩 구간, 고전압 설정 구간, 그리고 복수의 프로그램 루프들로 구성된다. 각 프로그램 루프는 프로그램 구간과 프로 그램 검증 구간으로 구성된다. 프로그램 검증 구간에서는 앞서 설명된 열 스캔 동작이 수행된다. 열 게이트 회로가 워드 단위로 페이지 버퍼들을 선택한다고 가정하자.

한 페이지 분량의 2K-바이트 데이터를 프로그램하기 위해서는, 도 6a를 참조하면, 40us의 데이터 로딩 시간이 필요하고, 10us의 고전압 설정 시간이 필요하다. 그리고, 매 프로그램 루프마다 48us의 프로그램 시간이 요구된다. 매 프로그램 루프 마다 최소 40ns에서 최대 40us의 프로그램 검증 시간 (즉, 열 스캔 시간)이 요구된다. 열 스캔 시간은 한 페이지의 모든 메모리 셀들에 대한 프로그램 검증을 위한 시간이다.

한 페이지의 메모리 셀들 512-바이트의 데이터를 프로그램하기 위해서는, 도 6b를 참조하면, 40us의 데이터 로딩 시간이 필요하고, 10us의 고전압 설정 시간이 필요하다. 그리고, 매 프로그램 루프마다 48us의 프로그램 시간이 요구된다. 매 프로그램 루프 마다 최소 40ns에서 최대 40us의 프로그램 검증 시간 (즉, 열 스캔 시간)이 요구된다. 비록 512-바이트 데이터만이 프로그램됨에도 불구하고, 한 페이지의 모든 메모리 셀들에 대한 프로그램 검증 동작을 위한 열 스캔 시간이 요구된다.

도 6a 및 도 6b를 참조하면, 프로그램될 데이터 량에 관계없이 열 스캔 동작이 선택된 행의 모든 메모리 셀들에 대해 수행되며, 그 결과 512-바이트 데이터를 프로그램하는 데 걸리는 시간은 2K-바이트 데이터를 프로그램하는 데 걸리는 시간과 동일하다.

이에 반해서, 본 발명에 따른 불 휘발성 메모리 장치의 경우, 열 스캔 동작 이 프로그램될 데이터 량에 따라 조절(제어)된다. 다시 말해서, 도 6c를 참조하면, 기본적으로 데이터 로딩 시간, 고전압 설정 시간, 그리고 매 프로그램 구간의 프로그램 시간은 동일하다. 하지만, 매 프로그램 루프의 프로그램 검증 구간에서 열 스캔 시간이 프로그램될 데이터 량에 따라 조절된다. 즉, 도 6c에 도시된 바와 같이, 매 프로그램 루프 마다 최소 40ns에서 최대 10us의 프로그램 검증 시간 (즉, 열 스캔 시간)이 요구됨을 알 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 프로그램될 데이터 양에 따라 열 스캔 시간을 제어함으로써 프로그램 시간을 줄일 수 있다.

Claims

행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와;

프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와;

상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와;

상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하기 위한 열 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와; 그리고

상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부에 따라 프로그램 동작 모드를 종료시키는 스캔 제어 회로를 포함하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 초기 열 어드레스는 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 2 항에 있어서,

상기 어드레스 발생 회로는 상기 프로그램될 데이터 비트들이 상기 페이지 버퍼 회로에 로딩되는 동안 열 어드레스들을 순차적으로 발생하는 불 휘발성 메모리 장치.
제 3 항에 있어서,

상기 프로그램될 데이터 비트들이 모두 상기 페이지 버퍼 회로에 로딩될 때, 상기 어드레스 발생 회로에서 최종적으로 생성된 열 어드레스는 상기 최종 열 어드레스로서 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 초기 및 최종 열 어드레스들은 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하는 열 게이트 회로를 더 포함하는 불 휘발성 메모리 장치.
제 6 항에 있어서,

상기 스캔 제어 회로는 상기 열 게이트 회로에 의해서 선택된 데이터 비트들 이 모두 프로그램 상태를 나타내는 지의 여부에 따라 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 7 항에 있어서,

상기 선택된 데이터 비트들이 모두 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하도록 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 7 항에 있어서,

상기 선택된 데이터 비트들 중 일부만이 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하지 않도록 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 프로그램될 데이터의 사이즈는 상기 선택된 행의 사이즈와 같거나 그 보다 작은 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 스캔 제어 회로는 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페 이스하도록 구성되는 불 휘발성 메모리 장치.
행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와;

프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와;

상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와;

상기 프로그램 검증 동작시 상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 상기 데이터 비트들을 순차적으로 선택하는 열 선택 회로와; 그리고

상기 선택된 데이터 비트들 및 상기 최종 열 어드레스에 응답하여 프로그램 동작 모드의 종료를 제어하는 스캔 제어 회로를 포함하는 불 휘발성 메모리 장치.
제 12 항에 있어서,

상기 열 선택 회로는

상기 초기 열 어드레스에 응답하여 열 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와; 그리고

상기 열 어드레스에 응답하여 상기 읽혀진 데이터 비트들을 선택하는 열 게이트 회로를 포함하는 불 휘발성 메모리 장치.
제 13 항에 있어서,

상기 스캔 제어 회로는 상기 열 게이트 회로에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부에 따라 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 14 항에 있어서,

상기 선택된 데이터 비트들이 모두 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하도록 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 14 항에 있어서,

상기 선택된 데이터 비트들 중 일부만이 프로그램 상태를 나타낼 때, 상기 스캔 제어 회로는 다음의 열 어드레스를 발생하지 않도록 상기 어드레스 발생 회로를 제어하는 불 휘발성 메모리 장치.
제 13 항에 있어서,

상기 스캔 제어 회로는 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치할 때 상기 프로그램 동작 모드를 종료시키는 불 휘발성 메모리 장치.
제 12 항에 있어서,

상기 초기 열 어드레스는 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 13 항에 있어서,

상기 어드레스 발생 회로는 상기 프로그램될 데이터 비트들이 상기 페이지 버퍼 회로에 로딩되는 동안 열 어드레스들을 순차적으로 발생하는 불 휘발성 메모리 장치.
제 19 항에 있어서,

상기 프로그램될 데이터 비트들이 모두 상기 페이지 버퍼 회로에 로딩될 때, 상기 어드레스 발생 회로에서 최종적으로 생성된 열 어드레스는 상기 최종 열 어드레스로서 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 12 항에 있어서,

상기 초기 및 최종 열 어드레스들은 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 13 항에 있어서,

상기 스캔 제어 회로는

상기 열 게이트 회로에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 데이터 판별 회로와;

상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부를 검출하는 검출 회로와; 그리고

상기 데이터 판별 회로의 판별 결과 및 상기 검출 회로의 검출 결과에 응답하여 상기 프로그램 동작 모드의 종료를 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치.
제 22 항에 있어서,

상기 열 게이트 회로에 의해서 선택된 데이터 비트들 주 일부만이 프로그램 상태를 나타낼 때, 상기 어드레스 발생 회로에 의한 다음의 열 어드레스의 생성이 중지되는 불 휘발성 메모리 장치.
제 23 항에 있어서,

상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스를 나타낼 때, 상기 제어 로직은 상기 프로그램 동작 모드를 종료시키는 불 휘발성 메모리 장치.
제 22 항에 있어서,

상기 제어 로직은 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페이스하도록 구성되는 불 휘발성 메모리 장치.
행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와;

프로그램 검증 동작시 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와;

상기 메모리 셀 어레이에 프로그램될 데이터의 열 어드레스 정보를 저장하도록 구성되되, 상기 열 어드레스 정보는 초기 열 어드레스 및 최종 열 어드레스를 포함하는 어드레스 저장 회로와;

상기 어드레스 저장 회로의 초기 열 어드레스에 응답하여 열 어드레스를 발생하는 어드레스 발생 회로와;

상기 열 어드레스에 응답하여 상기 데이터 비트들을 선택하는 열 게이트 회로와;

상기 선택된 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 데이터 판별 회로와;

상기 어드레스 발생 회로는 상기 데이터 판별 회로의 판별 결과에 의해서 제어되며;

상기 어드레스 발생 회로로부터 생성된 열 어드레스가 상기 어드레스 저장 회로의 최종 열 어드레스와 일치하는 지의 여부를 검출하는 검출 회로와; 그리고

상기 검출 회로의 검출 결과 및 상기 데이터 판별 회로의 판별 결과에 응답하여 프로그램 동작 모드의 종료를 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 초기 열 어드레스는 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 27 항에 있어서,

상기 어드레스 발생 회로는 상기 프로그램될 데이터 비트들이 상기 페이지 버퍼 회로에 로딩되는 동안 열 어드레스들을 순차적으로 발생하는 불 휘발성 메모리 장치.
제 28 항에 있어서,

상기 프로그램될 데이터 비트들이 모두 상기 페이지 버퍼 회로에 로딩될 때, 상기 어드레스 발생 회로에서 최종적으로 생성된 열 어드레스는 상기 최종 열 어드레스로서 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 초기 및 최종 열 어드레스들은 상기 프로그램될 데이터가 상기 페이지 버퍼 회로에 로딩되기 이전에 상기 어드레스 저장 회로에 저장되는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 제어 로직은 상기 어드레스 발생 회로에서 생성된 열 어드레스가 상기 최종 열 어드레스와 일치할 때 상기 프로그램 동작을 종료시키는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 열 게이트 회로에 의해서 선택된 데이터 비트들 중 일부만이 프로그램 상태를 나타낼 때, 상기 어드레스 발생 회로에 의한 다음의 열 어드레스의 생성이 상기 프로그램 검증 동작시 중지되는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 열 게이트 회로에 의해서 선택된 데이터 비트들이 모두 프로그램 상태를 나타낼 때, 상기 어드레스 발생 회로는 상기 프로그램 검증 동작시 다음의 열 어드레스를 생성하는 불 휘발성 메모리 장치.
제 26 항에 있어서,

상기 스캔 제어 회로는 NAND 인터페이스 방식, NOR 인터페이스 방식, 그리고 SRAM 인터페이스 방식 중 어느 하나의 인터페이스 방식에 따라 외부 장치와 인터페이스하도록 구성되는 불 휘발성 메모리 장치.
행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:

초기 및 최종 열 어드레스들을 포함하는 열 어드레스 정보를 저장하는 단계와; 그리고

프로그램 동작 이후 상기 열 어드레스 정보에 따라 열 스캔 동작을 수행하는 단계를 포함하며,

상기 열 스캔 동작시 상기 초기 및 최종 열 어드레스들에 의해서 정의되는 데이터 로딩 영역의 열들만이 스캔되는 것을 특징으로 하는 방법.
제 35 항에 있어서,

상기 열 스캔 동작을 수행하는 단계는

상기 열 스캔 동작시, 상기 초기 열 어드레스에 응답하여 상기 열들을 선택하기 위한 열 어드레스를 생성하는 단계와; 그리고

상기 생성된 열 어드레스가 상기 최종 열 어드레스와 일치하는 지의 여부에 따라 프로그램 동작 모드의 종료를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
제 36 항에 있어서,

상기 열 스캔 동작을 수행하는 단계는

상기 생성된 열 어드레스가 상기 최종 열 어드레스와 일치할 때 상기 프로그램 동작 모드를 종료시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 35 항에 있어서,

상기 프로그램 동작 이전에 프로그램될 데이터를 로딩하는 단계를 더 포함하는 것을 특징으로 하는 방법.