JP2009151919A - 半導体メモリ装置及びそれの読み出しフェイル分析方法 - Google Patents

半導体メモリ装置及びそれの読み出しフェイル分析方法 Download PDF

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Abstract

【課題】半導体メモリ装置及びそれの読み出しフェイル分析方法を提供する。
【解決手段】本発明による半導体メモリ装置は、データを格納するための不揮発性メモリと、不揮発性メモリの動作を制御するためのメモリコントローラとを含む。メモリコントローラは、エラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明し、選択読み出し電圧Ｖｒｄ変化を通じてソフトプログラムによる読み出しフェイルの原因を判明する。本発明によれば、読み出し動作時に、読み出しフェイルの原因を正確に判明することで、フェイルの原因に対応して効率良くビットエラーを復旧することができる。
【選択図】図９

Description

本発明は、半導体メモリ装置に係り、さらに詳細には、読み出しフェイルを分析する半導体メモリ装置及びそれの読み出しフェイル分析方法に関する。
半導体メモリ装置は、一般的にＤＲＡＭ、ＳＲＡＭなどのような揮発性メモリとＥＥＰＲＯＭ、ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなどのような不揮発性メモリとに分類される。揮発性メモリは、電源が遮断されると格納されたデータが消滅するが、不揮発性メモリは、電源が遮断されても格納されたデータを保存する。特に、フラッシュメモリは、高いプログラミング速度、低い電力消費、大容量データ格納などの長所を有するので、コンピュータシステムなどの格納媒体として広く使用されている。
フラッシュメモリは、データを格納するメモリセルアレイを含む。メモリセルアレイは複数のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）で構成される。それぞれのメモリブロックは複数のページ（ｐａｇｅ）で構成される。それぞれのページは複数のメモリセルで構成される。フラッシュメモリは、メモリブロック単位で消去動作を行い、ページ単位で書込みまたは読み出し動作を行う。
フラッシュメモリのそれぞれのメモリセルは、しきい値電圧分布によってオンセル（ｏｎｃｅｌｌ）とオフセル（ｏｆｆ ｃｅｌｌ）に区分される。オンセルはデータ「１」を格納し、消去セル（ｅｒａｓｅ ｃｅｌｌ）とも称される。オフセルはデータ「０」を格納し、プログラムセル（ｐｒｏｇｒａｍ ｃｅｌｌ）とも称される。オンセルは−３Ｖと−１Ｖとの間のしきい値電圧を有し、オフセルは＋１Ｖと＋３Ｖとの間のしきい値電圧を有する。
フラッシュメモリはセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ、図２参照）を有する。セルストリングは、ストリング選択ラインＳＳＬに連結されるストリング選択トランジスタ、複数のワードラインＷＬ０〜ＷＬ３１に連結されるメモリセル、そして接地選択ラインＧＳＬに連結される接地選択トランジスタを含む。ストリング選択トランジスタはビットラインＢＬに連結され、接地選択トランジスタは共通ソースラインＣＳＬに連結される。
読み出し動作時に、フラッシュメモリの選択ワードラインには約０Ｖの選択読み出し電圧Ｖｒｄが印加され、非選択ワードラインには約４．５Ｖの非選択読み出し電圧Ｖｒｅａｄが印加される。ここで、非選択読み出し電圧Ｖｒｅａｄは非選択ワードラインに連結されているメモリセルをターンオン（ｔｕｒｎ ｏｎ）するに十分な電圧である。
一方、フラッシュメモリの読み出し動作時に、様々な原因によって読み出しフェイル（ｒｅａｄ ｆａｉｌ）が発生しうる。ここで、読み出しフェイル（ｒｅａｄ ｆａｉｌ）とは、オンセル（またはデータ１）にプログラムしたのにオフセル（またはデータ０）に読み出されるか、オフセルにプログラムしたのにオンセルに読み出されるなどの読み出し誤動作を意味する。読み出しフェイルには様々な原因がある。
代表的な読み出しフェイルの原因には、電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）による場合、ソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）による場合、そしてオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）による場合などがある。電荷リークによる読み出しフェイルは、プログラムセルに格納された電荷がチャネルに漏れる場合に主に発生する。ソフトプログラムによる読み出しフェイルは、オンセルのしきい値電圧が上昇する場合に主に発生する。オーバープログラムによる読み出しフェイルは、オフセルのしきい値電圧が上昇する場合に主に発生する。
読み出しフェイルが発生する場合、従来のフラッシュメモリは再プログラム（ｒｅｐｒｏｇｒａｍ）または読み出し電圧変化などの色々な方法で読み出しフェイルを復旧する。しかし、読み出しフェイルの正確な原因が分からない状態で、読み出しフェイルを復旧しようとしたら、むしろ問題を悪化させるおそれがある。例えば、オーバープログラムによる読み出しフェイルの場合に再プログラムを繰り返したり、電荷リークによる読み出しフェイルの場合に読み出し電圧を変える場合は、むしろ読み出しフェイルが悪化してしまう。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、読み出しフェイルの原因を判明し、読み出しフェイル原因に応じて復旧することができる半導体メモリ装置及びそれの読み出しフェイル分析方法を提供することにある。
上記目的を達成すべく、本発明による半導体メモリ装置は、データを格納するための不揮発性メモリと、前記不揮発性メモリの動作を制御するためのメモリコントローラとを含む。前記メモリコントローラは、エラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明し、選択読み出し電圧Ｖｒｄ変化を通じてソフトプログラムによる読み出しフェイルの原因を判明する。
実施の形態において、前記メモリコントローラは、前記選択読み出し電圧Ｖｒｄを上昇させることで、前記ソフトプログラムによる読み出しフェイルの原因を判明する。前記メモリコントローラは、前記選択読み出し電圧Ｖｒｄを上昇させることによって読み出しフェイルが復旧されれば、前記ソフトプログラムによる読み出しフェイルと判断し、読み出しフェイルが復旧されなければ、オーバープログラムによる読み出しフェイルと判断する。読み出しフェイルがソフトプログラムによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧する。読み出しフェイルがオーバープログラムによる場合に、前記メモリコントローラは非選択読み出し電圧Ｖｒｅａｄを上昇させることで読み出しフェイルを復旧する。
他の実施の形態において、前記メモリコントローラは、ＥＣＣ分析を通じてオフセル（またはデータ０のセル）の読み出しフェイルを検出することで、電荷リークによる読み出しフェイルを判明する。読み出しフェイルが電荷リークによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧する。
また他の実施の形態において、前記不揮発性メモリはＮＡＮＤフラッシュメモリである。前記ＮＡＮＤフラッシュメモリ及び前記メモリコントローラは一つの半導体集積回路に具現される。前記一つの半導体集積回路はＯｎｅ ＮＡＮＤＴＭである。
本発明の他の側面は、半導体メモリ装置の読み出しフェイルを分析する方法に関する。前記半導体メモリ装置はデータを格納するための不揮発性メモリと、前記不揮発性メモリの動作を制御するためのメモリコントローラとを含む。前記半導体メモリ装置の読み出しフェイル分析方法は、前記不揮発性メモリから読み出したデータのエラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明し、前記読み出しフェイルの原因が電荷リークによるものでない場合に、選択読み出し電圧Ｖｒｄ変化を通じてソフトプログラムによる読み出しフェイルの原因を判明する。
本発明による半導体メモリ装置は、読み出し動作時に読み出しフェイルの原因を正確に判明することによって、フェイル原因に応じて効率良くビットエラーを復旧することができる。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳しく説明するために、本発明の実施の形態を添付の図面を参照して説明する。
図１は、本発明による半導体メモリ装置を例示的に示すブロック図である。図１を参照すると、半導体メモリ装置１０は、フラッシュメモリ１００及びメモリコントローラ２００を含む。ここで、フラッシュメモリ１００は不揮発性メモリであって、メモリコントローラ２００の制御によって書込み、読み出し、消去などの動作を行う。
メモリコントローラ２００は、読み出し動作時に読み出しコマンドＲＤ＿ＣＭＤ、アドレスＡＤＤＲ、そして制御信号ＣＴＲＬを提供する。フラッシュメモリ１００は、メモリコントローラ２００から読み出しコマンド及びアドレスなどを受信し、該当ワードラインに読み出し電圧を提供する。
メモリコントローラ２００は、メモリインタフェース２１０、ホストインタフェース２２０、ＥＣＣ回路２３０、中央処理装置（ＣＰＵ）２４０及びランダムアクセスメモリ（ＲＡＭ）２５０を含む。ＲＡＭ２５０は、中央処理装置２４０のワーキングメモリ（ｗｏｒｋｉｎｇ ｍｅｍｏｒｙ）として使用される。ホストインタフェース２２０は、ホストとのデータ交換に必要なプロトコルを備える。
ＥＣＣ回路２３０は、フラッシュメモリ１００に格納されたデータのビットエラーの分析や訂正に使用される。メモリインタフェース２１０は、フラッシュメモリ１００と直接連結され、コマンド、アドレス、データ及び制御信号の送受信に使用される。中央処理装置２４０は、メモリコントローラ２００のデータ交換のための諸制御動作を行う。図面には図示されていないが、半導体メモリ装置１００はホスト（Ｈｏｓｔ）とのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などをさらに含むことができ、これは当分野の通常的な知識を習得した者に自明である。
図２は、図１に図示されたフラッシュメモリを示すブロック図である。図２を参照すると、フラッシュメモリ１００は、メモリセルアレイ１１０、データ入出力回路１２０、行デコーダ１３０、そして制御ロジッグ及び高電圧発生回路１４０を含む。
メモリセルアレイ１１０は複数のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）を含む。それぞれのメモリブロックは複数のページ（ｐａｇｅ）で構成される。それぞれのページは複数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）で構成される。メモリセルは、シングルビットデータ（ｓｉｎｇｌｅ ｂｉｔ ｄａｔａ）またはマルチビットデータ（ｍｕｌｔｉ ｂｉｔ ｄａｔａ）を格納することができる。フラッシュメモリは、メモリブロック単位で消去動作を行い、ページ単位で読み出しまたは書込み動作を行う。
図２には一つのメモリブロックが図示されている。図２を参照すると、メモリブロックは、ストリング選択ラインＳＳＬに連結されるストリング選択トランジスタ、複数のワードラインＷＬ０〜ＷＬ３１に連結されるメモリセル、そして接地選択ラインＧＳＬに連結される接地選択トランジスタを含む。ストリング選択トランジスタは、ビットラインＢＬ０〜ＢＬｍに連結され、接地選択トランジスタは共通ソースラインＣＳＬに連結される。
フラッシュメモリ１００の読み出し動作時に、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには電源電圧Ｖｃｃが印加され、選択ワードライン（例えば、ＷＬ８）には選択読み出し電圧Ｖｒｄが印加され、非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１には非選択読み出し電圧Ｖｒｅａｄが印加される。ここで、非選択読み出し電圧Ｖｒｅａｄは、非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１に連結されているメモリセルをターンオン（ｔｕｒｎ ｏｎ）するに十分な電圧である。
データ入出力回路１２０は、複数のビットラインＢＬ０〜ＢＬｍを介してメモリセルアレイ１１０と連結される。データ入出力回路１２０は、データ入出力ライン（図示せず）を介してデータＤＡＴＡを入力される。入力データは該当メモリセルに格納される。一方、データ入出力回路１２０は、メモリセルに格納されたデータをビットラインＢＬを介して読み出す。読み出したデータは、データ入出力ラインを介して外部に出力される。
行デコーダ１３０は、複数のワードラインＷＬ０〜ＷＬ３１を介してメモリセルアレイ１１０と連結される。行デコーダ１３０はアドレスＡＤＤＲを受信し、メモリブロックまたはページを選択する。ここで、メモリブロックを選択するためのアドレスをブロックアドレス（ｂｌｏｃｋ ａｄｄｒｅｓｓ）とし、ページを選択するためのアドレスをページアドレス（ｐａｇｅ ａｄｄｒｅｓｓ）とする。
制御ロジッグ及び高電圧発生回路１４０は、コマンドＣＭＤ及び制御信号ＣＴＲＬに応じてデータ入出力回路１２０及び行デコーダ１３０を制御する。ここで、制御信号ＣＴＲＬはメモリインタフェース（図１参照、２１０）またはメモリコントローラ（図１２参照、７１２）から提供される。一方、制御ロジッグ及び高電圧発生回路１４０は、書込み、読み出し、消去動作時にワードラインに提供されるバイアス電圧（ｂｉａｓ ｖｏｌｔａｇｅ）を発生する。
読み出し動作時に、制御ロジッグ及び高電圧発生回路１４０は、選択ワードラインに提供される選択読み出し電圧Ｖｒｄと非選択ワードラインに提供される非選択読み出し電圧Ｖｒｅａｄを発生する。一般に、非選択読み出し電圧Ｖｒｅａｄは選択読み出し電圧Ｖｒｄより高い電圧レベルを有する。
図３乃至図８は、図２に図示されたフラッシュメモリの読み出しフェイルの三つの類型及び原因を示す。図３は、電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）による読み出しフェイルを、図４は、オーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）による読み出しフェイルを、図６は、ソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）による読み出しフェイルを示す。
電荷リークによる読み出しフェイルは、データ０にプログラムされたのにデータ１に読み出される読み出しエラーである。即ち、オフセルがオンセルに読み出される場合に該当する。そして、オーバープログラム及びソフトプログラムによる読み出しフェイルは、データ１にプログラムされたのにデータ０に読み出される読み出しエラーである。即ち、オンセルがオフセルに読み出される場合に該当する。以下では、それぞれの読み出しフェイルの原因及び解決方法が詳しく説明される。
図３は、図２に図示されたフラッシュメモリのセルストリング及び第１読み出しフェイルを説明するための図である。図３を参照すると、共通ソースラインＣＳＬとビットラインＢＬｉの間に、接地選択トランジスタ、複数のメモリセル、及びストリング選択トランジスタが直列に連結される。接地選択トランジスタには接地選択ラインＧＳＬが連結され、複数のメモリセルには複数のワードラインＷＬ０〜ＷＬ３１が連結され、ストリング選択トランジスタにはストリング選択ラインＳＳＬが連結される。
読み出し動作時に、選択ワードライン（例えば、ＷＬ８）には選択読み出し電圧Ｖｒｄ（約０Ｖ）が印加され、非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１には非選択読み出し電圧Ｖｒｅａｄ（約４．５Ｖ）が印加される。ここで、非選択読み出し電圧Ｖｒｅａｄは非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１に連結されているメモリセルをターンオン（ｔｕｒｎ ｏｎ）するに十分な電圧である。
第１読み出しフェイルは電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）によって発生する。メモリセルにプログラム／消去動作が繰り返されると、メモリセルの酸化膜が劣化する。酸化膜が劣化すると、メモリセルのフローティングゲートや酸化膜にトラップ（ｔｒａｐ）された電子が酸化膜を通してメモリセルのチャネルに移動するようになる。
フローティングゲートや酸化膜にトラップされた電子がチャネルに漏れると、メモリセルのしきい値電圧は低くなる。即ち、図３に示すように、オフセルのしきい値分布がオンセルの方に移動（ｓｈｉｆｔ）する。オフセルのしきい値電圧が選択読み出し電圧Ｖｒｄより低くなると、読み出し動作時にオフセルがオンセルに読み出されるようになる。即ち、データ０にプログラムされたメモリセルがデータ１に読み出されるようになる。
電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）による読み出しフェイルは、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を分析することにより判明することができる。即ち、メモリコントローラ（図１参照、２００）はＥＣＣ分析を通じて、読み出しフェイルが電荷リークによるものだと分かる。電荷リークによる第１読み出しフェイルの復旧方法は、図９を参照して詳しく説明される。
図４は、図２に図示されたフラッシュメモリのセルストリング及び第２読み出しフェイルを説明するための図である。図４を参照すると、接地選択トランジスタには接地選択ラインＧＳＬが連結され、複数のメモリセルには複数のワードラインＷＬ０〜ＷＬ３１が連結され、ストリング選択トランジスタにはストリング選択ラインＳＳＬが連結される。読み出し動作時に、選択ワードライン（例えば、ＷＬ８）には選択読み出し電圧Ｖｒｄが印加され、非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１には非選択読み出し電圧Ｖｒｅａｄが印加される。
非選択メモリセルＭ３１がオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）された場合に、選択メモリセルＭ８で第２読み出しフェイルが発生する。非選択メモリセルＭ３１がオーバープログラムされる一例が図５に図示されている。図５を参照すると、消去下限電圧Ｖｅｌより低いしきい値電圧を有するメモリセルは、そうではないメモリセルより相対的にプログラム速度が早いため、プログラム後に上限プログラム電圧Ｖｐｈより高いしきい値電圧を有しやすい。
また図４を参照すると、非選択メモリセルＭ３１が図５で説明したメカニズムによってオーバープログラムされると、セルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）のチャネル抵抗は増加する。チャネル抵抗が増加すれば、選択メモリセルＭ８で読み出しフェイルが発生しうる。例えば、非選択メモリセルＭ３１のしきい値電圧が非選択読み出し電圧Ｖｒｅａｄより高くなると、読み出し動作時に非選択メモリセルＭ３１はターンオフされる。非選択メモリセルＭ３１がターンオフされると、選択メモリセルＭ８は常にオフセル（またはデータ０）に読み出される。
セルストリング内の任意の一つのセルがオーバープログラムされれば、選択メモリセルでは読み出しフェイルが発生しうる。オーバープログラムによる読み出しフェイルの場合に、選択メモリセルはデータ０に読み出される。即ち、第２読み出しフェイルが発生した場合、データ１にプログラムされたメモリセルはデータ０に読み出される。
図６は、図２に図示されたフラッシュメモリのセルストリング及び第３読み出しフェイルを説明するための図である。図６を参照すると、接地選択トランジスタには接地選択ラインＧＳＬが連結され、複数のメモリセルには複数のワードラインＷＬ０〜ＷＬ３１が連結され、ストリング選択トランジスタにはストリング選択ラインＳＳＬが連結される。読み出し動作時に、選択ワードラインＷＬ８には選択読み出し電圧Ｖｒｄが印加され、非選択ワードラインＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１には非選択読み出し電圧Ｖｒｅａｄが印加される。
選択メモリセルＭ８がソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）された場合に、選択メモリセルＭ８で第３読み出しフェイルが発生する。図７及び図８は、選択メモリセルがソフトプログラムされる例を示す。
図７を参照すると、オンセル（ｏｎ ｃｅｌｌ）は−３Ｖと−１Ｖ間のしきい値電圧を有し、オフセル（ｏｆｆ ｃｅｌｌ）は＋１Ｖと＋３Ｖ間のしきい値電圧を有する。選択ワードライン（図６参照、ＷＬ８）に提供される選択読み出し電圧Ｖｒｄは約０Ｖである。非選択ワードライン（図６参照、ＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ３１）に提供される非選択読み出し電圧Ｖｒｅａｄは約４．５Ｖである。
フラッシュメモリはページ単位で読み出し動作を行う。メモリブロック内のすべてのページ（例えば、３２ｐａｇｅｓ）に対する読み出し動作が行われると仮定しよう。この時、それぞれのワードラインには１回の選択読み出し電圧Ｖｒｄと３１回の非選択読み出し電圧Ｖｒｅａｄが印加される。メモリセルのゲートに電源電圧Ｖｃｃより高い非選択読み出し電圧Ｖｒｅａｄが繰り返して印加されると、メモリセルはストレス（ｓｔｒｅｓｓ）を受けるようになる。
図８に示すように、コントロールゲート（ＣＧ；Ｃｏｎｔｒｏｌ Ｇａｔｅ）に非選択読み出し電圧Ｖｒｅａｄが印加され続けると、チャネルに存在する電子がフローティングゲート（ＦＧ；Ｆｌｏａｔｉｎｇ Ｇａｔｅ）に流入しうる。この時、オンセル（ｏｎ ｃｅｌｌ）のしきい値電圧が上昇するようになる。オンセルのしきい値電圧が−１Ｖより高くなれば、そのメモリセルは十分な読み出しマージンを有しなくなる。オンセルのしきい値電圧が選択読み出し電圧Ｖｒｄより高くなれば、オフセルに読み出され得る。
このように非選択読み出し電圧Ｖｒｅａｄの繰り返す印加によってメモリセルのしきい値電圧が上昇すると、ソフトプログラムによる読み出しフェイルが発生する。図７の斜線部分はメモリセルのしきい値電圧が上昇したことを示す。第３読み出しフェイルによってメモリセルのしきい値電圧が上昇すれば、メモリセルはデータ格納能力を失うようになる。
一方、フラッシュメモリにおいては、データ格納容量を増加させると同時に、読み出し及び書込み速度を上げ、重要データを安全に保護するための要求が持続的に要請されている。このような要求を満足するため、フラッシュメモリはメモリセルアレイ内にマルチビットデータを格納するメモリブロック（以下、ＭＬＣブロックとする）とシングルビットデータを格納するメモリブロック（以下、ＳＬＣブロックとする）を同時に有するよう設計されている。
このようなコンボ（ｃｏｍｂｏ）構造を有するフラッシュメモリでは、第３読み出しフェイルによる問題がもっと頻繁に発生しうる。なぜなら、ＳＬＣブロックの非選択読み出し電圧はＭＬＣブロックの非選択読み出し電圧と等しい電圧を使用するため、ＳＬＣブロックにあるメモリセルで第３読み出しフェイルが頻繁に発生し得るからである。ソフトプログラムによって、オンセル状態のメモリセルＭ８がオフセル（またはデータ０）に読み出される。即ち、第３読み出しフェイルはデータ１をデータ０に読み出す場合に該当する。
図９は、図１に図示された半導体メモリ装置の読み出しフェイルを分析して復旧する方法を示すフローチャートである。本発明の読み出しフェイル分析方法によれば、半導体メモリ装置はエラー訂正コード（ＥＣＣ）分析または選択読み出し電圧変化を通じて読み出しフェイルの原因を判明し、読み出しフェイルを各類型に応じて復旧することができる。
Ｓ１１０ステップでは、読み出し動作が行われる。図１を参照すると、フラッシュメモリ１００はメモリコントローラ２００から読み出しコマンド及びアドレスを受信し、該当のページに対する読み出し動作を行う。この時、選択ワードラインには第１選択読み出し電圧Ｖｒｄ１が印加され、非選択ワードラインには第１非選択読み出し電圧Ｖｒｅａｄ１が印加される。
Ｓ１２０ステップでは、読み出しフェイルの存在有無が判断される。読み出しフェイルが存在しなければ、読み出しフェイル分析方法は終了する。読み出しフェイルが存在すれば、読み出しフェイルの原因を解き明かすための読み出しフェイル分析方法が行われる。以下では、上述した三つの読み出しフェイルの類型を分析する方法とデータを復旧する方法とが順に説明される。
Ｓ１３０ステップでは、エラー訂正コードＥＣＣを分析する。図１に示すように、メモリコントローラ２００はエラー検出及び訂正のためにＥＣＣ回路２３０を含む。ＥＣＣ回路２３０は、フラッシュメモリ１００から読み出したデータのエラービットの位置及び数を検出することができる。そしてＥＣＣ回路２３０は、エラービットの数が許容範囲内である場合にエラービットを訂正することができる。
Ｓ１４０ステップでは、データ０の読み出しに失敗した場合であるかを判断する。Ｓ１４０ステップは、Ｓ１３０ステップでのＥＣＣ分析結果を通じて、読み出しフェイルがデータ０をデータ１に読み出した場合であるかを判断する。上述したように、データ０をデータ１に読み出したのは第１読み出しフェイルであって、電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇe）の場合に発生する。
データ０に対する読み出しフェイルの場合にはＳ１７０ステップが行われる。そしてデータ１に対する読み出しフェイルの場合には、Ｓ１５０ステップが行われる。データ１をデータ０に読み出したのは第２及び第３読み出しフェイルであって、それぞれオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）またはソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）の場合に発生する。
Ｓ１５０ステップでは、読み出し動作が再び行われる。ここで、読み出し動作のは、読み出しフェイルの原因がオーバープログラムであるかそれともソフトプログラムであるかを判断するために行なわれる。この時、選択ワードラインには第２選択読み出し電圧Ｖｒｄ２が印加され、非選択ワードラインには第１非選択読み出し電圧Ｖｒｅａｄ１が印加される。図１０に示すように、第２選択読み出し電圧Ｖｒｄ２は第１選択読み出し電圧Ｖｒｄ１より高いレベルを有する。
Ｓ１６０ステップでは、読み出しフェイルの訂正有無を判断する。Ｓ１５０ステップで選択読み出し電圧が上昇すれば、ソフトプログラムによる読み出しフェイルは復旧される。図１０に示すように、第２選択読み出し電圧Ｖｒｄ２はソフトプログラムされたメモリセルのしきい値電圧より高い電圧を有するよう設定されるので、読み出しフェイルは復旧される。しかし、オーバープログラムによる読み出しフェイルは復旧されない。
本発明は、エラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明する。そして、選択読み出し電圧を上昇させることで、ソフトプログラムによる読み出しフェイルであるかそれともオーバープログラムによる読み出しフェイルであるかを判断する。本発明は、読み出しフェイルの原因を判明した後に、それぞれの読み出しフェイルの原因に対応する復旧動作を行う。
Ｓ１７０ステップでは、電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）による読み出しフェイルの原因を決定し、読み出しフェイルを復旧する。Ｓ１７１ステップで、読み出しフェイルが電荷リークによると判明されたら、Ｓ１７２ステップで、再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）を通じて読み出しフェイルを復旧する。
Ｓ１８０ステップでは、オーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）による読み出しフェイルの原因を決定し、読み出しフェイルを復旧する。Ｓ１８１ステップで、読み出しフェイルがオーバープログラムによると判明されたら、Ｓ１８２ステップで、非選択ワードラインに第２非選択読み出し電圧Ｖｒｅａｄ２を印加し、また読み出し動作を行う。
図１１に示すように、選択ワードラインに第１選択読み出し電圧Ｖｒｄ１を印加し、非選択ワードラインに第２非選択読み出し電圧Ｖｒｅａｄ２を印加する。ここで、第２非選択読み出し電圧Ｖｒｅａｄ２は第１非選択読み出し電圧Ｖｒｅａｄ１より高いレベルを有する。非選択ワードラインに第２非選択読み出し電圧Ｖｒｅａｄ２を印加することで、オーバープログラムによる読み出しフェイルは復旧される。
Ｓ１９０ステップでは、ソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）による読み出しフェイルの原因を決定し、読み出しフェイルを復旧する。Ｓ１９１ステップで、読み出しフェイルがソフトプログラムによると判明されたら、Ｓ１９２ステップで、再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）を通じて読み出しフェイルを復旧する。
図１２は、本発明による半導体メモリ装置を含むメモリシステムを示すブロック図である。図１２を参照すると、メモリシステム７００は、半導体メモリ装置７１０、電源装置７２０、中央処理装置７３０、ＲＡＭ７４０、ユーザインタフェース７５０及びシステムバス７６０を含む。
半導体メモリ装置７１０は、フラッシュメモリ７１１及びメモリコントローラ７１２を含む。半導体メモリ装置７１０は、フラッシュメモリの単品を使用して設計することもでき、Ｏｎｅ ＮＡＮＤＴＭのように一つの集積回路に具現することもできる。フラッシュメモリ７１１はメモリコントローラ７１２から読み出しコマンド及びアドレスなどを受信し、エラー訂正コード（ＥＣＣ）を分析するか、選択読み出し電圧Ｖｒｄまたは非選択読み出し電圧Ｖｒｅａｄのレベルを制御する。
半導体メモリ装置７１０は、システムバス７６０を介して、電源装置７２０、中央処理装置７３０、ＲＡＭ７４０、そしてユーザインタフェース７５０に電気的に連結される。フラッシュメモリ７１１には、ユーザインタフェース７５０を介して提供されるかまたは中央処理装置７３０によって処理されたデータがメモリコントローラ７１２を介して格納される。
もし半導体メモリ装置７１０が半導体ディスク装置（ＳＳＤ）に装着される場合、メモリシステム７００のブーティング速度が画期的に早くなるであろう。図面には図示されていないが、図１２に図示されたメモリシステムは、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）などに使用することができる。
本発明による半導体メモリ装置は、様々な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ及び／またはメモリコントローラは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。
本発明の詳細な説明では具体的な実施の形態について説明したが、本発明の範囲と技術的思想から逸脱しない限り様々な変形ができることは自明である。従って、本発明の範囲は、上述の実施の形態に限定されてはならず、特許請求の範囲だけでなく本発明の特許請求の範囲と均等なものにより定まるべきである。
本発明による半導体メモリ装置を例示的に示すブロック図である。 図１に図示されたフラッシュメモリを示すブロック図である。 図２に図示されたフラッシュメモリのセルストリング及び電荷リーク（ｃｈａｒｇｅ ｌｅａｋａｇｅ）による読み出しフェイルを説明するための図である。 図２に図示されたフラッシュメモリのセルストリング及びオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）による読み出しフェイルを説明するための図である。 図４に図示されたメモリセルのオーバープログラムを説明するためのダイアグラムである。 図２に図示されたフラッシュメモリのセルストリング及びソフトプログラム（ｓｏｆｔ ｐｒｏｇｒａｍ）による読み出しフェイルを説明するための図である。 図６に図示されたメモリセルのソフトプログラムを説明するための図である。 図６に図示されたメモリセルのソフトプログラムを説明するための図である。 図１に図示された半導体メモリ装置の読み出しフェイルを分析して復旧する方法を示すフローチャートである。 ソフトプログラムによる読み出しフェイルを復旧する方法を示すダイアグラムである。 オーバープログラムによる読み出しフェイルを復旧する方法を示すダイアグラムである。 本発明による半導体メモリ装置を含むメモリシステムを示すブロック図である。
符号の説明
１０ 半導体メモリ装置
１００ フラッシュメモリ装置
２００ メモリコントローラ
２１０ メモリインタフェース
２２０ ホストインタフェース
２３０ ＥＣＣ
２４０ ＣＰＵ
２５０ ＲＡＭ

Claims (17)

  1. データを格納するための不揮発性メモリと、
    前記不揮発性メモリの動作を制御するためのメモリコントローラと、を含み、
    前記メモリコントローラは、エラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明し、選択読み出し電圧Ｖｒｄ変化を通じてソフトプログラムによる読み出しフェイルの原因を判明することを特徴とする半導体メモリ装置。
  2. 前記メモリコントローラは、前記選択読み出し電圧Ｖｒｄを上昇させることで、前記ソフトプログラムによる読み出しフェイルの原因を判明することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記メモリコントローラは、前記選択読み出し電圧Ｖｒｄを上昇させることによって読み出しフェイルが復旧されれば、前記ソフトプログラムによる読み出しフェイルと判断し、読み出しフェイルが復旧されなければ、オーバープログラムによる読み出しフェイルと判断することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 読み出しフェイルがソフトプログラムによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧することを特徴とする請求項３に記載の半導体メモリ装置。
  5. 読み出しフェイルがオーバープログラムによる場合に、前記メモリコントローラは非選択読み出し電圧Ｖｒｅａｄを上昇させることで読み出しフェイルを復旧することを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記メモリコントローラは、ＥＣＣ分析を通じてオフセル（またはデータ０のセル）の読み出しフェイルを検出することで、電荷リークによる読み出しフェイルを判明することを特徴とする請求項１に記載の半導体メモリ装置。
  7. 読み出しフェイルが電荷リークによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧することを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記不揮発性メモリはＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記ＮＡＮＤフラッシュメモリ及び前記メモリコントローラは一つの半導体集積回路に具現されることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記一つの半導体集積回路はＯｎｅ ＮＡＮＤＴＭであることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 半導体メモリ装置の読み出しフェイルを分析する方法であって、
    前記半導体メモリ装置はデータを格納するための不揮発性メモリと、前記不揮発性メモリの動作を制御するためのメモリコントローラとを含み、
    前記半導体メモリ装置の読み出しフェイル分析方法は、
    前記不揮発性メモリから読み出したデータのエラー訂正コード（ＥＣＣ）分析を通じて電荷リークによる読み出しフェイルの原因を判明し、
    前記読み出しフェイルの原因が電荷リークによるものでない場合に、選択読み出し電圧Ｖｒｄ変化を通じてソフトプログラムによる読み出しフェイルの原因を判明することを特徴とする読み出しフェイル分析方法。
  12. 前記選択読み出し電圧Ｖｒｄを上昇させることで、前記ソフトプログラムによる読み出しフェイルの原因を判明することを特徴とする請求項１１に記載の読み出しフェイル分析方法。
  13. 前記選択読み出し電圧Ｖｒｄを上昇させることによって読み出しフェイルが復旧されれば、前記ソフトプログラムによる読み出しフェイルと判断し、読み出しフェイルが復旧されなければ、オーバープログラムによる読み出しフェイルと判断することを特徴とする請求項１２に記載の読み出しフェイル分析方法。
  14. 読み出しフェイルがソフトプログラムによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧することを特徴とする請求項１３に記載の読み出しフェイル分析方法。
  15. 読み出しフェイルがオーバープログラムによる場合に、前記メモリコントローラは非選択読み出し電圧Ｖｒｅａｄを上昇させることで読み出しフェイルを復旧することを特徴とする請求項１３に記載の読み出しフェイル分析方法。
  16. 前記メモリコントローラは、ＥＣＣ分析を通じてオフセル（またはデータ０のセル）の読み出しフェイルを検出することで、電荷リークによる読み出しフェイルを判明することを特徴とする請求項１１に記載の読み出しフェイル分析方法。
  17. 読み出しフェイルが電荷リークによる場合に、前記メモリコントローラは再プログラムによる電荷リフレッシュ（ｃｈａｒｇｅ ｒｅｆｒｅｓｈ）で読み出しフェイルを復旧することを特徴とする請求項１６に記載の読み出しフェイル分析方法。
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