CN104205235B - 用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备 - Google Patents

用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备 Download PDF

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Abstract

一种设备可包括将从非易失性存储器检索数据的控制器以及可在控制器上操作以在包括许多感测条件的第一组感测条件下读取非易失性存储器的存储器存储单元的纠错模块。该纠错模块进一步可操作用于设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。公开了其他实施例并要求保护。

Description

用于处理从非易失性存储器阵列检索的状态置信度数据的方 法和设备
背景技术
随着存储器件中的存储单元尺寸缩小至较小的尺寸，数据存储的完整性受到挑战。特别地，诸如NAND闪速存储器之类的非易失性存储器件中的原始位出错率已被观察到随着减小的存储单元尺寸而增加。NAND闪速架构被结构化成使得存储器更多地像块器件被访问，该块器件包括硬盘或存储卡，其中，块可包含多个页面。NAND技术依赖于纠错码（ECC）过程来补偿在正常器件操作期间可自发地出故障的位。
为了实现可容忍位出错率，通常在系统层级采用纠错引擎。在新生代的NAND产品中已采用的最常见ECC使用所谓的BCH代码（缩写是从发明人的姓名Bose、Ray-Chaudhuri和Hocquenghem导出的）。然而，BCH代码可能不能输送随着存储器存储单元尺寸继续调整至更小尺寸而在未来几代NAND产品中可能要求的纠错能力。
另一方面，诸如低密度奇偶校验（LDPC）之类的错误代码提供更大的能力，但是要求NAND存储器以与常规用户数据不同的方式提供数据。不同于BCH方法，其使用“硬解码”，包括LDPC的某些代码启用“软解码”，其中，除每个位值之外，解码器还能够使用其他数据来估计位的可靠性。软解码相比于硬解码而言能够提供显著的修正能力增益，因为解码器知道哪些位更有可能翻转且可以在其修正算法中使用此信息。特别地，LPDC程序要求提供状态置信度数据。状态置信度数据指的是反映数据的可靠性以指示存储器存储单元的状态的数据。在采用LDPC方案的纠错方法中，ECC引擎可将状态置信度信息转换成常规用户数据。
为了实现用于诸如NAND存储器件之类的非易失性存储器件的状态置信度数据的高效生成，目前方案可能要求修改。相应地，可能需要改善的技术和设备以解决这些及其他问题。
附图说明
图1描述了系统实施例的框图。
图2描述了另一系统实施例的框图。
图3描述了另一系统实施例的框图。
图4描述了另一系统实施例的框图。
图5描述了根据本实施例的情形。
图6a—6c描述了替换示例性布置。
图7描述了采用图6a的布置的另一情形。
图8a—8c描述了根据本实施例的另一情形。
图9描述了示例性实施例的操作。
图10呈现示例性第一逻辑流程。
图11描述了示例性第二逻辑流程。
图12描述了示例性第三逻辑流程。
图13描述了示例性第四逻辑流程。
图14描述了示例性第五逻辑流程。
图15是示例性系统实施例的图。
具体实施方式
各种实施例涉及到用以读取并修正存储在非易失性存储器中的数据的新型系统、设备以及方法。特别地，本实施例的方法和设备可处理存储数据以确定数据错误的可能性。各种实施例针对状态置信度数据的生成和该数据的处理，使得可应用更准确且高效的纠错。
在各种实施例中，可将要修正的数据存储在非易失性存储器阵列中，诸如NAND闪速存储器、相变存储器（PCM）、自旋存储器；堆叠相变存储器（PCMS）、磁阻随机存取存储器（MRAM）、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）或可能期望从其提取关于存储在存储器中的信息的状态置信度数据的其他存储器。
在诸如NAND闪速存储器技术之类的非易失性存储器中，使用浮栅晶体管来存储电荷，其控制开启控制给定存储器存储单元的浮栅晶体管所需的阈值电压（VT）。用于给定存储器存储单元的VT水平又用来确定该存储器存储单元的逻辑状态。在NAND闪速架构中，存储器阵列被连接到字线和位线，多个晶体管被串联地连接在其中。只有当所有字线都被拉高（在晶体管的VT以上）时，位线才被拉低。为了执行读操作，通常大部分字线被上拉至已编程位的VT以上，而一个被上拉至刚好超过被擦掉位的VT之上。如果所选位未被编程，则该串联组将进行传导（并将位线拉低）。
随着NAND闪存的存储器尺寸增加，相邻存储单元之间的间隔减小且错误生成的可能性增加，如前所述。为了解决此问题，各种实施例提供了读取NAND器件的改善方法，使得能够更准确地且高效地确定存储器存储单元的逻辑状态。特别地，如下面详述的，本实施例提供了用于对从对存储器存储单元执行多次感测操作导出的状态置信度信息进行编码和管理的新型程序。
图1描述了存储器系统102的实施例。存储器系统102可包括控制器104、状态置信度（SC）纠错模块106以及存储器106，其可包括多个存储器单元106-a至106-n，其中，整数a、b、c、d、e、f和n表示任何正整数。存储器系统102可管理信息在存储器单元106-a至106-n中的存储，包括向存储器写入和读取数据。如下面详述的，SC纠错模块108可确定并管理用于存储在存储器106中的信息的状态置信度数据。
图2描述了SC纠错模块108的实施例的框图。除非另外具体地说明，可用软件、硬件或两者的组合来体现SC纠错模块108及其组成部件。特别地，并不是SC纠错模块108的所有部件都需要位于单个设备中。因此，某些部件可位于NAND芯片中，而其他的位于NAND芯片外部。SC纠错模块108可包括数据命令模块204，下面详述其操作。简而言之，数据命令模块可向存储器106提供命令，其例如在读操作期间识别是否要提供状态置信度数据或是否将以常规方式读取数据。感测模块206可管理将应用于存储器106的感测操作的细节，包括建立用于从存储器106中的存储器存储单元读取数据的感测条件。下面详述其操作的编码模块208可对从存储器106读取的数据进行编码，诸如对状态置信度信息进行编码以便由纠错技术来处理。纠错代码（ECC）引擎210可使用处理状态置信度数据的方法、诸如LDPC方法来提供对从存储器106提取的数据的纠错。在各种实施例中，数据命令模块204和ECC引擎210可位于NAND设备212外部，而感测模块206和编码模块208可与存储器106一起位于NAND器件212内部，如所示。
图3描述了数据命令模块204的细节。如所示，数据命令模块204可包括常规数据请求发生器，其进行操作以用信号通知存储器将以常规方式从存储器读出数据。该常规格式可将在存储器读取中被询问的存储器存储单元的逻辑状态提供为用“1”或“0”表示的单位。还参考图1，针对给定应用或响应于给定器件，数据命令模块204可确定例如来自存储器106的数据不需要包括状态置信度信息。因此，数据命令模块204可采用常规数据请求发生器来转送信号以在存储器106中发起常规读操作。该常规读操作可导致常规ECC程序的使用，诸如BCH代码的应用。在其他情况下，数据命令模块204可确定读操作将包括状态置信度信息。例如，在致密存储器中，应用用于读取给定数据集的LDPC ECC程序以改善可靠性可能是适当的。如上所述，NAND存储器通常依赖于ECC作为一个手段来补偿可能是坏的或者可能在正常器件操作中自发地出故障的位。在常规方法中，如果ECC程序不能在读取期间纠正错误，则其将把该错误传递给客户。然而，使用BCH方法来纠正错误的能力可能小于所需的，尤其是对于其中故障率可能高的更致密存储器而言。如果将对数据操作应用LDPC纠错，则因此数据命令模块204可采用SC数据请求发生器304以转送信号并发起且管理产生用于处理的状态置信度数据的读操作。
图4描述了编码模块208的实施例，其可用来对从存储器检索的状态置信度信息进行编码，如下面详细地讨论的。根据本实施例，状态置信度信息的编码可减少否则将由从存储器、诸如存储器106检索数据的设备处理的位的量。特别地，编码模块208可促进以简明的方式从可应用于存储器存储单元以更准确地确定该存储单元的逻辑状态的多个感测测量结果而创建状态置信度数据。编码模块208可包括输出基于多个感测测量结果的多位已编码输出的编码器402，如下面详述。另外，编码模块可包括在其中将发生多位存储器的编码的情况下保持适当编码序列的编码定序器。
图5描述了根据各种实施例的用于读取数据的情形。在图5中，示出了两个分布，其表示将在NAND存储器中存储用于存储器存储单元的两个不同逻辑状态的阈值电压的示例性分布。这些分布可表示预先设计、根据经验确定或通过模拟确定的分布。VT分布502表示逻辑状态“1”且VT分布504表示逻辑状态“0”。在闪速NAND技术中，可将用于NAND存储器存储单元中的晶体管的阈值电压设置成特定值以指示该存储器存储单元的逻辑状态。相应地，可通过将感测电压设置成高于或低于用于给定逻辑状态的标称阈值电压而询问存储器存储单元的逻辑状态。如果施加的感测电压促使用于存储器存储单元的晶体管开启或关闭，则可确定已经超过晶体管的阈值电压，并且因此该存储器存储单元所处的逻辑状态对应于该给定阈值电压。在典型感测安培电路中，晶体管已被开启的确定是基于位线电压的逐渐产生，其可在向正在被读取的存储器存储单元的晶体管栅极施加电压之后的预定时间感测。
在单位存储器存储单元中，可将用于逻辑“1”和逻辑“0”的阈值电压设置成充分不同的电压范围，使得原则上不同的逻辑状态可被正确地且准确地读取。因此，参考图5，为了在逻辑“1”和逻辑“0”之间进行区别，读操作可采用其中将感测电压设置在基准电压Vr的读取感测，该基准电压Vr落在表征逻辑状态“1”下的存储器存储单元的晶体管的标称电压VT1与表征逻辑状态“0”下的存储器存储单元的晶体管的VT0之间。如果在基准电压Vr下针对给定存储器存储单元施加的读取感测促使晶体管开启，则可推断逻辑“1”，因为Vr不应足以使逻辑状态“0”下的存储器存储单元开启，其标称（或预期）阈值电压是VT0。标称阈值电压可表示针对给定逻辑状态的用于晶体管的设计阈值电压，其可但不需要在用于阵列中的不同存储器存储单元的实际阈值电压的分布内居于中心。
然而，进一步如图5中所示，VT分布502和VT分布504沿着表示阈值电压的轴相互重叠。换言之，在给定存储器单元中，诸如存储器阵列或存储器阵列组，用于被设置成特定逻辑状态的任何给定存储器存储单元的阈值电压的精确值可对应于用各阈值电压分布曲线表示的任何值。例如，处于逻辑状态“1”的存储器存储单元可具有跨越从P1至P2的范围的阈值电压，如所示。因此，在用VT分布502和VT分布504表征的存储器阵列中，针对逻辑状态“1”设置的某些存储器存储单元实际上可具有比针对逻辑状态“0”设置的其他存储器存储单元更大的阈值电压。这种情况由于增加的比例而可在当前存储器存储单元技术中或未来几代的存储器存储单元技术中出现，其可减小可以编程到存储器存储单元中的阈值电压的总范围以及降低控制用于给定存储器存储单元的期望逻辑状态到诸如VT1或VT0之类的标称阈值电压的编程的能力。特别地，邻近分布的重叠可在多个位被存储在存储器存储单元中时加剧，这可导致设置四个或更多电压分布以表示不同的数据位，其中，可将电压分布放置在与单位存储器存储单元类似的电压范围内。以这种方式，电压分布重叠的可能性可由于表示第一逻辑状态的每个标称阈值电压到表示不同逻辑状态的其邻点的更紧密接近而增加。
根据本实施例，为了更准确地确定用VT分布502和VT分布504表征的存储器阵列中的存储器存储单元的存储器状态（逻辑状态），可对不同条件下的存储器读取执行多次测量。不同感测操作之间的变化的常规变量是感测基准电压（或“感测电压”），因为可预期在感测数据时所使用的基准电压的变化将改变已超过该存储器存储单元的实际阈值电压的概率。在图5的示例中示出了五个不同感测条件S1、S2、S3、S4和S5下的五个五次测量，其可表示五个不同感测基准电压下的测量。如所示，多次测量可跨越VT1和VT0值之间的一定范围的阈值电压，包括关于基准电压Vr的范围。借助于在反映跨越VT1至VT0的阈值电压范围的多个感测条件下提供用于给定存储器存储单元的测量结果，可提供关于存储器存储单元的多个类型的信息。如下面详述的，可提供基于多次测量的结果而表示存储器存储单元处于特定逻辑状态的可能性的状态置信度数据。另外，可提供没有状态置信度数据的情况下的存储器存储单元的逻辑状态的值。
如图5中所示，可经由感测模块206将五次测量的结果发送到编码模块208以便对包括存储器存储单元的逻辑状态的值的信息以及状态置信度信息进行编码。在各种实施例中，编码模块208可以一组位的形式产生已编码输出，其中的一个反映存储器存储单元的逻辑状态的值，并且其中的其他提供状态置信度信息。可用感测条件S1—S5下的五次测量的结果来确定逻辑状态的值。例如，对于用VT分布502和VT分布504表征的存储器而言，如果对应于感测条件S1的电压的施加导致将存储器存储单元开启，则可推断存储器存储单元非常有可能处于逻辑状态“1”。这是从这样的事实得出的，即VT分布504具有扩展至低到感测条件S1的电压的非常低的概率。因此，其中晶体管在感测条件S1下开启的任何存储器存储单元都最有可能对应于属于逻辑状态“1”的存储器存储单元，因为对应于感测条件S1的电压是不足的，除非是在即使要写入的单个存储器存储单元处于逻辑状态“0”也将开启的罕见情况下。
比较起来，如果在一个示例中可与Vr相同的对应于感测条件S3的电压的施加导致将存储器存储单元开启，则也可确定存储器存储单元处于逻辑状态“1”。这是从这样的事实得出的，即大多数VT分布504并未扩展至Vr以下，并且因此Vr到被设定在逻辑状态“0”的存储器存储单元的施加将引发该存储器存储单元的晶体管开启是不太可能的。然而，由于VT分布504的一部分确实扩展至Vr以下，所以存在感测条件S3的施加可将处于逻辑状态“0”的存储器存储单元开启的可能性。相应地，存储器存储单元晶体管响应于感测条件S3而开启的观察结果可传达与存储器存储单元晶体管响应于感测条件S1的观察结果不同的信息。特别地，可以以高肯定度将后一观察结果说成是表示逻辑状态“1”，而在前一种情况下，则不那么确定响应于感测条件S3而开启晶体管指示逻辑状态“1”。因此可认识到在涉及到对应于Vr下的感测条件S3的单次感测的施加的典型常规读操作中，逻辑状态“1”的确定准确度可小于对于由VT分布504和502所表征的存储器而言所期望的。至少由于此原因，可能期望从多个感测条件S1—S5的施加结果提供状态置信度信息并进行编码，其可包括所确定逻辑状态以及从存储器存储单元读取的给定逻辑状态正确的可能性。
根据各种实施例，可基于在多个感测条件S1—S5下执行的感测操作而生成多位已编码输出，其中，多位已编码输出的第一位、“逻辑状态位”可表示通过执行多次感测操作而确定的存储器存储单元的逻辑状态。可在多位已编码输出中设定一个或多个附加位以提供状态置信度信息。在一个示例中，可使用单位旋转（twiddle）代码序列以二进制方式对多次感测操作的结果进行编码。如图5中所示，编码模块202可产生状态置信度已编码输出508，其在所示的示例中包括三个位。在图5的特定实施例中，根据感测操作S1—S5的结果，置信度数据已编码输出508可导致六个三位已编码输出中的一个：“1,0,0”、“1,0,1”、“1,1,1”、“0,1,1”、“0,0,1”和“0,0,0”。每个已编码输出的第一位在存储器存储单元的逻辑状态是；逻辑“1”时被设置成“1”且在存储器存储单元的逻辑状态是逻辑“0”时被设置成“0”。随后的两个位被设置成传送状态置信度信息。在所示的示例中，“0,0”可指示第一位中的值中的最高置信度，亦即被读取存储器存储单元的实际逻辑状态是用第一位表示的最高置信度。序列“1,1”可指示第一位的值中的最低置信度，并且“0,1”可指示中间置信度水平。
因此，返回参考上述示例，如果存储器存储单元晶体管在感测条件S1下开启（对应于图5中所示的电压VS1），则由编码模块202产生的三位已编码输出是“1,0,0”，表示具有最高置信度水平的逻辑状态“1”。如果存储器存储单元晶体管在感测条件S3下开启（对应于电压VS3），则由编码模块202产生的三位已编码输出是“1,1,1”，表示具有最低置信度水平的逻辑状态“1”。
如图5中进一步所示，编码模块202在晶体管响应于在感测操作中施加的给定范围内的任何电压而开启时输出状态置信度已编码输出508的特定值。图5表示六个此类范围510—520，每个对应于不同的三位已编码输出。例如，范围510表示感测操作电压范围，在其范围内，如果存储器存储单元晶体管响应于感测操作而开启，则编码模块202输出“1,0,0”；范围512表示电压范围，在其范围内，如果存储器存储单元晶体管响应于感测操作而开启，则编码模块202输出“1,0,1”等等。
图6a—6c呈现根据各种实施例的不同示例性布置，其图示出状态置信度编码。图6a图示出已编码储存器602，其可以是编码器402的一部分且包括用于存储三位已编码状态置信度输出609的锁存器1 604、锁存器2 606和锁存器3 608。一般地遵循图5的示例，可在对应于不同阈值电压水平的五个不同感测条件下执行一组感测操作610。如上文相对于图5所详述的，根据晶体管在该处开启的感测操作的阈值电压，存储的已编码输出可在以最高确定度表示存储器存储单元的逻辑状态“1,0,0”到以最高肯定度表示第二逻辑状态“1,0,0”的极端之间变化，或者可具有中间值，其以较低的肯定度断言一个或其他逻辑状态。
图5和6a所示的布置的一个优点是可用仅三位的输出简明地对五个不同感测操作的结果进行编码，同时仍提供状态置信度信息，其将可根据需要而用来确定存储器存储单元的逻辑状态和从而其表示的数据至期望准确度。例如，在其中已编码输出是“1,0,1”的情况下，请求设备可接收第一位作为“1”且可满足正在讨论中的存储器存储单元的逻辑状态是“1”。因此，可不检索已编码输出的更多位。另一方面，使用LDPC纠错码的ECC引擎可要求接收包括状态置信度位的已编码输出的全部三个位，以便适当地执行纠错。在后一种情况下，ECC引擎可确定正在讨论中的存储器存储单元的实际逻辑状态不那么确定且可相应地处理数据。所示编码方案从而在需要时促进更稳健的纠错，而不必将五次感测操作中的每一个的结果发射到请求设备。
图6b图示出包括用于两位已编码状态置信度输出620的编码的锁存器1 614、锁存器2 616的另一已编码储存器612。在本实施例中，一组感测操作618可包括在三个不同阈值电压下执行的三个感测操作，如所示。可在由两个位提供的四个不同输出中对三次感测操作的结果进行编码。在本实施例中，第一位可表示正在讨论中的存储器存储单元的逻辑状态且第二位可提供状态置信度信息。因此，从存储第二位的锁存器2 616读取的输出“0”可指示较高置信度，而从锁存器2 616读取的输出“1”指示较低置信度。如图6a的示例一样，用于给定的一组感测操作的状态置信度已编码输出中的数据的位数小于感测操作的数目。
更一般地且根据本实施例，用来对多次感测操作的状态置信度输出（包括输出的第一位）进行编码的已编码位的数目可足以对用于在不通过阈值电压下执行的每次感测操作的不同输出进行编码。在图5a的示例中，采用能够对八个不同值进行编码的三个位来对五个不同感测操作的结果进行编码，其可产生总共六个不同的结果，如所示。请注意，如果在对晶体管栅极的单独操作中施加m个不同的感测电压，则可得到m+1个不同结果，因为晶体管可在m个不同感测电压中的任何一个下开启，或者还可甚至在最高感测电压（+1）下开启。因此，可使用三位状态置信度输出来对用于多达七个感测操作的结果进行编码。
图6c图示出其中已编码储存器622包括用于三位已编码状态置信度输出632的编码的锁存器1 624、锁存器2 626以及锁存器3 628的一个此类示例。在这种情况下，一组感测操作630包括每个在与其他感测操作不同的阈值电压下执行的七个不同的感测操作。因此，由于m＝7，可以有总共八个不同的结果，并且如所示地在已编码储存器622中进行编码。在所示的实施例中，两位已编码状态置信度输出620和三位已编码状态置信度输出609形成三位已编码状态置信度输出632的子集。因此，除三位已编码状态置信度输出609的六个不同输出之外，三位已编码状态置信度输出632包括“1,1,0”条目和“0,1,0”条目。如所示，当在最低阈值电压下执行感测操作634导致将存储器存储单元的晶体管开启时，可产生“1,1,0”已编码输出。因此，第一位“1”指示用于测量存储器存储单元的逻辑状态“1”，并且位序列“1,0”指示最高置信度水平。同样地，当在最高阈值电压下执行感测操作636导致将存储器存储单元的晶体管开启时，可产生“0,1,0”已编码输出。因此，第一位“0”指示用于测量存储器存储单元的逻辑状态“0”，并且位序列“1,0”指示最高置信度水平。
产生已编码状态置信度输出609、620和632的实施例中所示的编码方案的一个显著特征是仅单个位可能需要使状态在每个连续感测操作之间切换，以将已编码输出从表示第一感测操作的变成表示下一感测操作的。这产生使编码操作所需的能量和时间最小化的双重优点。
另外，在其他实施例中，可针对不同类型的感测程序采用公共编码方案，其中感测操作的数目在不同感测程序之间是不同的。例如，可在诸如图5、6a和6c中所描述的三位编码方案中对涉及到三个感测操作的感测程序、涉及到五个感测操作的感测程序以及涉及到七个感测操作的感测程序的结果进行编码。在某些实施例中，ECC引擎可请求用来生成已编码状态置信度信息的感测操作的数目的改变而不改变已编码状态置信度信息中的位数。因此，可能采用七次感觉操作读取来生成包括状态置信度信息的三位已编码输出。随后，可接收导致到五次感觉操作读取的切换的命令，尽管如此，其被以相同的三位输出格式编码。以这种方式，针对纠错而接收的已编码输出中的每个已编码位可在涉及到不同数目的感测操作的不同感测程序之间保持相同的意义。
图7描述了举例说明连续编码操作之间的单位改变的示例性布置。已编码状态置信度输出609表示与如图6a中所示相同的编码方案以对五个不同感测操作的结果进行编码。如所示，由于各感测操作702和704的结果而开启晶体管提供各已编码输出序列“1,0,1”和“1,1,1”。因此，为了从第一已编码输出序列变成下一个，仅改变锁存器2 606中的位。
根据各种实施例，“逻辑状态”位可位于多位已编码输出的任何位置上，诸如已编码输出的第一、第二或第三位置。
在各种附加实施例中，可从包括多位存储器存储单元的存储器阵列对状态置信度数据进行编码。例如，NAND存储器存储单元可存储多个位。可将能够存储多个位的存储器存储单元称为多级存储单元（MLC）。在已知MLC技术中，可针对每个不同的逻辑状态设置不同的阈值电压。相应地，可用四（＝22）个不同阈值电压来表征两位MLC，并且可用八（＝23）个不同阈值电压来表征三位MLC。如上所述，在具有多个存储器存储单元的存储器阵列中，可用电压的分布来表征与给定逻辑状态相关联的阈值电压，因为单独存储器存储单元的阈值电压可偏离标称阈值电压。这同样适用于基于MLC的阵列，其中，用电压的分布来表征四个、八个或更大阈值电压中的每一个。在基于MLC的阵列中，由于必须设置至少四个不同的阈值电压（在两位存储器存储单元的情况下），所以也可发生阈值电压分布中的重叠，导致给定MLC位的读出位值是否正确的不确定性。
附加实施例以与上文详述的单位存储器存储单元的情况类似的方式来解决此问题。图8a描述了根据各种实施例的来自MLC型存储器存储单元的数据读出中的状态置信度信息的编码细节。在图8a中，示出了三位MLC中的数据存储的示例，其中图示出八个三位组合的一个可能布置的数据集800。然而，可以有其他布置。数据集800包括可存储在3位MLC存储器中的3位逻辑状态的八个不同序列。特别地，按照从最低阈值电压至最高的顺序，不同序列是（1,1,1）；（0,1,1）；（0,0,1）；（1,0,1）；（1,0,0）；（0,0,0）；（0,1,0）；（1,1,0）。
现在转到图8b，示出了一组802的阈值电压分布，其可用来表示可存储在3位MLC中的八个不同的3位逻辑状态序列。特别地，可将序列（1,1,1）；（0,1,1）；（0,0,1）；（1,0,1）；（1,0,0）；（0,0,0）；（0,1,0）；（1,1,0）存储在各阈值电压分布804、806、808、810、812、814、816、818，其如所示地对应于水平L0、L1、L2、L3、L4、L5、L6和L7。一般地，为了确定用图8b的分布804—818表示的存储器存储单元中的一位数据的逻辑状态，可在如所示地用VT0至VT6表示的感测电压下施加感测。为了举例说明这一点，图8b中的每个阈值电压分布还描述了对应于该电压分布的三位逻辑状态序列的第一位的逻辑状态。按照增加阈值电压的顺序，第一位读作“1”、“0”、“0”、“1”、“1”、“0”、“0”、“1”。此示例性序列对使确定正在读取的位的逻辑状态所需的数据感测操作的量最小化是有用的。例如，如果期望在没有状态置信度信息的情况下仅读出第一位的逻辑状态，则可在阈值电压VT0、VT2、VT4和VT6下施加一系列的四个感测操作。这些阈值电压标记第一位中的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的过渡，如图8b中所示。相应地，当存储器存储单元的晶体管响应于阈值电压VT0、VT2、VT4和VT6中的一个而开启时，该存储单元的位状态是已知的。
以类似方式，能够探测第二和第三位的位状态。例如，按照增加阈值电压的顺序，第二位读作“1”、“1”、“0”、“0”、“0”、“0”、“1”、“1”。在这种情况下，如果还期望在没有状态置信度信息的情况下仅读出第二位的逻辑状态，需要在阈值电压VT1和VT5下施加一系列的仅两个感测操作，因为这些阈值电压标记用于第二位序列的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的唯一过渡。对于第三位而言，其图案读作“1”、“1”、“1”、“1”、“0”、“0”、“0”、“0”，需要在阈值电压VT3下施加仅一个感测操作，因为此阈值电压标记用于第三位序列的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的唯一过渡。
根据本实施例，图8b还图示出如何可通过执行关于一组目标阈值电压的一系列感测操作而从三位MLC导出状态置信度信息的示例，该组目标阈值电压是针对要读取的三位MLC的适当位而选择的。在图8b中所示的特定示例中，通过执行关于阈值电压VT0、VT2、VT4和VT6中的每一个的一组五次感测操作来探测来自第一位的状态置信度信息。以这种方式，通过执行四组感测操作822、824、826和828，可确定三位MLC的第一位的逻辑状态以及指示该确定的可靠性的状态置信度数据。进一步如图8b中所示，例如，如果三位存储器存储单元的晶体管响应于感测操作826-2而开启，则可确定第一位的逻辑状态是“1”，因为根据阈值电压分布812，表示3位逻辑状态“1,0,0”的存储器存储单元中的大多数晶体管将响应于对应于感测操作826-2的阈值电压的施加而开启，同时，根据阈值电压分布814，表示3位逻辑状态“0,0,0”的存储器存储单元中的大多数晶体管将不会响应于对应于感测操作826-2的阈值电压的施加而开启。
图8c描述了对应于各组感测操作822、824、826和828的示例性的各组状态置信度已编码输出832、834、836、834。每组状态置信度已编码输出包含六个不同的3位序列以对五个不同的感测操作的输出进行编码，如上文相对于图5、6a和7所述。在其中三位存储器存储单元的晶体管响应于感测操作826—2而开启的示例中，结果得到的状态置信度已编码输出是“1,0,1”，其表示第一位逻辑状态是“1”且此值正确的置信度水平是中间的。
可独立地应用与图8a—8c中所示类似的一组程序以根据期望而读取三位MLC中的其他位。然而，如上所述，由于图8a中所示的示例性位序列，要读取第二位，将只有两组感测操作是必需的，并且要读取第三位，将仅要求一组的感测操作。
同样如图8c中所示，并且根据各种实施例，为了保持每个3位代码的意义，可使在从被分配逻辑‘0’状态的分布过渡至其逻辑值为‘1’的一个时的编码序列与在从‘1’过渡至‘0’分布时的序列相反。本文所使用的术语“编码序列”指的是根据不同感测条件的连续多位已编码输出序列。通过使编码序列反向，最高顺序（第一）位保持其与输出数据值相同的意义，该输出数据值等效于介于两个相邻阈值电压分布中间的单次感测的结果。关于每个三位已编码输出中的已编码位，该意义与反向无关，因为第二和第三位的序列关于中心状态是对称的，如图8c中所示。因此，例如，描述1＞0过渡的状态置信度已编码输出832的编码序列是“1,0,0”、“1,0,1”、“1,1,1”、“0,0,1”和“0,0,0”，而描述0＞1过渡的状态置信度已编码输出834的序列是“0,0,0”、“0,0,1”、“0,1,1”、“1,1,1”、“1,0,1”和“1,0,0”。
在附加实施例中，可通过执行其中改变除阈值电压之外的参数的一组感测操作来创建已编码状态置信度信息。例如，再次参考图5，作为在围绕基准电压Vr的不同阈值电压下执行一组五次感测操作的替代，可在阈值电压Vr下执行一组五次感测操作中的每一个，同时在每个感测操作之间改变感测时间。这种方法可具有与在感测操作的时间保持恒定的同时改变在感测操作中施加的阈值电压类似的效果。换言之，由于可使用位线电压的测量结果来确定存储器存储单元的晶体管是否已开启，所以被测量以确定位的逻辑状态的线电压是时间相关的，并且还取决于感测电压。在其他实施例中，可以有其他多次感测操作，其涉及到改变其他感测参数或参数的组合。
在附加实施例中，呈现了用于管理从存储器进行的状态置信度数据读取的新型技术。由于采用LDPC ECC引擎的纠错方法要求多位的置信度数据，所以用来获得数据并将数据解析到外部控制器的技术不同于被用于常规读操作的那些，如上文详述的。结果，为了使系统能够适当地确定两个状态置信度数据并以常规方式读取数据，各种附加实施例提出了用于外部控制器向诸如闪速NAND器件之类的存储器指示将读取状态置信度数据或常规用户数据的技术。另外，在某些实施例中，在其中将状态置信度数据编码成被输出的情况下，提供了用于外部控制器用信号将所请求的每个后续位的性质通知给NAND器件的技术。因此，例如，当请求一系列已编码位时，在读取第一已编码位之后，可向NAND器件提供信令以请求来自先前度操作的下一位的已编码数据，与请求来自存储器中的完全不同位置的新数据相反。
图9呈现图示出可提供给存储器以促进状态置信度数据的读出的一组新型命令的实施例。在一个示例中，诸如外部控制器之类的控制器可采用数据命令模块204来生成CMD2，其是向存储器指示存储器将获得和编码状态置信度数据而不是常规用户数据的新型命令。随后，可执行多次感测操作902，诸如上文相对于图5—8c公开的那些，导致以多位序列的形式生成已编码状态置信度信息。当准备好传送包括状态置信度的数据时，数据总线（未示出）可首先解析出已编码置信度数据的最高有效位，亦即指示存储器的逻辑状态的位，没有其他已编码位。在诸如NAND阵列之类的阵列中，可首先读出与初始置信度位[0]相关联的页面中的所有数据，其被示为Dn0. . .Dn0+m， 其中，n和m是任何正整数且可以是相同的整数。当外部控制器已接收到与置信度位[0]相关联的所有期望数据时，可执行命令CMD3以告诉NAND存储器解析下一位的置信度数据。然后可读出与下一置信度位[1]相关联的所有数据，其被示为Dn1, . . .Dn1+m。当其已接收到与置信度位[1]相关联的所有期望数据时，外部控制器可再次执行CMD3以告诉NAND部件解析下一位等等，直至接收到已编码输出的所有置信度位为止。
当要读出常规数据时，可生成CMD1命令，如图9中进一步所示。随后，可执行用于从NAND读取数据的常规感测操作904，其产生数据Dn, . . .Dn+m。
在某些实施例中，虽然在图9中未明确地描述，CMD3命令可包括类似于CMD1和CMD2的附加地址信息，其向外部控制器提供随机地选择在解析后续置信度位时从置信度数据的哪个字节开始的能力。
在其他实施例中，虽然未明确地示出，但可将图9中所示的上述方案扩展，使得数据读取通过简单地在传送所有其他请求置信度数据之后绕回至位[0]来解析置信度位[0]。
在此包括的是表示用于执行公开架构的新型方面的示例性方法的一组流程图。虽然为了说明的简单起见示出了在本文中例如以流程图的方式示出的一个或多个方法并描述为一系列动作，但应理解并认识到的是该方法不受动作顺序的限制，因为某些动作可据此按照与本文所示和所述的不同的顺序和/或与其他动作同时地发生。例如，本领域的技术人员将理解并认识到的是可以替换地将方法表示为一系列互相关状态或事件，诸如在状态图中。此外，对于新型实施方式而言，并不是方法中举例说明的所有动作都是需要的。
图10描述了示例性第一逻辑流程1000。在方框1002处，在一组感测条件下读取存储器存储单元的存储器状态，其涉及到设置多个不同的阈值电压，即用于每个感测条件的不同阈值电压。在方框1004处，在多位输出中对存储器存储单元的存储器（逻辑）状态进行编码。该多位输出使用数目少于感测操作总数的一组位对多次感测操作的结果进行编码。例如，可在一组的三个位中对七次感测操作的结果进行编码。在方框1006处，将已编码输出传送至纠错码引擎以用于处理。该纠错码可使用LDPC来处理在多位输出中编码的状态置信度数据。
图11描述了示例性第二逻辑流程1100。在方框1102处，在一组感测条件下读取存储器存储单元的逻辑状态，该组感测条件涉及到设置许多不同的阈值电压，其跨越在用于第一逻辑状态的标称阈值电压与用于第二逻辑状态的标称阈值电压之间的范围。不同阈值电压的范围可包括落在用于第一和第二逻辑状态的标称阈值电压中间的基准电压。
在方框1104处，基于该组不同感测条件下的存储器读取而将已编码输出的第一位设置成表示存储器存储单元的逻辑状态。在方框1106处，在已编码输出中设置一个或多个附加位以对状态置信度数据进行编码，该状态置信度数据指示由已编码输出的第一位记录的逻辑状态的准确度。
图12描述了示例性第三逻辑流程1200。在方框1202处，确定一组基准电压，其标记用于多位存储器存储单元（MLC）的第一位的逻辑状态之间的过渡。在方框1204处，通过执行一组或多组感测测量而从MLC读取第一位。每组感测测量包括多个感测条件，其跨越围绕该组基准电压中的基准电压的一定范围的阈值电压。该基准电压可落在第一逻辑状态的阈值电压与相邻逻辑状态的阈值电压中间。在方框1206处，将已编码输出的主要位设置成基于所述一组或多组感测测量对存储器存储单元的第一位的逻辑状态进行编码。在方框1208处，将一个或多个附加位设置成对状态置信度数据进行编码，该状态置信度数据指示由主要位记录的逻辑状态的准确度。
图13描述了示例性第四逻辑流程1300。在方框1302处，执行一组感测测量，该组感测测量包括跨越围绕基准电压的一定范围的阈值电压的多个感测条件，该基准电压标记多位存储器存储单元（MLC）中的第一组逻辑状态之间的过渡。该第一组逻辑状态包括用一组阈值电压分布中的相邻阈值电压分布表示的逻辑状态，该组阈值电压分布表示可存储在MLC中的位的所有组合的逻辑状态。例如，参考图8b，阈值电压分布806和808表示相邻阈值电压分布。
在方框1304处，进行关于是否将执行附加的一组感测测量的确定。例如，在图8a—8c中所示的实施方式中，为了确定三位MLC中的第一位，可执行四组不同的感测测量，而为了确定第三位，只须执行一组感测测量。因此，要执行与MLC中的特定存储器地址相关联的一位数据的读取可要求一组或多组感测操作，取决于要读取的位的位置和用于存储位的存储方案。如果要执行更多测量，流程移动至方框1306。
在方框1306处，执行附加的一组感测测量，其包括多个不同感测条件，该感测条件跨越围绕第二基准电压的一定范围的阈值电压，该第二基准电压标记MLC中的第二组逻辑状态之间的过渡。流程然后返回至方框1304。
如果在方框1304处，将不执行附加的一组感测测量，则流程移动至方框1308。在方框1308处，生成多位已编码输出，其基于产生逻辑状态之间的过渡的一组目标感测条件而提供状态置信度信息。
图14描述了示例性第五逻辑流程1400。在方框1402处，识别从存储器请求状态置信度数据的命令请求。在方框1404处，在包括多个不同阈值电压的一组感测条件下读取存储器的逻辑状态。在方框1406处，传送已编码输出的第一位，其基于该组感测条件下的存储器读取而表示用于存储器的状态置信度数据。在方框1408处，如果接收到用于状态置信度数据的附加位的命令请求，则流程移动至方框1410。在方框1410处，传送已编码输出的附加位，其基于该组感测条件下的存储器读取而表示用于存储器的置信度数据。此逻辑流程可持续至未接收到用于置信度数据的附加位的请求，在那里，逻辑流程结束。
图15图示出适合于实现如先前所述的各种实施例的示例性计算架构1500的实施例。如在本申请中使用的术语“系统”和“部件”意图指的是计算机相关实体，为硬件、硬件和软件的组合、软件或执行中的软件，其示例由示例性架构1500提供。例如，部件可以是但不限于是在处理器上运行的进程、处理器、硬盘驱动器、（光学和/或磁存储介质的）多个存储驱动器、对象、可执行指令、执行线程、程序和/或计算机。以举例说明的方式，在服务器上运行的应用和服务器两者都可以是部件。一个或多个部件可以存在于进程和/或执行线程内，并且可以将部件定位于一个计算机上和/或分布在两个或更多计算机之间。此外，可用各种类型的通信介质将部件相互通信耦合以协调操作。该协调可涉及到单向或双向信息交换。例如，部件可以通过通信介质传送的信号的形式来传送信息。可以将该信息实现为分配给各种信号线的信号。在此类分配中，每个消息都是信号。然而，其他实施例可替换地采用数据消息。可跨各种连接发送此类数据消息。示例性连接包括并行接口、串行接口以及总线接口。
在一个实施例中，计算架构1500可包括或被实现为电子设备的一部分。电子设备的示例在没有限制的情况下可包括移动设备、个人数字助理、移动计算设备、智能电话、蜂窝式电话、手持机、单向寻呼机、双向寻呼机、通讯设备、计算机、个人计算机（PC）、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、网页服务器、网络服务器、因特网服务器、工作站、微型计算机、主机计算机、超级计算机、网络设备、网页设备、分布式计算系统、多处理器系统、基于处理器的系统、消费者电子装置、可编程消费者电子装置、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或其组合。该组合在此背景下不受限制。
计算架构1500包括各种公共计算元件，诸如一个或多个处理器、协处理器、存储器单元、芯片组、控制器、外围设备、接口、振荡器、定时设备、视频卡、音频卡、多媒体输入/输出（I/O）部件等。然而，实施例不限于由计算架构1500实现。
如图15中所示，计算架构1500包括处理单元1504、系统存储器1506和系统总线1508。处理单元1504可以是各种市售处理器中的任何一个。还可采用双微处理器及其他多处理器架构作为处理单元1504。系统总线1508为系统部件提供接口，包括但不限于系统存储器1506至处理单元1504。系统总线1508可以是多个类型的总线结构中的任何一个，其还可被互连至存储器总线（有或没有存储器控制器）、外围总线以及使用多种市售总线架构中的任何一个的本地总线。
计算架构1500可包括或实现各种制品。制品可包括将存储逻辑的计算机可读存储介质。实施例还可被至少部分地实现为包含在非临时计算机可读介质中或上面的指令，其可被一个或多个处理器读取和执行以启用本文所述的操作的执行。计算机可读存储介质的示例可包括能够存储电子数据的任何有形介质，包括易失性存储器或非易失性存储器、可移动或不可移动存储器、可擦或不可擦存储器、可写或可重写存储器等。逻辑的示例可包括使用任何适当类型的代码实现的可执行计算机程序指令，诸如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、面向对象代码、视觉代码等。
系统存储器1506可包括一个或多个高速存储器单元形式的各种类型的计算机可读存储介质，诸如只读存储器（ROM）、随机存取存储器（RAM）、动态RAM（DRAM）、双倍数据速率DRAM（DDRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、可编程ROM（PROM）、可擦可编程ROM（EPROM）、电可擦可编程ROM（EEPROM）、闪速存储器、聚合物存储器，诸如铁电聚合物存储器、双向开关半导体存储器、相变或铁电存储器、硅氧化物氮化物氧化物硅（SONOS）存储器、磁或光卡或适合于存储信息的任何其他类型的介质。在图15中所示的所示实施例中，系统存储器1506可以包括非易失性存储器1510和/或易失性存储器1512。可以将基本输入/输出系统（BIOS）存储在非易失性存储器1510中。
计算机1502可以一个或多个低速存储器单元的形式包括各种类型的计算机可读存储介质，包括内部硬盘驱动器（HDD）1514、从可移动磁盘1518进行读取或向其写入的磁性软盘驱动器（FDD）1516、从可移动磁盘1522进行读取或向其写入的光盘驱动器1520（例如，CD-ROM或DVD）以及从非易失性存储器（NVM）1525读取数据和/或向其写入数据的固态驱动器（SSD）1523，包括NAND闪速存储器、相变存储器（PCM）、自旋存储器；具有开关的相变存储器（PCMS）、磁阻随机存取存储器（MRAM）、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）。可以分别地用HDD接口1524、FDD接口1526、光驱接口1528以及固态驱动接口1529将HDD接口1514、FDD接口1516、光盘驱动器1520以及固态驱动器1523连接到系统总线1508。用于外部驱动实现的HDD接口1524可以包括通用串行总线（USB）和IEEE 1394接口技术中的至少一者或两者。固态驱动接口1529可包括用于耦合到主机设备的任何适当接口，诸如，例如但不限于串行高级技术附着（SATA）接口、串行附着SCSI（SAS）接口、通用串行总线（USB）接口、外围控制接口（PCI）或其他适当设备接口。
该驱动器和关联计算机可读介质提供数据、数据结构、计算机可执行指令等的易失性和/或非易失存储。例如，可以将许多程序模块存储在驱动器和存储器单元1510、1512中，包括操作系统1530、一个或多个应用程序1532、其他程序模块1534以及程序数据1536。
用户可以通过一个或多个有线/无线输入设备、例如键盘1538和定点设备、诸如鼠标1540向计算机1502中输入命令和信息。其他输入设备可包括扩音器、红外（IR）遥控器、操纵杆、游戏板、触控笔、触摸屏等。这些及其他输入设备常常通过被耦合到系统总线1508的输入设备接口1542被连接到处理单元1504，但是可以通过其他接口连接，诸如并行端口、IEEE 1394串行端口、游戏端口、USB端口、IR接口等。
监视1544或其他类型的显示设备也经由接口连接到系统总线1508，诸如视频适配器1546。除监视器1544之外，计算机通常包括其他外围输出设备，诸如扬声器、打印机等。
计算机1502可经由到诸如远程计算机1548之类的一个或多个远程计算机的有线和/或无线通信而使用逻辑连接在联网环境中进行操作。远程计算机1548可以是工作站、服务器计算机、路由器、个人计算机、便携式计算机、基于微处理器的娱乐设备、对端设备或其他公共网络节点，并且通常包括相对于计算机1502所述的许多或所有元件，虽然出于简洁的目的仅图示出存储器/存储设备1550。所描述的逻辑连接包括到局域网（LAN）1552和/或大型网络、例如广域网（WAN）1554的有线/无线连接。此类LAN和WAN联网环境在办公室和公司中是普遍的，并且促进企业范围的计算机网络，诸如内部网，其全部可连接到全球通信网，例如因特网。
当在LAN联网环境中使用时，计算机1502通过有线和/或无线通信网络接口或适配器1556被连接到LAN 1552。适配器1556可以促进到LAN 1552的有线和/或无线通信，其还可包括设置在其上面以便与适配器856的无线功能通信的无线接入点。
当在WAN联网环境中使用时，计算机1502可以包括调制解调器1558，并被连接到WAN 1554上的通信服务器，或者具有用于通过WAN 1554来建立通信的其他装置，诸如经由因特网。可以在内部或外部且是有线和/或无线设备的调制解调器1558经由输入设备接口1542连接到系统总线1508。在联网环境中，可以将相对于计算机1502所述的程序模块或其各部分存储在远程存储器/存储设备1550中。将认识到的是所示的网络连接是示例性的且可以使用在计算机之间建立通信链路的其他手段。
计算机1502可操作用于使用IEEE 802标准系列与有线和无线设备或实体通信，诸如可操作地设置成与例如打印机、扫描仪、台式计算机和/或便携式计算机、个人数字助理（PDA）、通信卫星、与无线可检测标签相关联的任何设备或位置（例如信息亭、报摊、休息室）进行无线通信（例如，IEEE 802.11空中调制技术）的无线设备。这至少包括Wi-Fi（或无线保真）、WiMax以及BluetoothTM无线技术。因此，该通信可以是如常规网络的情况一样的预定义结构，或者简单地是至少两个设备之间的自组织通信。Wi-Fi网络使用称为IEEE 802.11x（a、b、g、n等）无线电技术来提供安全、可靠、快速的无线连接。可以使用Wi-Fi网络来将计算机相互连接、连接到因特网和有线网络（其使用IEEE 802.3相关媒体和功能）。
可使用措辞“一个实施例”或“实施例”以及其派生词来描述某些实施例。这些术语意味着结合该实施例所述的特定特征、结构或特性被包括在至少一个实施例中。短语“在一个实施例中”在本说明书中的不同位置上的出现不一定全部参考同一实施例。此外，可使用措辞“耦合”和“连接”以及其派生词来描述某些实施例。这些术语不一定意图作为相互的同义词。例如，可使用术语“连接”和/或“耦合”来描述某些实施例以指示两个或更多元件相互进行直接物理或电接触。然而，术语“耦合”还可意味着两个或更多元件并未相互进行直接接触，但是仍相互协作或相交互。
在一个实施例中，一种设备可包括将从非易失性存储器检索数据的控制器以及可在控制器上操作以在包括许多感测条件的第一组感测条件下读取非易失性存储器的存储器存储单元的纠错模块。该纠错模块进一步可在控制器上操作以设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。
在另一实施例中，非易失性存储器可包括NAND存储器，并且所述纠错模块可在控制器上操作以应用低密度奇偶校验（LDPC）修正来确定非易失性存储器的位错误。
另外或替换地，在另一实施例中，第一组位可对应于施加多个感测条件的结果，其包括施加落在表示用于非易失性存储器存储单元的第一逻辑状态的标称阈值电压的第一阈值电压与表示用于存储器存储单元的第二逻辑状态的标称阈值电压的第二阈值电压之间的至少一个感测基准电压。
替换地或另外，在另一实施例中，第一组感测条件可包括第一组感测基准电压，其跨越在第一和第二阈值电压之间的一定范围的阈值电压。
替换地或另外，纠错模块可在控制器上操作以基于施加一组或多组感测条件的结果来设定n位已编码状态置信度输出，一组或多组感测条件包括等于小于2 n 的一组感测条件。
替换地或另外，在另一实施例中，纠错模块可在控制器上操作以对多位存储器存储单元执行存储器读取，其中，存储器读取包括针对多位存储器存储单元的第一位确定一组基准电压，该组基准电压标记逻辑状态之间的各组过渡。存储器读取还可包括针对该组基准电压的每个基准电压执行一组感测测量，每组感测测量包括在跨越围绕每个基准电压的一定范围的阈值电压的多个感测基准电压下对非易失性存储器进行读取。
替换地或另外，在另一实施例中，纠错模块可在控制器上操作以在阈值电压的增加对应于逻辑“0”与逻辑“1”之间的过渡时生成已编码输出的第一编码序列，并在阈值电压的增加对应于逻辑“1”与逻辑“0”之间的过渡时生成第二编码序列，其为第一编码序列的反向。
替换地或另外，在另一实施例中，该设备可包括数据命令模块，其在控制器上可操作以从非易失性存储器向系统控制器发射已编码输出，生成向非易失性存储器指示用于常规用户数据的请求的第一命令，并生成指示用于状态置信度数据的请求的第二命令。
替换地或另外，在另一实施例中，数据命令模块可在控制器上操作以在请求从先前读感测操作导出的下一位已编码数据时向非易失性存储器提供第三命令。
替换地或另外，在另一实施例中，该设备可包括将呈现从非易失性存储器读取的数据的结果的数字显示器。
在另一实施例中，一种计算机实现方法可包括在包括许多感测条件的第一组感测条件下读取非易失性存储器的存储器存储单元。该计算机实现方法还可包括分配其数目小于感测条件的第一组位以将读取存储器存储单元的结果编码为已编码输出，并设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取的结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括大于第一组位的数目。
在附加实施例中，该方法可包括应用低密度奇偶校验（LDPC）修正以确定非易失性存储器中的位错误。
替换地或另外，在另一实施例中，设定第一组位可包括确定在第一组感测条件下感测非易失性存储器的结果，该第一组感测条件跨越表示用于存储器存储单元的第一逻辑状态的标称阈值电压的较低阈值电压与表示用于存储器存储单元的第二逻辑状态的标称阈值电压的较高阈值电压之间的一定范围的阈值电压。
替换地或另外，在另一实施例中，该方法可包括基于施加不同的各组感测条件中的每一个的结果来设定三位已编码输出，不同的各组感测条件包括一组三个感测基准电压、一组五个感测基准电压以及一组七个基准电压。
替换地或另外，在另一实施例中，该方法可包括确定一组基准电压，其标记用于多位存储器存储单元的第一位的逻辑状态之间的过渡，并执行一组感测测量，每组感测测量包括在多个感测基准电压下读取非易失性存储器，所述多个感测基准电压跨越围绕该组基准电压的每个基准电压的一定范围的阈值电压。
替换地或另外，在另一实施例中，方法可包括在阈值电压的增加对应于逻辑“0”与逻辑“1”之间的过渡时生成已编码输出的第一编码序列，并在阈值电压的增加对应于逻辑“1”与逻辑“0”之间的过渡时生成第二编码序列，其为第一编码序列的反向。
替换地或另外，在另一实施例中，该方法可包括生成向非易失性存储器指示用于常规用户数据的请求的第一命令，并生成指示用于状态置信度数据的请求的第二命令。
替换地或另外，在另一实施例中，该方法可包括在请求从先前读感测操作导出的下一位已编码数据时向非易失性存储器提供第三命令。
在另一实施例中，一种设备可包括用于执行前述实施例中的任何一个的方法的装置。
在另一实施例中，至少一个机器可读介质可包括多个指令，其响应于在计算设备上执行而促使计算设备执行根据前述实施例中的任何一个的方法。
应强调的是提供公开的摘要是为了允许读者快速地确定技术公开的本质。其是以其将不会被用来解释或限制权利要求的范围或意义的条件下提交的。另外，在前述详细描述中，可以看到出于组织本公开的目的而将各种特征一起集中在单个实施例中。不应将本公开的这种方法解释为反映要求保护的实施例要求比在每个权利要求中明确叙述的更多的特征。相反，如以下权利要求所反映的，发明主题存在于少于单个公开实施例的所有特征。这样，以下权利要求被因此结合到详细描述中，每个权利要求作为单独实施例而本身独立。在所附权利要求中，使用术语“包括”和“其中”分别地作为相应术语“包含”和“其中”的简单英语等价物。此外，术语“第一”、“第二”、“第三”等仅仅用作标记，并不意图对其对象施加数值要求。
上文描述的内容包括公开架构的示例。当然，不可能描述部件和/或方法的每个可设想组合，但是本领域的技术人员可认识到可以有许多其他组合和置换。相应地，新型架构意图涵盖落在所附权利要求的精神和范围内的所有变更、修改和变化。
可使用硬件元件、软件元件或两者的组合来实现各种实施例。硬件元件的示例可包括处理器、微处理器、电路、电路元件（例如晶体管、电阻器、电容器、电感器等）、集成电路、专用集成电路（ASIC）、可编程逻辑器件（PLD）、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等。软件的示例可包括软件部件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、程序、软件接口、应用程序接口（API）、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定是否使用硬件元件和/或软件元件来实现实施例可根据任何数目的因素而改变，诸如期望计算速率、功率水平、耐热性、处理循环预算、输入数据速率、输出数据速率、存储器资源、数据总线速度及其他设计或性能约束。
可使用措辞“耦合”和“连接”以及其派生词来描述某些实施例。这些术语并不意图作为相互的同义词。例如，可使用术语“连接”和/或“耦合”来描述某些实施例以指示两个或更多元件相互进行直接物理或电接触。然而，术语“耦合”还可意味着两个或更多元件并未相互进行直接接触，但是仍相互协作或相交互。
某些实施例可例如使用计算机可读介质或物品来实现，其可存储指令或指令集，该指令或指令集在被计算机执行时促使计算机执行根据实施例的方法和/或操作。此类计算机可包括例如任何适当处理平台、计算平台、计算设备、处理设备、计算系统、处理系统、计算机、处理器等，并且可使用硬件和/或软件的任何适当组合来实现。计算机可读介质或物品可包括例如任何适当类型的存储器单元、存储器件、存储物品、存储介质、储存器件、储存物品、存储介质和/或存储单元，例如存储器、可移动或不可移动介质、可擦或不可擦介质、可写或可重写介质、数字或模拟介质、硬盘、软盘、紧凑盘只读存储器（CD-ROM）、可记录紧凑式磁盘（CD-R）、可重写紧凑式磁盘（CD-RW）、光盘、磁介质、磁光介质、可移动存储卡或磁盘、各种类型的数字多功能磁盘（DVD）、磁带、盒式磁带等。指令可包括任何适当类型的代码，诸如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、加密代码等，使用任何适当高级、低级、面向对象、视觉、编译和/或解释编程语言实现。
除非另外具体地说明，可认识到诸如“处理”、“估计”、“计算”、“确定”等参考计算机或计算系统或类似电子计算设备的动作和/或过程，其对在计算机系统的寄存器和/或存储器内表示为物理量（例如，电子）的数据进行操纵和/或将该数据变换成同样地在计算机系统的存储器、寄存器或其他此类信息存储、传输或显示设备内表示为物理量的其他数据。该实施例在此背景下不受限制。
虽然已经用结构特征和/或方法动作特定的语言描述了主题，但应理解的是在所附权利要求中定义的主题不一定局限于上述特定特征或动作。相反，上述特定特征和动作是作为实现权利要求的示例性形式而公开的。

Claims (17)

1.一种用于处理从非易失性存储器检索的状态置信度数据的设备，包括：
控制器，从非易失性存储器检索数据；以及
纠错模块，可在控制器上操作以：
在包括多个感测条件的第一组感测条件下对存储器的存储器存储单元进行读取；
该纠错模块可在控制器上操作以对多位存储器存储单元执行存储器读取，该存储器读取包括：
针对多位存储器存储单元的第一位确定一组基准电压，其标记逻辑状态之间的各组过渡；以及
针对该组基准电压的每个基准电压执行一组感测测量，每组感测测量包括在跨越围绕每个基准电压的一定范围的阈值电压的多个感测基准电压下对非易失性存储器进行读取；以及
设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。
2.权利要求1的设备，所述非易失性存储器包括NAND存储器，并且所述纠错模块可在控制器上操作以应用低密度奇偶校验（LDPC）修正来确定非易失性存储器的位错误。
3.权利要求1的设备，所述第一组位对应于施加多个感测条件的结果，其包括施加落在表示用于所述存储器存储单元的第一逻辑状态的标称阈值电压的第一阈值电压与表示用于所述存储器存储单元的第二逻辑状态的标称阈值电压的第二阈值电压之间的至少一个感测基准电压。
4.权利要求3的设备，该第一组感测条件包括第一组感测基准电压，其跨越在第一和第二阈值电压之间的一定范围的阈值电压。
5.权利要求1的设备，所述纠错模块可在控制器上操作以：
基于施加一组或多组感测条件的结果来设定n位已编码状态置信度输出，一组或多组感测条件包括等于小于2n的一组感测条件。
6.权利要求1的设备，所述纠错模块可在控制器上操作以：
当阈值电压的增加对应于逻辑“0”与逻辑“1”之间的过渡时，生成已编码输出的第一编码序列；以及
当阈值电压的增加对应于逻辑“1”与逻辑“0”之间的过渡时，生成作为第一编码序列的反向的第二编码序列。
7.权利要求1的设备，包括数据命令模块，其可在控制器上操作以：
将来自非易失性存储器的已编码输出发射到系统控制器；
生成第一命令，其向非易失性存储器指示用于常规用户数据的请求；以及
生成第二命令，其指示用于状态置信度数据的请求。
8.权利要求7的设备，该数据命令模块可在控制器上操作以在请求从先前读感测操作导出的下一位已编码数据时向非易失性存储器提供第三命令。
9.权利要求1的设备，包括用以呈现从非易失性存储器读取的数据的结果的数字显示器。
10.一种计算机实现方法，包括：
在包括许多感测条件的第一组感测条件下对非易失性存储器的存储器存储单元进行读取；
确定一组基准电压，其标记用于多位存储器存储单元的第一位的逻辑状态之间的过渡；以及
执行一组感测测量，每组感测测量包括在跨越围绕该组基准电压的每个基准电压的一定范围的阈值电压的多个感测基准电压下对非易失性存储器进行读取；
分配其数目小于感测条件的第一组位将对存储器存储单元进行读取的结果编码为已编码输出；
设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。
11.权利要求10的计算机实现方法，包括应用低密度奇偶校验（LDPC）修正以确定非易失性存储器中的位错误。
12.权利要求10的计算机实现方法，设置第一组位包括确定在第一组感测条件下感测非易失性存储器的结果，该第一组感测条件跨越在表示用于所述存储器存储单元的第一逻辑状态的标称阈值电压的较低阈值电压与表示用于所述存储器存储单元的第二逻辑状态的标称阈值电压的较高阈值电压之间的一定范围的阈值电压。
13.权利要求10的计算机实现方法，包括：
基于施加不同的各组感测条件中的每一个的结果来设定三位已编码状态置信度输出，不同的各组感测条件包括一组三个感测基准电压、一组五个感测基准电压以及一组七个基准电压。
14.权利要求10的计算机实现方法，包括：
当阈值电压的增加对应于逻辑“0”与逻辑“1”之间的过渡，生成已编码输出的第一编码序列；以及
当阈值电压的增加对应于逻辑“1”与逻辑“0”之间的过渡时，生成作为第一编码序列的反向的第二编码序列。
15.权利要求10的计算机实现方法，包括：
生成第一命令，其向非易失性存储器指示用于常规用户数据的请求；以及
生成第二命令，其指示用于状态置信度数据的请求。
16.权利要求10的计算机实现方法，包括在请求从先前读感测操作导出的下一位已编码数据时向非易失性存储器提供第三命令。
17.一种包括用于执行权利要求10至16中的任一项的方法的装置的设备。
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