KR20090036146A - 메모리 장치에서 섹터 당 허용 가능한 비트 오류 수 - Google Patents

메모리 장치에서 섹터 당 허용 가능한 비트 오류 수 Download PDF

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Abstract

메모리 배열에서 복수의 섹터를 포함하는 페이지를 판독하는 단계, 복수의 섹터의 각각이 허용 가능한 오류의 수를 포함하는지 결정하는 단계 및 복수의 섹터의 각각이 허용 가능한 오류의 수를 포함하는 경우 성공 표시를 제공하는 단계를 포함하는 방법.
오류 정정 코딩, 비트 오류 수, 오류 수정 코드, ECC,

Description

메모리 장치에서 섹터 당 허용 가능한 비트 오류 수{ALLOWABLE BIT ERRORS PER SECTOR IN MEMORY DEVICES}
본 발명의 실시예는 메모리 장치에 대한 오류 제어 코딩(Error Control Coding; ECC)의 사용에 관한 것이다.
오류 제어 코딩(ECC)를 지원하는 시스템에서, 플래시 메모리 장치는 쓰기 연산 동안 페이지(2,112 bytes) 당 1 비트까지의 실패를 허용할 수 있고 쓰기 연산은 여전히 성공으로 간주된다. 그러나, 만일 실패가 페이지 당 1 비트 이상이라면, 쓰기 연산은 실패로 간주될 것이고 메모리 장치는 비동작(non-functional)으로 간주될 수 있다. 이는 제조업에서 생산량 손해의 원인이 되고, 메모리에서 회복될 수 없는 단일 비트 오류로 인해서 사용자 장치 또는 시스템의 실패를 야기할 수 있다.
다음의 상세한 설명에 있어서, 설명의 목적을 위하여 본 발명의 실시예의 철저한 이해를 제공하기 위하여 다수의 상세들이 제시된다. 그러나, 숙련된 당업자에게는 이하에서 주장되는 본 발명을 실시하기 위해서 이러한 구체적인 상세가 필요하지 않다는 것이 명백할 것이다.
본 명세에서 사용된 바와 같이, "페이지"는 메모리 장치의 메모리 배열에서 프로그램 가능한 구역으로 정의된다. 일반적으로, 한 페이지는 2,112 바이트로 구성되나, 한 페이지가 2,112 바이트 보다 크거나 작을 수 있다. 한 페이지는 2,048 바이트 데이터 저장 구역 및 별도의 64 바이트 구역을 포함할 수 있다. 별도의 64 바이트 구역은 오류 관리 기능(error management function)을 위해 사용될 수 있다.
각각의 페이지는 4개의 "섹터" 또는 "코드워드(codewords)"로 더 나눠질 수 있다. 섹터 또는 코드워드는 512 바이트 데이터 저장 구역으로 정의된다. 각각의 512 바이트 섹터는 최대 16 바이트의 대응하는 별도의 오류 관리 구역과 연관될 수 있으며, 합의 최대 528 바이트가 각각의 섹터에 할당된다.
도 1은 일부 실시예에 따른 섹터 당 하나 이상의 단일 비트 오류를 허용하고, 검출할 수 있는 메모리 장치를 도시한다. 메모리 장치는 데이터를 저장하기 위한 메모리 배열(102)을 포함한다. 일부 실시예에 있어서, 메모리 장치는 NAND 플래시 메모리 장치일 수 있다. 다른 실시예에 있어서, 메모리 장치는, 한정되지 않으나 예를 들어 상변화 메모리(Ovonic Unified Memory; OUM) 또는 폴리머 메모리(polymer memory)와 같이 ECC 기법을 사용할 수 있는 메모리 장치의 다른 종류일 수 있다.
메모리 배열에서 페이지가 프로그램되거나 삭제된 후에, 프로그램 또는 삭제 연산이 성공적이었는지 결정하기 위해서 확인 또는 상태 연산이 수행될 수 있다. 확인 연산 동안, 배열에서 페이지(104)가 판독된다.
배열에서 판독된 페이지(104)는 섹터(106A-D)로 분리될 수 있다. 일부 실시예에 있어서, 섹터는 각각의 페이지의 연속한 512KB 부분으로 사전 정의될 수 있다. 다른 실시예에 있어서, 섹터는 다르게 정의될 수 있다.
메모리 배열과 연결된 섹터 감지 논리(112A-D)는 그 후에 페이지의 각각의 섹터가 수용 가능한 비트 오류(110)의 수를 포함하는지 결정할 수 있다. 수용 가능한 오류의 수는 ECC를 사용하여 각각의 섹터에서 정정될 수 있는 최대 오류의 수와 같거나 작은 섹터 당 오류의 수로 정의된다. 섹터 당 수용 가능한 오류의 수, N은 사용자 또는 시스템에 의해서 설정될 수 있다. 상기 수는, 구성 레지스터(configuration register)와 같이 레지스터에 프로그램 및/또는 저장될 수 있거나, 또는 메모리 장치에서 프로그램 가능한 퓨즈(fuses)를 사용하여 설정될 수 있다.
섹터 당 수용 가능한 오류의 수는 시스템에서 사용되는 ECC기법에 의해 정정될 수 있는 비트의 수와 같거나 작아야 한다. 예를 들어, 섹터 당 최대 1 비트 오류를 정정할 수 있는 해밍(Hamming) ECC 기법을 구현한 시스템에서, 섹터 당 수용 가능한 오류의 수는 1로 설정되어야 한다. 섹터 당 다수 개의 비트 오류를 정정할 수 있는 ECC 기법을 구현한 시스템에서, 섹터 당 수용 가능한 오류의 수는 시스템의 ECC 기법을 사용하여 정정될 수 있는 최대 비트 오류의 수 이하의 임의의 수일 수 있다.
각각의 섹터 감지 회로(112A-D)는 각각의 섹터에서 임의의 비트 오류를 감지한다. 비트 오류는 섹터 당 총 비트 오류의 수를 결정하기 위해서, 예를 들어 가산기를 사용하여 합산될 수 있다. 섹터 당 총 비트 오류의 수는, 그 후에, 예를 들어 비교기를 사용하여, 시스템 선택적인 수용 가능한 비트 오류(110)의 수와 비교될 수 있다. 각각의 섹터에 대하여, 만일 총 비트 오류의 수가 수용 가능한 비트 오류의 수보다 크다면, 섹터 확인 신호(114A-D)는 섹터가 실패했다는 것을 나타낼 것이다. 만일 총 비트 오류의 수가 수용 가능한 비트 오류의 수라면, 섹터 확인 신호(114A-D)는 섹터가 성공했다(passed)는 것을 나타낼 것이다.
만일 페이지 내의 모든 섹터가 성공한다면, 즉 각각의 섹터가 오류의 수용 가능한 수를 가지는 경우, 프로그램 또는 삭제 연산은 성공으로 간주된다. 일부 실시예에서, 페이지 내의 모든 섹터가 성공했는지를 결정하는 것은 감지 논리(108)에서 AND 게이트(116)를 사용하여 결정될 수 있는데, 이는 각각의 섹터 확인 신호(114A-D)에 대하여 논리 AND 연산을 수행한다.
프로그램 또는 삭제 연산의 성공 또는 실패는 성공 확인 신호(118)로 나타낼 수 있는데, 이는 일부 실시예에서 AND 게이트(116)의 출력일 수 있다. 페이지의 각각의 섹터에서 수용 가능한 비트 오류의 수를 포함할 때, 성공 확인 신호(118)는 페이지 프로그램 또는 삭제 연산이 성공했다는 것을 나타낼 것이다. 페이지의 하나 이상의 섹터가 수용 가능한 비트 오류의 수보다 많은 수를 포함할 때, 성공 확인 신호(118)는 페이지 프로그램 또는 삭제 연산이 실패했다는 것을 나타낼 것이다.
성공 확인 신호가 프로그램 또는 삭제 연산이 성공이라는 것을 나타내고 하나 이상의 섹터가 비트 오류를 포함할 때, ECC 기법은 각각의 섹터에서 비트 오류를 정정하기 위해서 연속적으로 사용될 수 있다. 일부 실시예에 있어서, ECC 오류 정정은 메모리 장치와 분리된 하드웨어 또는 소프트웨어 모듈에 의해서 수행될 것이다. 다른 실시예에 있어서, 오류 정정은 플래시 메모리 내의 논리에 의해서 또는 플래시 메모리 장치에 저장된 코드에 의해서 수행될 수 있다.
따라서, 섹터 오류 감지 논리는 프로그램 또는 삭제 연산 동안 각각의 페이지의 섹터 당 하나 이상의 비트 오류를 허용할 수 있고, 연산은 여전히 성공으로 간주될 것이다.
도 2는 일부 실시예에 따른 프로그램 또는 삭제 확인 연산의 흐름도이다. 프로그램 또는 삭제가 성공적으로 수행되었다는 것을 확인하기 위해서, 프로그램 되었거나 삭제가 된 페이지가 메모리 배열에서 판독된다(202).
페이지가 판독된 후에, 감지 논리는 페이지의 각각의 섹터에서 총 오류의 수를 검출하기 위해서 사용될 수 있다(204). 각각의 섹터가 수용 가능한 오류의 수를 포함하는지를 결정하기 위해서, 각각의 섹터에서 오류의 수는 섹터 당 최대 허용 가능한 오류의 수와 비교될 수 있다. 만일 페이지의 섹터 중 어느 하나가 수용 가능한 오류의 수보다 큰 값을 갖는 경우, 프로그램 또는 삭제 연산이 실패했다는 것을 나타내기 위해서 실패 표시(a failure indicator)가 제공될 것이다(208). 만일 페이지에서 각각의 섹터가 수용 가능한 오류의 수를 포함하는 경우, 프로그램 또는 삭제 연산이 성공했다는 것을 나타내기 위해서 성공 표시(a success indicator)가 제공될 것이다(210). 도 1에 대하여 상기 기술된 바에 따라, 섹터 당 최대 허용 가능한 오류의 수는 사용자에 의해서 설정될 수 있으며, ECC 알고리즘을 사용하는 시스템에 의해서 정정될 수 있는 오류의 수와 같거나 작은 수이어야 한다.
또한 성공(210) 또는 실패(208) 표시는, 예를 들어 상태 레지스터와 같은 레지스터에 기록될 수 있다.
만일 프로그램 또는 삭제 연산이 성공했으나, 페이지의 하나 이상의 섹터가 하나 이상의 비트 오류를 포함하는 경우, 시스템의 ECC 기법을 사용하여 오류 정정이 연속적으로 수행될 수 있다(212). 일부 실시예에 있어서 ECC 연산은 메모리 장치의 외부 하드웨어 또는 소프트웨어에 의해서 수행될 수 있다.
도 3은 일부 실시예에 따른 프로그램 또는 삭제 연산 후에 메모리(302)의 페이지에서 최대 단일 비트 오류의 수를 도시한다. 도시된 바와 같이, 프로그램 또는 삭제 연산 후에, 각각의 섹터(304, 306, 308, 310)는 최대 N의 단일 비트 오류를 포함할 수 있으며, 연산은 여전히 성공으로 간주될 것이다. 여기서, N은 시스템의 ECC 기법을 사용하여 정정될 수 있는 최대 비트의 수와 동일하다. 상기 숫자는 시스템 용량 및/또는 선택된 ECC 기법에 따르며, 시스템에 의해서 또는 시스템의 사용자에 의해서 결정될 수 있다. 페이지의 ECC 구역(312)은 ECC 연산에서 사용되는 오류 정정 데이터를 저장하기 위해서 사용될 수 있다.
따라서, 프로그램 또는 삭제 연산 후에, 페이지가 섹터 당 N개까지의 오류, 또는 섹터 간에 동일하게 분배된 총 4N개까지의 오류를 포함할 수 있고, 연산은 여전히 성공으로 간주된다. 각각의 섹터의 오류는 ECC 연산 동안에 정정될 수 있다. 이는 제조 및 테스트 프로세스 동안, 보다 높은 실리콘 생산량을 제공할 수 있으며, 또한 ECC 가능한 메모리 장치를 포함하는 사용자 시스템에서 보다 높은 안정성과 내구성을 제공할 수 있다.
도 4는 하나의 실시예에 따른 시스템의 블록도이다. 시스템은 인터커넥트(410)를 경유하여 통신하는 컨트롤러(402)를 포함할 수 있다. 컨트롤러(402)는 마이크로컨트롤러, 하나 이상의 마이크로프로세서, 멀티 코어 마이크로프로세서, 디지털 신호 처리기(DSP), 또는 다른 종류의 컨트롤러일 수 있다. 시스템은 배터리(404)에 의해 전원이 공급될 수 있으며, 또는 AC 전력과 같은 다른 전력 소스로 전원이 공급될 수 있다.
시스템 메모리 또는 동적 랜덤 액세스 메모리(DRAM: 406)는 인터커넥트(410)에 연결될 수 있다. DRAM(406)은 시스템이 초기화된 후에, 운영체제(OS: 408)를 저장할 수 있다.
다양한 입/출력(I/O) 장치가 인터커넥트(410)에 연결될 수 있다. I/O 장치는 디스플레이, 키보드, 마우스, 터치 스크린, 또는 기타 I/O 장치와 같은 물품을 포함할 수 있다. 무선 네트워크 인터페이스(412)는 또한 인터커넥트(410)와 연결될 수 있다. 무선 인터페이스(412)는 시스템과 장치 사이에 이동전화(cellular) 또는 기타 무선 통신을 동작하도록 할 수 있다. 하나의 실시예에 있어서, 무선 인터페이스(412)는 다이폴 안테나를 포함할 수 있다.
시스템은 또한 ECC를 지원할 수 있는 NAND 플래시 메모리 장치와 같은 비휘발성 메모리 장치를 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다. 메모리 장치는 시스템 내부에 부설되거나 선택적인 플래시 카드 인터페이스 또는 다른 종류의 인터페이스에 삽입될 수 있는 카드 형태 요소와 같이 제거 가능한 저장 매체의 부분일 수 있다.
메모리 장치(420)는 메모리 배열(430) 및 배열에 연결된 오류 감지 논리(432)를 포함할 수 있다. 메모리 장치는 또한 기타 요소를 포함할 수 있으나 이해를 쉽게 하기 위해서 이러한 구성요소는 여기에 도시되어 있지 않다.
섹터 감지 논리(432)는 프로그램 또는 삭제 확인 연산 동안 메모리 배열에서 판독한 페이지의 복수의 각 섹터에서 단일 비트 오류의 수를 결정하기 위해서 사용될 수 있다. 그 후에 각각의 섹터에서 오류의 수가 수용 가능한지 결정하기 위해서 섹터 당 오류의 수는 허용 가능한 비트 오류의 수(431)와 비교될 수 있다. 만일 각각의 섹터가 수용 가능한 오류의 수를 포함하는 경우, 페이지 확인 신호(434)는 프로그램 또는 삭제 연산이 성공했다는 것을 나타낼 것이다. 만일 하나 이상의 섹터가 허용 가능한 오류의 수보다 큰 수를 포함하는 경우, 페이지 확인 신호(434)는 프로그램 또는 삭제 연산이 실패했다는 것을 나타낼 것이다.
섹터 당 허용 가능한 오류의 수(431)는 시스템의 구성에 의해서, 예를 들어 컨트롤러(402)에 의해서 설정될 수 있다. 다른 실시예에 있어서, 섹터 당 허용 가능한 오류의 수(431)는 시스템의 사용자에 의해서 설정될 수 있다.
일부 실시예에 있어서, ECC 모듈(418)은 또한 시스템에서 오류 정정 기능을 제공하기 위하여 인터커넥트(410) 및/또는 메모리 장치(420)에 연결될 수 있다. 일부 실시예에 있어서, ECC 모듈은 하드웨어로 구현될 수 있다. 다른 실시예에 있어서, ECC는 소프트웨어로 구현될 수 있다. 일부 실시예에서, ECC 모듈은 메모리 장치(420)와 통합될 수 있다.
상기 기술한 방법은 프로세서에 의해 수행되는 기계 판독가능 매체(machine-accessible medium)에 저장된 명령어를 통해 구현될 수 있다. 명령어는 임의의 기계 판독가능 매체에 저장된 임의의 프로그래밍 코드를 사용하여 많은 다양한 방법으로 구현될 수 있다. 기계 판독가능 매체는, 컴퓨터와 같은 기계에 의해 판독 가능한 형태의 정보를 제공하는(즉, 저장 및/또는 전송하는) 임의의 메커니즘을 포함한다. 예를 들어, 기계 판독가능 매체는, SRAM 또는 DRAM과 같은 RAM; ROM; 자기 또는 광학 저장 매체; 플래시 메모리 장치; 전기, 광학, 소리 또는 전파되는 신호의 기타 형태(예를 들어, 반송파 파동, 적외선 신호, 디지털 신호); 등을 포함한다.
따라서, 메모리 장치에서 섹터 당 오류 수를 검출하기 위한 방법, 장치, 및 시스템은 다양한 실시예로 개시된다. 상기 상세한 설명에서, 여러 구체적인 상세가 설명되었다. 그러나, 이러한 구체적인 상세 없이도 실시예는 실시 가능하다는 것으로 이해되어야 한다. 다른 실시예에 있어서, 잘 알려진 회로, 구조, 및 기술은 상기 상세한 설명의 이해를 모호하게 하지 않기 위하여 자세하게 도시되지 않았다. 실시예는 구체적으로 예시적인 실시예를 참조하여 기술되었다. 그러나 본 명세서에 기술된 실시예의 폭넓은 사상 및 범위를 벗어나지 않고, 다양한 정정 및 변형이 만들어질 수 있다는 것이 본 공개의 이점을 가진 사람에게 명백하다. 따라서, 본 명세 및 도면은 제한적 의미가 아니라 설명적인 것으로 간주되어야 한다.
본 발명을 더 나은 이해는 아래의 도면과 함께 아래에 상세히 기술된 설명으로 얻을 수 있다.
도 1은 일부 실시예에 따른 메모리 장치를 도시하는 도면.
도 2는 일부 실시예에 따른 메모리 장치에서 프로그램 및/또는 삭제 연산에 대한 비트 오류 감지 및 확인을 도시하는 흐름도.
도 3은 일부 실시예에 따른 메모리의 페이지를 도시하는 도면.
도 4는 일부 실시예에 따른 시스템을 도시하는 도면.

Claims (17)

  1. 메모리 배열에서, 복수의 섹터를 포함하는 페이지를 판독하는 단계;
    상기 복수의 섹터 각각이 수용 가능한 오류의 수를 포함하는지 결정하는 단계; 및
    상기 복수의 섹터 각각이 상기 수용 가능한 오류의 수를 포함하는 경우 성공 표시(a success indicator)를 제공하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 메모리 배열에서 상기 페이지를 판독하는 단계는 프로그램 확인 연산을 수행하는 동안에 행하여지는 방법.
  3. 제1항에 있어서,
    상기 복수의 섹터 각각이 상기 수용 가능한 오류의 수를 포함하는지 결정하는 단계는,
    각각의 섹터에서의 총 오류의 수와 각각의 섹터에 대한 최대 수용 가능한 오류의 수를 비교하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 각각의 섹터에 대하여 최대 수용 가능한 오류의 수는 ECC를 사용하여 정정될 수 있는 각각의 섹터에서의 오류의 수와 동일한 방법.
  5. 제3항에 있어서,
    상기 각각의 섹터에 대하여 최대 수용 가능한 오류의 수는 사용자에 의해서 결정되는 방법.
  6. 제1항에 있어서,
    상기 성공 표시기를 제공하는 단계는,
    상태 레지스터에 값을 기록하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 복수의 섹터의 적어도 하나가 상기 수용 가능한 오류의 수보다 더 많이 포함하는 경우 실패 표시(a failure indicator)를 제공하는 단계
    를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 복수의 섹터 각각에서 상기 수용 가능한 오류의 수까지 정정을 행하기 위해 ECC 연산을 수행하는 단계
    를 더 포함하는 방법.
  9. 메모리 배열; 및
    상기 메모리 배열에 연결된 논리
    를 포함하고,
    상기 논리는 상기 메모리 배열에서 판독한 페이지의 복수의 섹터의 각각에서의 오류의 수를 결정하고, 상기 복수의 섹터의 각각에서 상기 오류의 수가 수용 가능한 오류의 수인지 나타내는 장치.
  10. 제9항에 있어서,
    상기 논리는 상기 복수의 섹터 각각에서의 상기 오류의 수와 각각의 섹터에 대한 최대 수용 가능한 오류의 수를 비교하는 비교기를 포함하는 장치.
  11. 제10항에 있어서,
    상기 각각의 섹터에 대한 최대 수용 가능한 오류의 수는 ECC를 사용하여 정정될 수 있는 각각의 섹터에서의 상기 오류의 수와 동일한 장치.
  12. 제10항에 있어서,
    상기 각각의 섹터에 대한 최대 수용 가능한 오류의 수는 사용자에 의해서 결정되는 장치.
  13. 제9항에 있어서,
    상기 논리는 상태 레지스터에 값을 기록함으로써 상기 복수의 섹터 각각에서의 상기 오류의 수가 상기 수용 가능한 오류의 수와 같거나 작은 것인지를 더 나타내는 장치.
  14. 제9항에 있어서,
    상기 논리는 상기 복수의 섹터 각각에서의 상기 오류의 수가 상기 수용 가능한 오류의 수보다 큰 것인지를 더 나타내는 장치.
  15. 인터커넥트;
    상기 인터커넥트에 연결된 프로세서;
    상기 인터커넥트에 연결된 무선 인터페이스; 및
    상기 인터커넥트에 연결된 메모리 장치
    를 포함하고,
    상기 메모리 장치는 메모리 배열 및 상기 메모리 배열에 연결된 논리를 포함하고,
    상기 논리는 상기 메모리 배열에서 판독한 페이지의 복수의 섹터의 각각에서의 오류의 수를 결정하고, 상기 복수의 섹터 각각에서의 상기 오류의 수가 수용 가능한 오류의 수인지를 나타내는 시스템.
  16. 제15항에 있어서,
    상기 메모리 장치는 NAND 플래시 메모리 장치인 시스템.
  17. 제15항에 있어서,
    상기 인터커넥트에 연결된 오류 제어 코딩(ECC) 모듈
    을 더 포함하는 시스템.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362668B (en) * 2008-03-28 2012-04-21 Phison Electronics Corp Method for promoting management efficiency of an non-volatile memory storage device, non-volatile memory storage device therewith, and controller therewith
US7969782B2 (en) 2008-09-26 2011-06-28 Micron Technology, Inc. Determining memory page status
CN101685676B (zh) * 2008-09-26 2014-07-02 美光科技公司 确定存储器页状况
KR101001446B1 (ko) * 2008-12-24 2010-12-14 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 동작 방법
US8595593B2 (en) * 2008-12-24 2013-11-26 Hynix Semiconductor Inc. Nonvolatile memory device having a copy back operation and method of operating the same
JP5604313B2 (ja) * 2011-01-12 2014-10-08 株式会社メガチップス メモリアクセス制御装置
US9007843B2 (en) * 2011-12-02 2015-04-14 Cypress Semiconductor Corporation Internal data compare for memory verification
JP6577302B2 (ja) 2015-08-28 2019-09-18 東芝メモリ株式会社 メモリシステム
JP6797727B2 (ja) 2017-03-21 2020-12-09 キオクシア株式会社 半導体記憶装置
KR102498668B1 (ko) * 2017-05-17 2023-02-09 삼성전자주식회사 플래시-인지 힙 메모리 관리 방법 및 호스트 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3178912B2 (ja) * 1992-10-14 2001-06-25 株式会社東芝 半導体メモリチップ
JP2006209971A (ja) * 1996-12-03 2006-08-10 Sony Corp 半導体不揮発性記憶装置
JP2000173289A (ja) * 1998-12-10 2000-06-23 Toshiba Corp エラー訂正可能なフラッシュメモリシステム
JP4250325B2 (ja) * 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置
US6684353B1 (en) * 2000-12-07 2004-01-27 Advanced Micro Devices, Inc. Reliability monitor for a memory array
US6681287B2 (en) * 2001-07-02 2004-01-20 Nanoamp Solutions, Inc. Smart memory
US7143320B2 (en) * 2001-12-31 2006-11-28 Intel Corporation Increasing data throughput on a wireless local area network in the presence of intermittent interference
US7308621B2 (en) * 2002-04-30 2007-12-11 International Business Machines Corporation Testing of ECC memories
JP4073799B2 (ja) * 2003-02-07 2008-04-09 株式会社ルネサステクノロジ メモリシステム
JP4135680B2 (ja) * 2004-05-31 2008-08-20 ソニー株式会社 半導体記憶装置および信号処理システム
JP2006012367A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
JP2006048783A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード
JP4261461B2 (ja) * 2004-11-05 2009-04-30 株式会社東芝 半導体集積回路装置、及びそれを用いた不揮発性メモリシステム
US7437653B2 (en) * 2004-12-22 2008-10-14 Sandisk Corporation Erased sector detection mechanisms

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Publication number Publication date
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