CN112347010B - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，存储器控制方法用于存储器存储装置。所述方法包括：响应于来自主机系统的第一读取指令而从第一物理单元读取第一数据；对第一数据执行第一解码操作以获得对应于第一数据的已解码数据；将对应于第一数据的已解码数据存储至缓冲存储器；响应于来自主机系统的第二读取指令而从第一物理单元读取第二数据；对第二数据执行第二解码操作；以及响应于第二解码操作失败，从缓冲存储器搜寻对应于第一数据的已解码数据以取代第二数据的读取。因此，可在满足数据解码需求的前提下尽可能提高数据读取速度。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，从可复写式非易失性存储器模块中读取出来的数据可能会存在错误。此错误可由差错校验电路进行更正。但是，若每次读取数据都要对读取出来的数据执行错误更正，会使得存储器存储装置整体的读取性能下降。特别是，针对使用到生命后期的存储器存储装置而言，每次读取出来的数据中的错误数目可能很多。要完整执行每一次的解码可能会严重降低存储器存储装置整体的读取性能。
针对上述问题，某些类型的存储器存储装置进一步支援更正后的数据的缓存。一旦某一笔数据被更正后，更正后的数据可被暂存在缓冲存储器中。当下一次读取同一数据时，存储器存储装置会先去搜寻缓冲存储器。若此数据在缓冲存储器中，存储器存储装置可直接从缓冲存储器读取此数据，藉此，不需执行任何解码操作即可直接将所获得的数据传送给主机系统。但是，此种机制的问题在于，若缓冲存储器中不存在欲读取的数据和/或所读取出来的数据其实不具有错误(或者仅具有少量错误)，则除了每次读取数据时都先搜寻缓冲存储器其实也会花费额外的读取时间，甚至可能在花费了额外时间来搜寻缓冲存储器后还是需要重新从可复写式非易失性存储器模块中读取数据出来解码，反而花费更多时间在读取数据。因此，如何在满足数据解码需求以及提高数据读取速度之间取得平衡实为本领域技术人员所致力研究的课题之一。
发明内容
本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可在满足数据解码需求的前提下尽可能提高数据读取速度。
本发明的范例实施例提供一种存储器控制方法，其用于存储器存储装置。所述存储器存储装置包括缓冲存储器与可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个物理单元。所述存储器控制方法包括：响应于来自主机系统的第一读取指令而从所述多个物理单元中的第一物理单元读取第一数据；对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据；将对应于所述第一数据的所述已解码数据存储至所述缓冲存储器；响应于来自所述主机系统的第二读取指令而从所述第一物理单元读取第二数据；对所述第二数据执行第二解码操作；以及响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取。
在本发明的一范例实施例中，所述的存储器控制方法还包括：若所述第二解码操作成功，输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，对所述第一物理单元执行重读操作。
在本发明的一范例实施例中，所述的存储器控制方法还包括：对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据；以及将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个物理单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以响应于来自所述主机系统的第一读取指令而发送第一读取指令序列，其指示从所述多个物理单元中的第一物理单元读取第一数据。所述存储器控制电路单元还用以对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据。所述存储器控制电路单元还用以将对应于所述第一数据的所述已解码数据存储至缓冲存储器。所述存储器控制电路单元还用以响应于来自所述主机系统的第二读取指令而发送第二读取指令序列，其指示从所述第一物理单元读取第二数据。所述存储器控制电路单元还用以对所述第二数据执行第二解码操作。所述存储器控制电路单元还用以响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取。
在本发明的一范例实施例中，若所述第二解码操作成功，所述存储器控制电路单元还用以输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
在本发明的一范例实施例中，在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，所述存储器控制电路单元还用以对所述第一物理单元执行重读操作。
在本发明的一范例实施例中，所述存储器控制电路单元还用以对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据。所述存储器控制电路单元还用以将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
在本发明的一范例实施例中，在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，所述存储器控制电路单元还用以将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个物理单元。所述存储器控制电路单元包括主机接口、存储器接口、缓冲存储器、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口、所述缓冲存储器及所述解码电路。所述存储器管理电路用以响应于来自所述主机系统的第一读取指令而发送第一读取指令序列，其指示从所述多个物理单元中的第一物理单元读取第一数据。所述解码电路用以对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据。所述存储器管理电路还用以将对应于所述第一数据的所述已解码数据存储至缓冲存储器。所述存储器管理电路还用以响应于来自所述主机系统的第二读取指令而发送第二读取指令序列，其指示从所述第一物理单元读取第二数据。所述解码电路还用以对所述第二数据执行第二解码操作。所述存储器管理电路还用以响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取。
在本发明的一范例实施例中，若所述第二解码操作成功，所述存储器管理电路还用以输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
在本发明的一范例实施例中，在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，所述存储器管理电路还用以对所述第一物理单元执行重读操作。
在本发明的一范例实施例中，所述解码电路还用以对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据。所述存储器管理电路还用以将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
在本发明的一范例实施例中，在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，所述存储器管理电路还用以将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
在本发明的一范例实施例中，所述第一数据与所述第二数据使用相同的逻辑单元。
基于上述，在响应于来自主机系统的第一读取指令而从第一物理单元读取第一数据后，可对第一数据执行第一解码操作以获得对应于第一数据的已解码数据且所述已解码数据可存储于缓冲存储器。尔后，响应于来自主机系统的第二读取指令，可从所述第一物理单元读取第二数据并对第二数据执行第二解码操作。若所述第二解码操作失败，可从所述缓冲存储器搜寻对应于所述第一数据的已解码数据，以取代所述第二数据的读取。藉此，可在满足数据解码需求的前提下尽可能提高数据读取速度。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7至图9是根据本发明的范例实施例所示出的在不同情况下接收到读取指令之后的数据处理操作的示意图；
图10是根据本发明的范例实施例所示出的存储器控制方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near FieldCommunication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与擦除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个物理编程单元，并且此些物理编程单元可构成多个物理擦除单元。具体来说，同一条字线上的存储单元可组成一或多个物理编程单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理编程单元可至少可被分类为下物理编程单元与上物理编程单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下物理编程单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上物理编程单元。一般来说，在MLC NAND型快闪存储器中，下物理编程单元的写入速度会大于上物理编程单元的写入速度，和/或下物理编程单元的可靠度是高于上物理编程单元的可靠度。
在本范例实施例中，物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。例如，物理编程单元可为物理页面(page)或是物理扇(sector)。若物理编程单元为物理页面，则此些物理编程单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个物理扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，纠错码等管理数据)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理擦除单元为擦除的最小单位。亦即，每一物理擦除单元含有最小数目的一并被擦除的存储单元。例如，物理擦除单元为物理块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506、差错校验电路508及缓冲存储器510。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与擦除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与擦除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与擦除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器擦除电路用以对可复写式非易失性存储器模块406下达擦除指令序列以将数据从可复写式非易失性存储器模块406中擦除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及擦除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及擦除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示擦除数据的擦除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
差错校验电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行差错校验操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，差错校验电路508会为对应此写入指令的数据产生对应的纠错码(errorcorrecting code,ECC)和/或检错码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的纠错码和/或检错码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的纠错码和/或检错码，并且差错校验电路508会依据此纠错码和/或检错码对所读取的数据执行差错校验操作。
缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
在一范例实施例中，存储器控制电路单元404还包括电源管理电路512。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器，和/或图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的物理单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的物理单元610(0)～610(A)是用以存储数据，而替换区602中的物理单元610(A+1)～610(B)则是用以替换存储区601中损坏的物理单元。例如，若从某一个物理单元中读取的数据所包含的错误过多而无法被更正时，此物理单元会被视为是损坏的物理单元。须注意的是，若替换区602中没有可用的物理擦除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个物理单元是指一个物理编程单元。然而，在另一范例实施例中，一个物理单元亦可以是指一个物理地址、一个物理擦除单元或由多个连续或不连续的物理地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的物理单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑编程单元、一个逻辑擦除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个物理单元。
存储器管理电路502可将逻辑单元与物理单元之间的映射关系(亦称为逻辑-物理地址映射关系)记录于至少一逻辑-物理地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-物理地址映射表来执行对于存储器存储装置10的数据存取操作。
在一范例实施例中，存储器管理电路502可从主机系统11接收一读取指令(亦称为第一读取指令)。此第一读取指令可指示读取属于某一逻辑单元(亦称为第一逻辑单元)的数据。第一逻辑单元可例如为图6的逻辑单元612(0)。响应于第一读取指令，存储器管理电路502可发送一读取指令序列(亦称为第一读取指令序列)至可复写式非易失性存储器模块406。第一读取指令序列指示从第一逻辑单元所映射的某一物理单元(亦称为第一物理单元)读取数据。根据第一读取指令序列，可复写式非易失性存储器模块406可从第一物理单元读取数据(亦称为第一数据)并将第一数据回传给存储器管理电路502。
在获得第一数据后，差错校验电路508可对第一数据执行一解码操作(亦称为第一解码操作)以获得对应于第一数据的已解码数据。例如，在第一解码操作中，差错校验电路508可更正第一数据中可能存在的错误并产生对应于第一数据的已解码数据。换言之，对应于第一数据的已解码数据是通过第一解码操作而产生。然后，存储器管理电路502可将对应于第一数据的已解码数据存储于缓冲存储器510。
在一范例实施例中，存储器管理电路502可在缓冲存储器510中划分一个特定存储空间。存储器管理电路502可将对应于第一数据的已解码数据(及其他经过解码的数据)暂存于此特定存储空间。在一范例实施例中，此特定存储空间亦称为错误缓冲区。
在一范例实施例中，存储器管理电路502可从主机系统11接收另一读取指令(亦称为第二读取指令)。此第二读取指令可指示读取属于某一逻辑单元的数据。在此，假设第一读取指令与第二读取指令是指示属于同一个逻辑单元(即第一逻辑单元)的数据。响应于第二读取指令，存储器管理电路502可发送一读取指令序列(亦称为第二读取指令序列)至可复写式非易失性存储器模块406。第二读取指令序列指示从第一逻辑单元所映射的物理单元(即第一物理单元)读取数据。根据第二读取指令序列，可复写式非易失性存储器模块406可从第一物理单元读取数据(亦称为第二数据)并将第二数据回传给存储器管理电路502。接着，差错校验电路508可对第二数据执行一解码操作(亦称为第二解码操作)。在第二解码操作中，差错校验电路508可尝试更正第二数据中可能存在的错误。
在一范例实施例中，若差错校验电路508可在第二解码操作中成功更正第二数据中可能存在的所有错误，则存储器管理电路502可判定解码成功(即第二解码操作成功)。或者，在另一范例实施例中，若差错校验电路508无法在第二解码操作中成功更正第二数据中可能存在的所有错误，则存储器管理电路502可判定解码失败(即第二解码操作失败)。
在一范例实施例中，假设第二解码操作失败。响应于第二解码操作失败，存储器管理电路502可从缓冲存储器510中搜寻对应于所述第一数据的已解码数据，以取代所述第二数据的读取。例如，存储器管理电路502可搜寻缓冲存储器510中的错误缓冲区并判断错误缓冲区中是否存在属于同一个逻辑单元(即第一逻辑单元)的已解码数据。
在一范例实施例中，若搜寻结果反映缓冲存储器510中存在属于同一个逻辑单元(即第一逻辑单元)的已解码数据(例如对应于第一数据的已解码数据)，存储器管理电路502可从缓冲存储器510(例如错误缓冲区)中读取此已解码数据并将此已解码数据传送至主机系统11以回应所述第二读取指令。
一般来说，从物理单元读取数据(包含对读取出来的数据进行解码)所花费的时间必然比直接从缓冲存储器510中读取数据所花费的时间来得长。因此，在第二解码操作失败后，若可略过对于第一物理单元的重读(retry read)而直接从缓冲存储器510中获得属于同一个逻辑单元的已解码数据(即第二读取指令所指示的数据)，则存储器存储装置10的整体数据读取速度将可被提升。
在一范例实施例中，若搜寻结果反映缓冲存储器510中不存在属于同一个逻辑单元(即第一逻辑单元)的已解码数据，表示此时无法直接从缓冲存储器510中读取所需的数据(即第二读取指令所指示的数据)。在此情况下，存储器管理电路502可对第一物理单元执行重读操作。例如，在重读操作中，存储器管理电路502可调整用于读取数据的读取电压电平并发送读取指令序列至可复写式非易失性存储器模块406以指示可复写式非易失性存储器模块406使用调整后的读取电压电平来再次从读取第一物理单元读取数据。可复写式非易失性存储器模块406可将通过重读操作从第一物理单元所读取出来的数据(亦称为第三数据)回传给存储器管理电路502。
在获得第三数据后，差错校验电路508可对第三数据执行一解码操作(亦称为第三解码操作)以获得对应于第三数据的已解码数据。例如，在第三解码操作中，差错校验电路508可更正第三数据中可能存在的错误并产生对应于第三数据的已解码数据。然后，存储器管理电路502可将对应于第三数据的已解码数据传送至主机系统11以回应所述第二读取指令。
在一范例实施例中，存储器管理电路502也可将对应于第三数据的已解码数据存储于缓冲存储器510(例如存储于错误缓冲区中)。尔后，若再次接收到指示从同一个逻辑单元(即第一逻辑单元)读取数据的读取指令(亦称为第三读取指令)且对所读取的数据发生至少一次的解码失败，则对应于第三数据的已解码数据即可作为替代而从缓冲存储器510中直接获得并传送至主机系统11以回应此第三读取指令。
在一范例实施例中，若所述第二解码操作成功，则存储器管理电路502可直接输出成功解码的第二数据(例如将成功解码的第二数据传送至主机系统11以回应第二读取指令)而不搜寻缓冲存储器510。换言之，在一范例实施例中，对于缓冲存储器510的搜寻仅会在第二解码操作失败之后执行且用以替代对于特定物理单元(例如第一物理单元)的重读。
在一范例实施例中，在根据来自主机系统11的读取指令而从特定物理单元(例如第一物理单元)读取数据后，可先对当前读取出来的数据执行初步的解码。此初步的解码不包含对特定物理单元的重读操作。若此数据可以被快速解码成功(例如数据中的错误较少故可快速将其更正)，则后续此解码成功的数据也可被快速输出，对于数据读取效率的影响不大甚至可忽略。
然而，若此初步的解码失败(例如数据中的错误较多而无法快速更正)，则可以转为从缓冲存储器510中搜寻是否有可以作为替代的已解码数据。例如，假设某一读取指令指示读取属于某一逻辑单元(例如第一逻辑单元)的数据，则缓冲存储器510中同样属于此逻辑单元(例如第一逻辑单元)的已解码数据则可用于替代所述数据以回应主机系统。相较于传统上一旦解码失败就要执行耗时的数据重读与解码，使用缓冲存储器510中的已解码数据来替代数据重读将可有效提高数据读取效率。
图7至图9是根据本发明的范例实施例所示出的在不同情况下接收到读取指令之后的数据处理操作的示意图。请参照图7，在一范例实施例中，在接收到来自主机系统11的读取指令701(即第一读取指令)后，存储器管理电路502可根据读取指令701从可复写式非易失性存储器模块406中的物理单元610(0)(即第一物理单元)读取数据710(即第一数据)。例如，物理单元610(0)映射至读取指令701所指示读取的逻辑单元(即第一逻辑单元)。
接着，存储器管理电路502可指示解码电路508执行解码操作(即第一解码操作)以解码数据710并将通过解码数据710产生的数据720存储于缓冲存储器510。须注意的是，数据720即为对应于数据710的已解码数据。此外，存储器管理电路502可将数据720传送给主机系统11以回应读取指令701。
请参照图8，在一范例实施例中，在接收到来自主机系统11的读取指令801(即第二读取指令)后，存储器管理电路502可根据读取指令801从可复写式非易失性存储器模块406中的物理单元610(0)读取数据810(即第二数据)。接着，存储器管理电路502可指示解码电路508执行解码操作(即第二解码操作)以解码数据810。
须注意的是，在此范例实施例中，是假设对于数据810的解码操作失败并且假设读取指令801所指示读取的数据与图7的读取指令701所指示读取的数据使用相同的逻辑单元(即第一逻辑单元)。响应于对于数据810的解码操作失败，存储器管理电路502可从缓冲存储器510中搜寻使用相同逻辑单元的已解码数据。根据搜寻结果，存储器管理电路502可从缓冲存储器510中读取数据720。所读取的数据720即可用以取代数据810而传送给主机系统11以回应读取指令801。此外，数据720为已解码数据，故数据720不须经过解码即可直接传送给主机系统11。
请参照图9，在一范例实施例中，在接收到来自主机系统11的读取指令901(即第二读取指令)后，存储器管理电路502可根据读取指令901从可复写式非易失性存储器模块406中的物理单元610(0)读取数据910(即第二数据)。接着，存储器管理电路502可指示解码电路508执行解码操作(即第二解码操作)以解码数据910。在此范例实施例中，同样是假设对于数据910的解码操作失败。响应于对于数据910的解码操作失败，存储器管理电路502可从缓冲存储器510中搜寻使用相同逻辑单元的已解码数据。
须注意的是，在此范例实施例中，是假设缓冲存储器510中不存在与读取指令901所指示读取的数据使用相同的逻辑单元的已解码数据(例如数据720)。因此，存储器管理电路502将无法从缓冲存储器510中获得可用以替代数据910的已解码数据。在此情况下，存储器管理电路502可接续对物理单元610(0)执行重读操作，以从物理单元610(0)中读取数据911(即第三数据)。例如，在重读操作中，用于读取数据911的读取电压电平可不同于先前用于读取数据910的读取电压电平，以尝试减少数据911中的错误比特。然后，存储器管理电路502可指示解码电路508执行解码操作(即第三解码操作)以解码数据911并将通过解码数据911产生的已解码数据传送给主机系统11以回应读取指令901。在一范例实施例中，存储器管理电路502也可将通过解码数据911产生的已解码数据存储于缓冲存储器510以供后续使用。
图10是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图10，在步骤S1001中，响应于来自主机系统的第一读取指令而从第一物理单元读取第一数据。在步骤S1002中，对第一数据执行第一解码操作以获得对应于第一数据的已解码数据。在步骤S1003中，将对应于第一数据的已解码数据存储至缓冲存储器。在步骤S1004中，响应于来自主机系统的第二读取指令而从所述第一物理单元读取第二数据。在步骤S1005中，对第二数据执行第二解码操作。在步骤S1006中，判断第二解码操作是否成功。若第二解码操作解码成功，在步骤S1007中，响应于第二解码操作成功，输出解码成功的数据。或者，若第二解码操作失败，在步骤S1008中，响应于第二解码操作失败，从缓冲存储器搜寻对应于第一数据的已解码数据以取代第二数据的读取。
然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明可根据所读取的数据的初步解码结果来决定是否在缓冲存储器中搜寻使用相同逻辑单元的已解码数据。藉此，可在满足数据解码需求的前提下尽可能提高数据读取速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种存储器控制方法，用于存储器存储装置，其中所述存储器存储装置包括缓冲存储器与可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个物理单元，其特征在于，所述存储器控制方法包括：
响应于来自主机系统的第一读取指令而从所述多个物理单元中的第一物理单元读取第一数据；
对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据；
将对应于所述第一数据的所述已解码数据存储至所述缓冲存储器；
响应于来自所述主机系统的第二读取指令而从所述第一物理单元读取第二数据；
对所述第二数据执行第二解码操作；以及
响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取，
其中所述第一数据与所述第二数据使用相同的逻辑单元。
2.根据权利要求1所述的存储器控制方法，还包括：
若所述第二解码操作成功，输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
3.根据权利要求1所述的存储器控制方法，还包括：
在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，对所述第一物理单元执行重读操作。
4.根据权利要求3所述的存储器控制方法，还包括：
对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据；以及
将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
5.根据权利要求1所述的存储器控制方法，还包括：
在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
6.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个物理单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以响应于来自所述主机系统的第一读取指令而发送第一读取指令序列，其指示从所述多个物理单元中的第一物理单元读取第一数据，
所述存储器控制电路单元还用以对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据，
所述存储器控制电路单元还用以将对应于所述第一数据的所述已解码数据存储至缓冲存储器，
所述存储器控制电路单元还用以响应于来自所述主机系统的第二读取指令而发送第二读取指令序列，其指示从所述第一物理单元读取第二数据，
所述存储器控制电路单元还用以对所述第二数据执行第二解码操作，并且
所述存储器控制电路单元还用以响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取，
其中所述第一数据与所述第二数据使用相同的逻辑单元。
7.根据权利要求6所述的存储器存储装置，其中若所述第二解码操作成功，所述存储器控制电路单元还用以输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
8.根据权利要求6所述的存储器存储装置，其中在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，所述存储器控制电路单元还用以对所述第一物理单元执行重读操作。
9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据，并且
所述存储器控制电路单元还用以将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
10.根据权利要求6所述的存储器存储装置，其中在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，所述存储器控制电路单元还用以将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
11.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个物理单元，其特征在于，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；
缓冲存储器；
解码电路；以及
存储器管理电路，连接至所述主机接口、所述存储器接口、所述缓冲存储器及所述解码电路，
其中所述存储器管理电路用以响应于来自所述主机系统的第一读取指令而发送第一读取指令序列，其指示从所述多个物理单元中的第一物理单元读取第一数据，
所述解码电路用以对所述第一数据执行第一解码操作以获得对应于所述第一数据的已解码数据，
所述存储器管理电路还用以将对应于所述第一数据的所述已解码数据存储至所述缓冲存储器，
所述存储器管理电路还用以响应于来自所述主机系统的第二读取指令而发送第二读取指令序列，其指示从所述第一物理单元读取第二数据，
所述解码电路还用以对所述第二数据执行第二解码操作，并且
所述存储器管理电路还用以响应于所述第二解码操作失败，从所述缓冲存储器搜寻对应于所述第一数据的所述已解码数据以取代所述第二数据的读取，
其中所述第一数据与所述第二数据使用相同的逻辑单元。
12.根据权利要求11所述的存储器控制电路单元，其中若所述第二解码操作成功，所述存储器管理电路还用以输出成功解码的所述第二数据而不搜寻所述缓冲存储器。
13.根据权利要求11所述的存储器控制电路单元，其中在搜寻对应于所述第一数据的所述已解码数据后，若无法从所述缓冲存储器取得对应于所述第一数据的所述已解码数据，所述存储器管理电路还用以对所述第一物理单元执行重读操作。
14.根据权利要求13所述的存储器控制电路单元，其中所述解码电路还用以对通过所述重读操作获得的第三数据执行第三解码操作以获得对应于所述第三数据的已解码数据，并且
所述存储器管理电路还用以将对应于所述第三数据的所述已解码数据存储至所述缓冲存储器。
15.根据权利要求11所述的存储器控制电路单元，其中在从所述缓冲存储器取得对应于所述第一数据的所述已解码数据后，所述存储器管理电路还用以将对应于所述第一数据的所述已解码数据传送至所述主机系统以回应所述第二读取指令。
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