CN111880749B - 数据读取方法、存储器存储装置及存储器控制电路单元 - Google Patents

数据读取方法、存储器存储装置及存储器控制电路单元 Download PDF

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Abstract

本发明提供一种数据读取方法、存储器存储装置及存储器控制电路单元，所述方法用于可复写式非易失性存储器模块。所述方法包括：从主机系统接收第一读取指令，并发送第一读取指令序列，其中第一读取指令序列指示读取可复写式非易失性存储器模块中的多个实体单元，以获得第一数据；根据第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据；从主机系统接收第二读取指令，并发送第二读取指令序列，其中第二读取指令序列指示读取所述实体单元，以获得第二数据；根据第二数据与填充数据产生对应于第二读取指令的回应数据，其中填充数据用以取代从至少一第一实体单元读取的数据；以及将回应数据传送给主机系统。

Description

数据读取方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种数据读取技术，尤其涉及一种用于可复写式非易失性存储器模块的数据读取方法、存储器控制电路单元及存储器存储装置。
背景技术
数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非挥发性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码来编码，并且从可复写式非易失性存储器模块中所读取的数据也会经过对应的程序来解码。当主机系统从可复写式非易失性存储器模块中读取到一段无法更正数据(即，此段数据发生不可修正的错误修正码(uncorrectable error correction code，UECC)错误)时，主机系统可能会尝试重复读取这段数据，使得此无法更正数据再次地被解码。
因此，若一段连续的数据中的部分数据为无法更正数据时，剩余的数据需等待此部分数据被再次解码且传送至主机系统后，才会被传送给主机系统。换言之，在此部分数据经过再解码操作且传送给主机系统之前，尽管剩余的数据已在缓存上就绪也无法被传送给主机系统。由此造成读取回应时间过长，并导致可复写式非易失性存储器模块的整体效能下降。
发明内容
本发明提供一种数据读取方法、存储器存储装置及存储器控制电路单元，可改善上述问题，并有效地提高存储器存储装置的效能。
本发明的范例实施例提供一种数据读取方法，其用于可复写式非易失性存储器模块。所述数据读取方法包括：从主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据；根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据；从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据；根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据；以及将所述回应数据传送给所述主机系统。
在本发明的一范例实施例中，所述数据读取方法，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的步骤包括：解码所述第一数据；以及根据所述第一数据的解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的步骤包括：产生对应于所述至少一第一实体单元的一标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述标记信息包括所述至少一第一实体单元的描述信息。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的步骤包括：保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的步骤更包括：解码所述第一部分数据；以及根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
在本发明的一范例实施例中，所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以以从所述主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据；所述存储器控制电路单元更用以根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据；所述存储器控制电路单元更用以从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据，所述存储器控制电路单元更用以根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据，以及所述存储器控制电路单元更用以将所述回应数据传送给所述主机系统。
在本发明的一范例实施例中，所述根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：解码所述第一数据；以及根据所述第一数据的一解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：产生对应于所述至少一第一实体单元的标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述标记信息包括所述至少一第一实体单元的描述信息。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作包括：保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作更包括：解码所述第一部分数据；以及根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
在本发明的一范例实施例中，所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口及所述存储器接口。所述存储器管理电路用以从所述主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据；所述存储器管理电路更用以根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据；所述存储器管理电路更用以从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据；所述存储器管理电路更用以根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据，以及所述存储器管理电路更用以将所述回应数据传送给所述主机系统。
在本发明的一范例实施例中，所述根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：解码所述第一数据；以及根据所述第一数据的解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：产生对应于所述至少一第一实体单元的一标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
在本发明的一范例实施例中，所述标记信息包括所述至少一第一实体单元的描述信息。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作包括：保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据。
在本发明的一范例实施例中，所述根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作更包括：解码所述第一部分数据；以及根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
在本发明的一范例实施例中，所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
基于上述，通过记录存储无法更正数据的实体单元的标记信息，可在主机系统再次读取到连续数据中此些无法更正的数据时，根据标记信息来避免对此些无法更正的数据做无效的解码操作，进而提升存储器存储装置的整体读取效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7A与图7B是根据本发明的一范例实施例所示出的数据读取方法的一个范例示意图；
图8A与图8B是根据本发明的一范例实施例所示出的缓冲存储器中的缓存伫列；
图9A是根据本发明的一范例实施例所示出的用以管理无法更正数据的缓存伫列；
图9B是根据本发明的一范例实施例所示出的用以管理无法更正数据的数据结构。
图10A是根据本发明的一范例实施例所示出的在连续读取的情况下数据读取方法的效能改善示意图；
图10B是根据本发明的一范例实施例所示出的在随机读取的情况下数据读取方法的效能改善示意图；
图11是根据一范例实施例示出的数据读取方法的流程图。
附图标号说明
10、30：存储器存储装置；
11、31：主机系统；
110：系统总线；
111：处理器；
112：随机存取存储器；
113：只读存储器；
114：数据传输接口；
12：输入/输出(I/O)装置；
20：主机板；
201：随身盘；
202：存储卡；
203：固态硬盘；
204：无线存储器存储装置；
205：全球定位系统模块；
206：网络接口卡；
207：无线传输装置；
208：键盘；
209：屏幕；
210：喇叭；
32：SD卡；
33：CF卡；
34：嵌入式存储装置；
341：嵌入式多媒体卡；
342：嵌入式多芯片封装存储装置；
402：连接接口单元；
404：存储器控制电路单元；
406：可复写式非易失性存储器模块；
502：存储器管理电路；
504：主机接口；
506：存储器接口；
508：错误检查与校正电路；
510：缓冲存储器；
512：电源管理电路；
514：随机存取存储器；
601：存储区；
602：替换区；
610(0)～610(B)、610(0)～610(n)：实体单元；
612(0)～612(C)、612(0)～612(n)：逻辑单元；
701、702：读取指令；
710：第一数据；
720：第二数据；
730：回应数据；
D1～Dn：数据；
PD：填充数据；
810(0)～810(n)：讯框；
810、910：缓存伫列；
900：标记信息；
920：数据结构；
S1101：步骤(从主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据)；
S1103：步骤(根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据)；
S1105：步骤(从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据)；
S1107：步骤(根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据)；
S1109：步骤(将所述回应数据传送给所述主机系统)。
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数字相机、摄像机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非挥发性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以固件型式或韧件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以韧件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一固件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detectingcode，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510、电源管理电路512与随机存取存储器514。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。随机存取存储器514用以暂存运算的数据或韧件程序。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个实体单元是指一个实体程序化单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体抹除单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。
在本范例实施例中，当主机系统11欲读取存储器存储装置10中的数据时，主机系统11会发送读取指令至存储器管理电路502，而存储器管理电路502会根据此读取指令发送读取指令序列，以从可复写式非易失性存储器模块406中的实体单元读取对应所接收的读取指令的数据。特别是，当对应来自主机系统11的读取指令的数据为无法更正数据时，主机系统11会再下达读取指令以尝试读取同样的数据。另外，当对应来自主机系统11的读取指令的数据为档案系统(File System)或系统日志(Log)档案等重要的数据时，倘若读取回应时间过长，主机系统11亦会再下达读取指令以尝试读取同样的数据。
图7A与图7B是根据本发明的一范例实施例所示出的数据读取方法的一个范例示意图。
请先参照图7A，在本范例实施例中，存储器管理电路502从主机系统11接收用以读取逻辑单元612(0)～612(n)的读取指令701(亦称为第一读取指令701)时，存储器管理电路502会根据此第一读取指令701发送读取指令序列(亦称为第一读取指令序列)。在此，第一读取指令序列用以指示读取可复写式非易失性存储器模块406中对应逻辑单元612(0)～612(n)的实体单元610(0)～610(n)，以获得实体单元610(0)～610(n)中的数据D1～数据Dn(亦称为第一数据701)。例如，第一数据701是包括实体单元610(0)～610(n)中的数据D1～数据Dn。
特别是，在此范例实施例中，存储器管理电路502可根据第一数据710识别存储于实体单元610(0)～610(n)中的实体单元610(2)～610(3)(亦称为至少一实体单元610(2)～610(3))的数据D2与数据D3为无法更正数据。在此，存储器管理电路502是通过解码第一数据710，以及根据第一数据710的解码结果识别存储于至少一第一实体单元610(2)～610(3)中的数据D2与数据D3为无法更正数据。例如，所述解码结果为数据D2与数据D3中的错误比特数目超过所能校正的错误比特数，数据D2与数据D3中的错误比特位于无法被校正的地址，亦或是存储器存储装置10运作时高低温变化所导致的暂态的无法更正数据。
请参照图7B，当对应来自主机系统11的第一读取指令701的第一数据710包括无法更正数据时，主机系统11会再次下达读取指令702(亦称为第二读取指令702)以尝试读取同样的数据。因此，存储器管理电路502会从主机系统11接收第二读取指令702，并根据此第二读取指令发送读取指令序列(亦称为第二取指令序列)。在此，第二读取指令序列用以指示读取可复写式非易失性存储器模块406中对应逻辑单元612(0)～612(n)的实体单元610(0)～610(n)，以获得实体单元610(0)～610(n)中的数据D1～数据Dn(亦称为第二数据720)。例如，第二数据720亦包括实体单元610(0)～610(n)中的数据D1～数据Dn。接着，由于至少一第一实体单元610(2)～610(3)读取的数据D2与数据D3为无法更正数据，因此，存储器管理电路502会以填充数据PD取代从至少一第一实体单元610(2)～610(3)中读取的数据D2与数据D3，以产生对应于第二读取指令702的回应数据730。在此，填充数据PD例如为0x00，然而，本发明并不限于此。
图8A与图8B是根据本发明的一范例实施例所示出的缓冲存储器中的缓存伫列。图9A是根据本发明的一范例实施例所示出的用以管理无法更正数据的缓存伫列。图9B是根据本发明的一范例实施例所示出的用以管理无法更正数据的数据结构。
上述对于图7A～图7B的描述，说明了本发明数据读取方法的概念，以下将参照图7A～图7B、图8A～图8B与图9A～图9B来更详细地说明本发明数据读取方法的详细步骤。
请同时参照图7A、图8A与图9A～图9B，在图7A中，在存储器管理电路502根据第一读取指令701读取实体单元610(0)～610(n)以获得第一数据710后，存储器管理电路502会将第一数据710暂存于缓冲存储器510中，例如，第一数据710是以图8A中的缓存伫列810的形式存储于缓冲存储器510中。在本发明范例实施例中，如图8A所示，缓存伫列810包括多个讯框810(0)～810(n)，而每一个讯框810(0)～810(n)分别存储对应实体单元610(0)～610(n)的数据D1～Dn。在存储器管理电路502根据第一数据710识别存储于实体单元610(0)～610(n)中是否存在无法更正数据时，即是通过对缓存伫列810的每一个讯框810(0)～810(n)进行解码操作。
在本发明范例实施例中，在存储器管理电路502对缓存伫列810的每一个讯框810(0)～810(n)进行解码操作后，所识别的无法更正的数据D2与数据D3是从至少一第一实体单元610(2)～610(3)被读取，且被暂存于缓存伫列810中的讯框810(2)～810(3)中。因此，存储器管理电路502会更进一步地产生对应于至少一第一实体单元610(2)～610(3)的标记信息。在一范例实施例中，如图9A所示，存储器管理电路502会将标记信息900记录于用以管理无法更正数据的缓存伫列910中，并且标记信息900包括至少一第一实体单元610(2)～610(3)的描述信息。在此范例实施例中，描述信息为无法更正的数据D2与数据D3所暂存的缓存伫列810中的讯框810(2)～810(3)的地址信息。然而，本发明并不限于此，例如，描述信息亦可以是无法更正的数据D2与数据D3所存储的至少一第一实体单元610(2)～610(3)的逻辑地址612(2)～612(3)信息或实体地址信息。特别是，用以管理无法更正数据的缓存伫列910是由随机存取存储器514中所分割出来的存储区块，举例而言，1KB的随机存取存储器514的空间可以存储256个讯框的信息。然而，本发明并不限于此，例如，缓存伫列910亦可被存储于缓存存储器510中。
值得一提的是，由于随机存取存储器514的空间有限，若所读取的数据发生过多的不可修正的错误修正码错误时，将会导致用以存储标记信息900的缓存伫列910的空间不足。因此，在本发明范例实施例中，存储器管理电路502会以一预定规则来存取缓存伫列910，所述预定规则例如包括先进先出(First In First Out，FIFO)规则以及最久未用算法(least recently used，LRU)。
在另一范例实施例中，如图9B所示，存储器管理电路502会将标记信息900记录于用以管理无法更正数据的数据结构920中，并且标记信息900包括至少一第一实体单元610(2)～610(3)的描述信息。在此范例实施例中，描述信息为无法更正的数据D2与数据D3所暂存的缓存伫列810中的讯框810(2)～810(3)的起始地址信息、结束地址信息与此段无法更正数据的讯框总数。例如，起始地址信息被记录为最小讯框(MinFP)：2，结束地址信息被记录为最大讯框(MaxFP)：3，而讯框总数(Total Node)被记录为：2。然而，本发明并不限于此，例如，描述信息亦可以是无法更正的数据D2与数据D3所存储的至少一第一实体单元610(2)～610(3)的逻辑地址612(2)～612(3)的起始逻辑地址信息、结束逻辑地址信息与此段无法更正数据的逻辑地址总数，或实体地址的起始实体地址信息、结束实体地址信息与此段无法更正数据的实体地址总数。类似地，数据结构920可被存储于随机存取存储器514中或缓存存储器510中。
请同时参照图7B、图8A与图9A～图9B，在图7B中，由于对应来自主机系统11的第一读取指令701的第一数据710包括无法更正的数据D2与数据D3，因此，主机系统11会再次下达读第二读取指令702以尝试读取同样的数据。在存储器管理电路502根据第二读取指令702读取实体单元610(0)～610(n)以获得第二数据720后，存储器管理电路502会将第二数据720暂存于缓冲存储器510的如图8A所示的缓存伫列810中。特别是，在存储器管理电路502对缓存伫列810的每一个讯框810(0)～810(n)进行解码操作之前，存储器管理电路502会先判断随机存取存储器514中是否存储有用以管理无法更正数据的缓存伫列910或数据结构920的其中之一。在随机存取存储器514中存储有如图9A所示的缓存伫列910情况下，存储器管理电路502会根据缓存伫列910中的标记信息900得知缓存伫列810中的讯框810(2)～810(3)为无法更正的数据D2与数据D3。因此，存储器管理电路502会保留图8A所示的缓存伫列810中第二数据720中的第一部分数据801且舍弃第二数据720中的第二部分数据802。在此，第二部分数据802包括来自至少一第一实体单元610(2)～610(3)的数据D2与数据D3。之后，存储器管理电路502会仅解码第一部分数据801，并根据经解码的第一部分数据801与填充数据PD来产生如图7B所示的回应数据730。
在另一范例实施例中，存储器管理电路502判断随机存取存储器514中是存储有用以管理无法更正数据的如图9B所示的数据结构920，因此，存储器管理电路502可根据数据结构920中的标记信息900得知缓存伫列810中的讯框810(2)～810(3)为无法更正的数据D2与数据D3。类似地，存储器管理电路502会保留图8A所示的缓存伫列810中第二数据720中的第一部分数据801且舍弃第二数据720中的第二部分数据802，在此，第二部分数据802包括来自至少一第一实体单元610(2)～610(3)的数据D2与数据D3。之后，存储器管理电路502会仅解码第一部分数据801，并根据经解码的第一部分数据801与填充数据PD来产生如图7B所示的回应数据730。值得一提的是，若存储器管理电路502判断随机存取存储器514中存储有用以管理无法更正数据的缓存伫列910与数据结构920时，存储器管理电路502可根据两者的其中之一或同时参照两者来产生回应主机系统11的回应数据。
请同时参照图7B、图8B与图9A～图9B，在本发明的另一范例实施例中，在存储器管理电路502接收第二读取指令702后，存储器管理电路502即会先判断随机存取存储器514中是否存储有如图9A与图9B中所示的用以管理无法更正数据的缓存伫列910或数据结构920。例如，当缓存伫列910或数据结构920的至少一者存在时，存储器管理电路502可根据缓存伫列910或数据结构920中的标记信息判断至少一第一实体单元610(2)～610(3)中的数据D2与数据D3为无法更正数据，进而读取实体单元610(0)～610(n)中不包含至少一第一实体单元610(2)～610(3)的实体单元610(0)～610(1)与实体单元610(4)～610(n)(亦称为至少一第二实体单元610(0)～610(1)、610(4)～610(n))。亦即，在此范例实施例中，存储器管理电路502读取至少一第二实体单元610(0)～610(1)、610(4)～610(n)所获得的第二数据720仅包括数据D0～数据D1与数据D4～数据Dn。之后，存储器管理电路502将第二数据720暂存于缓冲存储器510的如图8B所示的缓存伫列810中时，会根据缓存伫列910或数据结构920中的标记信息，将填充数据PD暂存于讯框810(2)与讯框810(3)中，而将其余的数据D0～数据D1与数据D4～数据Dn暂存于缓存伫列810中的讯框810(0)～讯框810(1)与讯框810(4)～讯框810(n)中。之后，存储器管理电路502会对缓存伫列810的每一个讯框810(0)～810(n)进行解码操作，并产生如图7B所示的回应数据730。
基于上述范例实施例，通过参照记录有标记信息的缓存伫列910与数据结构920的数据读取方法，可避免主机系统11重复尝试读取的数据包括无法更正数据时，仍不断对其进行解码操作所造成的效能降低问题。值得一提的是，由于存储器存储装置10运作时高低温变化所导致的无法更正数据可能仅为暂态的，因此，在本发明另一范例实施例中，在存储器存储装置10重新上电后，存储器管理电路502会重置缓存伫列910与数据结构920的内容，使得由高低温变化所导致的无法更正数据能再次被解码，进而提高数据的正确性。
图10A是根据本发明的一范例实施例所示出的在连续读取的情况下数据读取方法的效能改善示意图。图10B是根据本发明的一范例实施例所示出的在随机读取的情况下数据读取方法的效能改善示意图。
请参照图10A，在连续读取的情况下，通过本发明的数据读取方法，可减少无效地对无法更正数据的解码操作，因此，尽管在读取到无法更正数据时，也能把效能维持在最高速。如图10A所示，相较于未使用本发明的数据读取方法的读取速度，本发明的数据读取方法在比特错误率(bit error rate)为120ppm的情况下，改善的幅度高达55％。请参照图10B，在随机读取的情况下，由于随机读取的处理速度相对于连续读取的处理速度慢，因此增加的幅度较小。然而，通过本发明的数据读取方法，在比特错误率为120ppm的情况下，亦可达到23％的改善。
图11是根据一范例实施例示出的数据读取方法的流程图。请参照图11，在步骤S1101中，存储器管理电路502从主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据。在步骤S1103中，存储器管理电路502根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据。在步骤S1105中，存储器管理电路502从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据。在步骤S1107中，存储器管理电路502根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据。在步骤S1109中，存储器管理电路502将所述回应数据传送给所述主机系统。
然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在本发明的范例实施例中，提出的数据读取方法、存储器存储装置与存储器控制电路单元，可在主机系统尝试读取无法更正数据时，记录存储此些无法更正数据的实体单元的标记信息。如此一来，可根据此些标记信息来避免对连续数据中的无法更正数据做无效的解码操作，进而提升整体数据的读取速度。另一方面，在存储器存储装置重新上电后，通过重置存储有标记信息的缓存伫列，使得由高低温变化所导致的暂态的无法更正数据能再次被成功地解码，进而提高数据的正确性。综上，本发明的范例实施例中的数据读取方法，可维持存储器存储装置的读取速度并提升其整体的运作效能。

Claims (18)

1.一种数据读取方法，用于可复写式非易失性存储器模块，所述数据读取方法包括：
从主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据；
根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据；
从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据；
根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的步骤包括：
保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据；以及
将所述回应数据传送给所述主机系统。
2.根据权利要求1所述的数据读取方法，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的步骤包括：
解码所述第一数据；以及
根据所述第一数据的解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
3.根据权利要求1所述的数据读取方法，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的步骤包括：
产生对应于所述至少一第一实体单元的标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
4.根据权利要求3所述的数据读取方法，其中所述标记信息包括所述至少一第一实体单元的描述信息。
5.根据权利要求1所述的数据读取方法，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的步骤还包括：
解码所述第一部分数据；以及
根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
6.根据权利要求1所述的数据读取方法，其中所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
7.一种存储器存储装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据，
所述存储器控制电路单元更用以根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据，
所述存储器控制电路单元更用以从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据，
所述存储器控制电路单元更用以根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作包括：
保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据，以及
所述存储器控制电路单元更用以将所述回应数据传送给所述主机系统。
8.根据权利要求7所述的存储器存储装置，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：
解码所述第一数据；以及
根据所述第一数据的解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
9.根据权利要求7所述的存储器存储装置，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：
产生对应于所述至少一第一实体单元的标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
10.根据权利要求9所述的存储器存储装置，其中所述标记信息包括所述至少一第一实体单元的描述信息。
11.根据权利要求7所述的存储器存储装置，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作还包括：
解码所述第一部分数据；以及
根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
12.根据权利要求7所述的存储器存储装置，其中所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
13.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收第一读取指令，并根据所述第一读取指令发送第一读取指令序列，其中所述第一读取指令序列用以指示读取所述可复写式非易失性存储器模块中的多个实体单元，以获得第一数据，
所述存储器管理电路更用以根据所述第一数据识别存储于所述实体单元中的至少一第一实体单元中的数据为无法更正数据，
所述存储器管理电路更用以从所述主机系统接收第二读取指令，并根据所述第二读取指令发送第二读取指令序列，其中所述第二读取指令序列用以指示读取所述可复写式非易失性存储器模块中的所述实体单元，以获得第二数据，
所述存储器管理电路更用以根据所述第二数据与填充数据产生对应于所述第二读取指令的回应数据，其中所述填充数据用以取代从所述至少一第一实体单元读取的数据，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作包括：
保留所述第二数据中的第一部分数据且舍弃所述第二数据中的第二部分数据，其中所述第二部分数据包括来自所述至少一第一实体单元的数据，以及
所述存储器管理电路更用以将所述回应数据传送给所述主机系统。
14.根据权利要求13所述的存储器控制电路单元，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：
解码所述第一数据；以及
根据所述第一数据的解码结果识别存储于所述至少一第一实体单元中的所述数据为所述无法更正数据。
15.根据权利要求13所述的存储器控制电路单元，其中根据所述第一数据识别存储于所述实体单元中的所述至少一第一实体单元中的数据为所述无法更正数据的操作包括：
产生对应于所述至少一第一实体单元的标记信息，其中所述标记信息反映所述至少一第一实体单元中的所述数据为所述无法更正数据。
16.根据权利要求15所述的存储器控制电路单元，其中所述标记信息包括所述至少一第一实体单元的描述信息。
17.根据权利要求13所述的存储器控制电路单元，其中根据所述第二数据与所述填充数据产生对应于所述第二读取指令的所述回应数据的操作还包括：
解码所述第一部分数据；以及
根据经解码的所述第一部分数据与所述填充数据产生所述回应数据。
18.根据权利要求13所述的存储器控制电路单元，其中所述第二读取指令序列更用以指示读取所述实体单元中不包含所述至少一第一实体单元的至少一第二实体单元，以获得所述第二数据。
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