KR20220021992A - 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치 - Google Patents

비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치 Download PDF

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박세준
신창환
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Abstract

본 발명의 저장 장치의 동작 방법은, 제어기에서 비휘발성 메모리 장치의 메모리 블록을 재사용할 때, 메모리 블록의 웨어-아웃(wear-out) 패턴을 읽는 단계, 상기 제어기에서 상기 읽혀진 웨어-아웃 패턴에 대응하는 동작 모드를 선택하는 단계, 및 상기 제어기에서 상기 선택된 동작 모드를 상기 비휘발성 메모리 장치로 전송하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치{NON-VOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF, CONTROLLER FOR CONTROLLING THE SAME, AND STORAGE DEVICE HAVING THE SAME}
본 발명은 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치에 관한 것이다.
일반적으로, 비휘발성 메모리로써 플래시 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. 최근 eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage), SSD(Solid State Drive), 및 메모리 카드 등의 플래시 메모리를 포함하는 저장 장치가 널리 사용되고 있다. 저장 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다. 저장 장치의 신뢰성을 향상시킬 수 있는 기술에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 데이터의 신뢰성을 향상시키는 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치를 제공하는 데 있다.
본 발명의 실시 에에 따른 저장 장치의 동작 방법은, 제어기에서 비휘발성 메모리 장치의 메모리 블록을 재사용할 때, 메모리 블록의 웨어-아웃(wear-out) 패턴을 읽는 단계; 상기 제어기에서 상기 읽혀진 웨어-아웃 패턴에 대응하는 동작 모드를 선택하는 단계; 및 상기 제어기에서 상기 선택된 동작 모드를 상기 비휘발성 메모리 장치로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메탈 패드를 갖는 메모리 셀 영역; 및 제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고, 상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 페리 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 상기 페리 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및 상기 페리 회로 영역에서, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 고급 동작을 수행하는 제어 로직을 포함하고, 상기 고급 동작은 신뢰성 개선을 위하여 노멀 동작 모드와 다른 고급 동작 모드에 따른 프로그램 동작, 리드 동작, 혹은 이레이즈 동작을 포함할 수 있다.
본 발명의 실시 예에 따른 제어기는, 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 제어 신호들을 제공하는 제어 핀들; 상기 적어도 하나의 비휘발성 메모리 장치로부터 메모리 블록에 대한 패트롤 리드 동작의 데이터를 수신하고, 상기 수신된 데이터의 에러를 정정하는 에러 정정 회로; 및 상기 에러 정정 회로에서 에러 정정된 개수가 기준값 이상할 때, 상기 메모리 블록에 대한 리클레임을 수행하고, 상기 메모리 블록에 대한 웨어-아웃 이유를 판별하고, 상기 웨어-아웃 이유에 대한 웨어-아웃 패턴을 상기 메모리 블록에 기록하고, 상기 메모리 블록을 재사용할 때 상기 웨어-아웃 패턴을 읽고, 상기 웨어-아웃 패턴에 따른 동작 모드를 선택하고, 상기 선택된 동작 모드에 따라 상기 적어도 하나의 비휘발성 메모리 장치의 상기 메모리 블록에 프로그램 동작, 리드 동작 혹은 이레이즈 동작을 수행하는 적어도 하나의 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 제공하는 제어 핀들로 연결되고, 상기 적어도 하나의 비휘발성 메모리로부터 데이터를 읽도록 구현된 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 신뢰성 개선을 위한 코어 동작을 수행하고, 상기 제어기는, 상기 코어 동작을 수행할 비휘발성 메모리 장치의 메모리 블록의 웨어-아웃 패턴을 체크하고; 상기 웨어-아웃 패턴을 이용하여 워드라인 리커버리 모드를 선택하고, 상기 제어기에서 상기 선택된 워드라인 리커버리 모드에 따라 상기 코어 동작을 수행하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치는, 메모리 블록의 웨어-아웃 정보를 이용하여 최적의 동작 모드를 선택하고, 선택된 최적의 동작 모드에 따라 코어 동작을 수행함으로써, 메모리 블록의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치는, 메모리 블록의 신뢰성을 향상시킴에 따라 수명을 늘어나게 할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이고, 도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록에 대한 회로도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록 관리 방법을 개념적으로 설명하는 도면이다.
도 6은 본 발명의 실시 예에 따른 저장 장치의 동작 모드를 설명하는 흐름도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 웨어-아웃 패턴을 저장하는 방식들을 예시적으로 보여주는 도면들이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 동작 모드 관리 모듈의 모드 선택을 개념적으로 보여주는 도면들이다.
도 9a, 도 9b, 및 도 9c는 동작 모드와 함께 전송하는 이레이즈 커맨드, 프로그램 커맨드, 및 리드 커맨드를 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 프로그램 종류에 따른 동작 모드의 선택을 개념적으로 보여주는 도면이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 리커버리 동작을 개념적으로 보여주는 도면들이다.
도 12는 본 발명의 실시 예에 따른 리드 동작의 워드라인 리커버리 제어 동작을 예시적으로 보여주는 도면이다.
도 13a, 도 13b, 및 도 13c는 워드라인 리커버리 제어 동작을 수행하는 방식들을 예시적으로 보여주는 도면들이다.
도 14는 본 발명의 실시 예에 따른 워드라인 리커버리 전류의 방전 패스를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 리커버리 모드 테이블을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 17a은 본 발명의 실시 예에 따른 저장 장치의 리클레임 동작을 예시적으로 보여주는 흐름도이다.
도 17b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 18은 본 발명의 따른 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치에서 웨어-아웃 정보를 근거로 하여 최적의 동작 모드에 따라 동작을 수행하는 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 20은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법은, 메모리 블록을 재사용할 때 웨어 아웃(wear-out) 정보에 따라 최적의 동작 모드를 선택하고, 신뢰성 향상을 위하여 선택된 최적의 동작 모드에 따라 코어 동작(프로그램 동작, 리드 동작, 이레이즈 동작 등)을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 제어 로직(150)을 포함하도록 구현될 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)를 포함할 수 있다. 복수의 페이지들(Page 1 ~ Page m)의 각각은, 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다.
또한, 복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은, 무효화 블록으로 처리될 때 웨어-아웃(wear-out) 정보를 저장하도록 구현될 수 있다. 실시 예에 있어서, 웨어-아웃 정보는 특정 패턴을 포함할 수 있다. 여기서 특정 패턴의 웨어-아웃 정보는 대응하는 메모리 블록 내부의 사전에 결정된 위치(셀 영역 혹은 스페어 영역)에 저장될 수 있다. 하지만, 본 발명의 웨어-아웃 정보가 반드시 여기에 제한될 필요는 없다. 메모리 블록의 웨어-아웃 정보는 특정 패턴으로 저장되지 않을 수도 있다. 예를 들어, 웨어-아웃 정보는 구조적 특성 정보, 워드라인 프로파일(profile) 정보, 혹은 싸이클 특성 정보를 포함할 수 있다.
제어 로직(150)은 제어기(CNTL; 200)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 수신된 커맨드(CMD)에 대응하는 동작(프로그램 동작, 리드 동작, 이레이즈 동작 등)을 어드레스(ADD)에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다.
또한, 제어 로직(150)은 고급 동작 회로(155)를 포함할 수 있다. 고급 동작 회로(155)는 노멀 동작 모드와 다른 고급 동작 모드에 따라 동작(프로그램 동작, 리드 동작, 이레이즈 동작)을 수행하도록 구현될 수 있다. 여기서 고급 동작 모드는 제어기(200)로부터 수신된 신뢰성을 개선하기 위한 최적의 동작 모드일 수 있다.
제어기(CNTL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/이레이즈 동작을 수행할 수 있다.
또한, 제어기(200)는 동작 모드 관리 모듈(211)을 포함할 수 있다. 동작 모드 관리 모듈(211)은 메모리 블록을 재사용 할 때, 비휘발성 메모리 장치(100)로부터 대응하는 메모리 블록의 웨어-아웃(wear-out) 정보를 읽고, 읽혀진 웨어-아웃 정보를 근거로 하여 메모리 블록의 최적의 동작 모드를 선택하고, 선택된 최적의 동작 모드를 비휘발성 메모리 장치(100)로 전송할 수 있다. 실시 예에 있어서, 동작 모드 관리 모듈(211)은 하드웨어적, 소프트웨어적, 혹은 펌웨어적으로 구현될 수 있다. 실시 예에 있어서, 동작 모드 관리 모듈(211)은 도시되지 않았지만 제어기(200)의 내부의 적어도 하나의 프로세서에서 실행될 수 있다.
일반적인 저장 장치는, 메모리 블록을 재사용할 때, 메모리 블록의 신뢰성 특성에 상관없이 동일한 동작 모드에 따라 동작을 수행하고 있다. 이는 재사용된 메모리 블록의 신뢰성 문제를 야기할 수 있다.
반면에, 본 발명의 실시 예에 따른 저장 장치(10)는, 메모리 블록을 재사용할 때, 우선적으로 메모리 블록의 신뢰성 특성을 지시하는 웨어-아웃 정보를 읽고, 웨어-아웃 정보를 근거로 하여 신뢰성을 개선하는 최적의 동작 모드를 선택하고, 선택된 최적의 동작 모드에 따라 동작을 수행함으로써, 재사용 후 메모리 블록의 신뢰성을 크게 개선할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼 회로(140), 제어 로직(150), 전압 발생기(160), 및 셀 카운터(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트 라인(BLs)이나, 워드 라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 이레이즈 되거나, 읽혀질 수 있다. 일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 이레이즈 동작은 블록단위로 수행되고 있다.
로우 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드 라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드 라인에 리드 전압을 인가하고, 비선택 워드 라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 쓰기 드라이버로 혹은 센싱 증폭기로 동작하도록 구현될 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트 라인들로 프로그램 될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 혹은 검증 리드 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 센싱 할 수 있다. 페이지 버퍼 회로(130)에 포함되는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)의 각각은 적어도 하나의 비트 라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은, OVS(on-chip valley search) 동작을 수행하기 위한 센싱 및 래치를 수행하도록 구현될 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 복수의 센싱 동작을 통해서 센싱 된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 아래에서 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 어느 하나의 상태를 식별하기 위하여 복수의 센싱 동작들을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 센싱 된 복수의 데이터 중에서 최적의 데이터를 선택 혹은 출력할 수 있다.
입출력 버퍼 회로(140)는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공한다. 입출력 버퍼 회로(140)는 외부에서 제공되는 커맨드(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼 회로(140)는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로(140)는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 외부로부터 전달되는 커맨드(CMD)에 응답하여 로우 디코더(120) 및 페이지 버퍼 회로(130)를 제어하도록 구현될 수 있다.
제어 로직(150)은 신뢰성 개선을 위한 최적의 동작 모드로 동작을 수행하는 고급 동작 회로(155)를 포함할 수 있다. 고급 동작 회로(155)는 신뢰성 개선을 위한 최적의 동작을 위해 페이지 버퍼 회로(130)와 전압 발생기(160)를 제어하도록 구현될 수 있다. 예를 들어, 고급 동작 회로(155)는, 신뢰성 개선을 위하여 워드라인의 플로팅 상태를 최적의 상태로 설정하는 워드라인 리커버리 제어를 수행할 수 있다.
한편, 제어 로직(150)은 복수 센싱 된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행하도록 구현될 수 있다. 최적 데이터의 선택을 위해서 제어 로직(150)는 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 인가될 다양한 종류의 워드 라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드 라인들로 인가되는 워드 라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다.
셀 카운터(170)는 페이지 버퍼 회로(130)에 센싱된 데이터로부터 특정 문턱전압 범위에 해당하는 메모리 셀들을 카운트하도록 구현될 수 있다. 예를 들어, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 센싱된 데이터를 처리함으로써, 특정 문턱전압 범위의 문턱전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 제어기(200)로부터 수신된 신뢰성 개선을 위한 최적의 동작 모드에 따라 프로그램/리드/이레이즈 동작을 수행함으로써, 신뢰성을 개선할 수 있다.
도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3a을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착 될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3a에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되지만, 본 발명이 여기에 제한되지 않을 것이다.
도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 메모리 블록(BLKb 도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3a을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착 될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3a에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되지만, 본 발명이 여기에 제한되지 않을 것이다.
도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 BiCS(bit cost scalable) 구조로 구현될 수 있다. 메모리 블록(BLKb)은 복수의 스트링들(NS)을 포함할 수 있다.
각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함할 수 있다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결될 수 있다. 스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층 됨으로써 형성될 수 있다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함할 수 있다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성될 수 있다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성될 수 있다. 도 3b에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현될 수 있다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다. 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 BiCS(bit cost scalable) 구조로 구현될 수 있다.
각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함할 수 있다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결될 수 있다. 스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층 됨으로써 형성될 수 있다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함할 수 있다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성될 수 있다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성될 수 있다. 도 3b에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현될 수 있다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 4는 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록(BLK1)에 대한 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 3차원 구조의 메모리 블록(BLK1)이 도시된다. 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 로우 방향(row direction) 및 컬럼 방향(column direction)을 따라 배치되어 로우들 및 컬럼들을 형성할 수 있다.
실시 예에 있어서, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 로우를 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 컬럼을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 컬럼을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1 ~ MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1 ~ MC8)은 직렬 연결되며, 로우 방향 및 컬럼 방향에 의해 형성된 평명에 수직 방향인 높이 방향(height direction)으로 적층 될 수 있다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1 ~ MC8) 및 비트라인(BL) 사이에 제공될 수 있다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1 ~ MC8) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
실시 예에 있어서, 복수의 메모리 셀들(MC1 ~ MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예를 들어, 복수의 메모리 셀들(MC1 ~ MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예를 들어, 동일한 로우의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 로우의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 로우의 셀 스트링들(CS11, CS12)의 제 1 접지 선택 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 마찬가지로, 동일한 높이의 제 2 스트링 선택 트랜지스터들(SSTb) 중 동일한 로우의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 로우의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예를 들어, 제 1 로우의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 로우의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결될 수 있다.
도시되지는 않았지만, 동일한 로우의 셀 스트링들의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 로우의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 로우의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
실시 예에 있어서, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결될 수 있다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결될 수 있다.
제 1 메모리 블록(BLK1)에서, 이레이즈는 메모리 블록 단위 혹은 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 이레이즈가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 이레이즈 요청에 따라 동시에 이레이즈 될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 이레이즈 요청에 따라 동시에 이레이즈 되고, 나머지 일부는 이레이즈 금지될 수 있다. 이레이즈 되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 이레이즈 금지된 메모리 셀들에 연결된 워드 라인은 플로팅 될 수 있다.
한편, 도 4에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 셀 스트링들의 개수, 로우의 개수, 컬럼의 개수, 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들은 제한되지 않는다고 이해되어야 할 것이다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 블록 관리 방법을 개념적으로 설명하는 도면이다. 도 5를 참조하면, 초기 유효 블록은 노멀 동작이 수행될 수 있다. 이후 메모리 블록이 웨어-아웃이 됨으로써, 저장 장치(10)의 블록 관리 정책에 따라 유효 블록이 무효 블록으로 처리될 수 있다. 이때, 메모리 블록을 무효 블록으로 처리할 때, 웨어-아웃 정보가 저장될 수 있다. 이후에, 저장 장치(10)는 블록 관리 정책에 따라 무효 블록을 재사용할 수 있다. 이때, 저장 장치(10)는 웨어-아웃 정보를 이용하여 재사용하는 메모릴 블록에 대하여 신뢰성 개선을 위한 고급 동작으로 수행할 수 있다. 고급 동작은 노멀 동작과 다른 코어 동작(프로그램 동작, 리드 동작, 이레이즈 동작)을 수행할 수 있다.
실시 예에 있어서, 고급 동작은 프로그램 동작, 검증 동작, 혹은 리드 동작 후에, WL Recovery Control 동작을 포함할 수 있다. 실시 예에 있어서, WL Recovery Control은 WL Recovery Time 제어 / Level 제어 / Path를 통한 Slope 제어를 포함할 수 있다. 실시 예에 있어서, 웨어-아웃 정보에 따라 Shallow 이레이즈 동작 혹은 Deep 이레이즈 동작의 ERASE 수준이 결정될 수 있다.
실시 예에 있어서, 웨어-아웃 정보에 따라 프로그램 상태의 검증 레벨이 가변 될 수 있다. 예를 들어, 고급 동작에서 상위 프로그램 상태의 검증 레벨은 하향될 수 있다.
실시 예에 있어서, 웨어-아웃 정보에 따라 멀티-비트 프로그램 동작이 가변될 수 있다. 예를 들어, 노멀 동작에서 TLC 프로그램 동작을 수행하지만, 고급 동작에서 MLC/SLC 프로그램 동작이 수행될 수 있다.
실시 예에 있어서, 웨어-아웃 정보에 따라 프로그램 방식(program scheme)dl 가변 될 수 있다. 예를 들어, 노멀 동작에서는 HSP(high speed program)가 사용되고, 고급 동작에서는 SUN WHO PGM이 사용될 수 있다.
도 6은 본 발명의 실시 예에 따른 저장 장치(10)의 동작 모드를 설명하는 흐름도이다. 도 6을 참조하면, 저장 장치(10)의 제어기(200, 도 1 참조)는 동작을 수행할 메모리 블록이 재사용 블록인 지를 판별할 수 있다(S110). 만일, 메모리 블록이 재사용 블록일 때, 제어기(200)는 신뢰성 개선을 위한 고급 동작 모드를 선택하고, 선택된 고급 동작 모드를 최적의 동작 모드로 비휘발성 메모리 장치(100, 도 1 참조)로 전송할 수 있다(S120). 반면에, 메모리 블록이 재사용 블록이 아닐 때, 제어기(200)는 노멀 동작 모드를 선택하고, 선택된 노멀 동작 모드를 최적의 동작 모드로 비휘발성 메모리 장치(100)로 전송할 수 있다(S125).
한편, 본 발명의 실시 예에 따른 저장 장치(10)는 메모리 블록을 무효화시킬 때(방치할 때) 웨어-아웃 정보에 대응하는 웨어-아웃 패턴을 저장할 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 웨어-아웃 패턴을 저장하는 방식들을 예시적으로 보여주는 도면들이다.
도 7a를 참조하면, 웨어-아웃 패턴은 적어도 하나의 SLC(single level cell)에 저장될 수 있다. 웨어-아웃 특성이 전하 손실일 경우, 웨어-아웃 패턴은 이레이즈 상태(E)로 기록될 수 있다. 반면에, 웨어-아웃이 전하 이득일 경우, 웨어-아웃 패턴은 프로그램 상태(E)로 기록될 수 있다. 실시 예에 있어서, 웨어-아웃 패턴을 저장하는 적어도 하나의 SLC는 재사용할 메모리 블록의 사전에 결정된 워드라인에 연결된 셀일 수 있다. 다른 실시 예에 있어서, 웨어-아웃 패턴을 저장하는 적어도 하나의 SLC는 재사용할 메모리 블록이 아닌 유효한 메모리 블록의 사전에 결정된 워드라인에 연결된 셀일 수 있다. 실시 예에 있어서, 웨어-아웃 패턴을 저장하는 적어도 하나의 SLC는 사용자 블록에 포함될 수 있다. 다른 실시 예에 있어서, 웨어-아웃 패턴을 저장하는 적어도 하나의 SLC는 메타 블록에 포함될 수 있다.
도 7b를 참조하면, 웨어-아웃 패턴은 적어도 하나의 플래그 셀(flag cell)에 저장될 수 있다. 메인 셀 프로그램 동작에 의해, 사용자 데이터는 도 7b에 도시된 바와 같이 TLC(triple level cell)에 저장될 수 있다. 플래그 셀 프로그램 동작에 의해, 도7b에 도시된 바와 같이 웨어-아웃 패턴이 플래그 셀에 저장될 수 있다. 예를 들어, 제 4 검증 레벨(Vvr4)은 웨어-아웃 패턴의 상태를 구분하는 레벨일 수 있다. 플래그 셀이 제 4 검증 레벨(Vvr4)에 의해 온-셀일 경우, 웨어-아웃 패턴은 전하 손실을 지시할 수 있다. 반면에 플래그 셀이 제 4 검증 레벨(Vvr4)에 의해 오프-셀일 경우, 웨어-아웃 패턴은 전하 이득을 지시할 수 있다.
한편, 본 발명의 웨어-아웃 패턴을 구분하는데 사용하는 메모리 셀의 비트 개수 혹은 검증 레벨은 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 본 발명의 저장 장치(10)의 동작 모드 관리 모듈(211, 도 1 참조)이 메모리 블록이 재사용일 때 고급 동작 모드를 선택한다고 설명하였지만, 본 발명의 메모리 블록이 무효 블록에서 재사용될 때에 고급 동작 모드가 선택된다고 제한되지 않는다고 이해되어야 할 것이다. 본 발명은 메모리 블록의 웨어-아웃 정보에 근거로 하여 노멀 동작 모드 혹은 고급 동작 모드를 선택할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 동작 모드 관리 모듈의 모드 선택을 개념적으로 보여주는 도면들이다. 도 8a을 참조하면, 동작 모드 관리 모듈(211)는 동작을 수행할 메모리 블록의 웨어-아웃 정보를 수신하고, 웨어-아웃 정보를 근거로 하여 노멀 동작 모드(NOM) 혹은 고급 동작 모드(AOM)를 선택할 수 있다. 도 8b를 참조하면, 동작 모드 관리 모듈(211)은 웨어-아웃 정보와 환경 정보(P/E 싸이클, 리드 싸이클, 경과 시간 정보, 온도 정보, 블록 위치 정보 등)을 수신하고, 수신된 웨어-아웃 정보와 환경 정보를 종합적으로 반영하여 노멀 동작 모드(NOM)를 선택하거나 고급 동작 모드(AOM)를 선택할 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치(10)의 제어기(200)는 커맨드를 전송할 때 동시에 최적의 동작 모드를 전송할 수 있다.
도 9a, 도 9b, 및 도 9c는 동작 모드와 함께 전송하는 이레이즈 커맨드, 프로그램 커맨드, 및 리드 커맨드를 예시적으로 보여주는 도면들이다.
도 9a에 도시된 바와 같이, 노멀 동작 모드(NOM)과 이레이즈 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 노멀 이레이즈 동작을 수행할 수 있다. 고급 동작 모드(AOM)과 이레이즈 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 고급 이레이즈 동작을 수행할 수 있다.
도 9b에 도시된 바와 같이, 노멀 동작 모드(NOM)과 프로그램 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 노멀 프로그램 동작을 수행할 수 있다. 고급 동작 모드(AOM)과 프로그램 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 고급 프로그램 동작을 수행할 수 있다.
도 9c에 도시된 바와 같이, 노멀 동작 모드(NOM)과 리드 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 노멀 리드 동작을 수행할 수 있다. 고급 동작 모드(AOM)과 리드 커맨드가 수신될 때, 비휘발성 메모리 장치(100)는 고급 리드 동작을 수행할 수 있다.
한편, 도 9a, 도 9b, 도 9c에 도시된 고급 이레이즈 동작, 고급 프로그램 동작, 고급 리드 동작은 노멀 모드의 그것들보다 신뢰성 개선을 향상시키는 동작을 포함할 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치(10)는 프로그램의 종류에 따라 고급 동작 모드를 선택할 수 있다.
도 10은 본 발명의 실시 예에 따른 프로그램 종류에 따른 동작 모드의 선택을 개념적으로 보여주는 도면이다. 도 10를 참조하면, 디폴트 프로그램 동작은 노멀 동작 모드로 수행될 수 잇다. 반면에, 재프로그램(reprogram) 동작 혹은 리클레임(reclaim) 동작은 웨어-아웃 정보를 이용한 고급 동작 모드로 수행될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100, 도 1 참조)는 신뢰성 개선을 위한 워드라인 리커버리 제어(wordline recovery control) 동작을 수행할 수 있다. 여기서 워드라인 리커버리 제어 동작은, 워드라인 리커버리 동작을 수행할 때 플로팅 되는 워드라인 전압을 설정하는 동작을 포함할 수 있다. 일반적으로 플로팅 채널을 사용하는 플래시 메모리 장치는 워드라인 투 채널 포텐셜(WL to Channel Potential)에 따라 리텐션(retention) 특성의 최적이 존재한다. 따라서, 워드라인 리커버리 제어를 통한 신뢰성 개선이 가능하다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 워드라인 리커버리 동작을 개념적으로 보여주는 도면들이다.
도 11a를 참조하면, 메모리 셀의 정보 저장 층의 전자들은 환경에 따라 채널로 손실되거나 채널로부터 유입될 수 있다. 이러한 전하의 이동은 메모리 셀의 열화를 의미한다. 그런데 이러한 메모리 셀의 상태에 따라 워드라인(WL)의 플로팅 상태를 가변 할 때, 이후 메모리 셀의 열화 수준이 개선될 수 있다.
도 11b에 도시된 바와 같이, 메모리 셀의 전하 손실 상태를 지시할 때, 제 1 고급 리커버리 레벨(ARL1)로 워드라인 리커버리 동작이 수행될 수 있다. 이 경우, 플로팅 워드라인(WL)은 노멀 동작의 리커버리 레벨(NRL)보다 높은 설정된 워드라인 레벨(ARL1 > NRL)을 갖는다. 플로팅 워드라인(WL)의 전압을 상대적으로 높게 설정함으로써, 전하 손실이 그렇지 않는 경우보다 상대적으로 줄어들 수 있다.
반대로, 도 11b에 도시된 바와 같이, 메모리 셀의 전하 이득 상태를 지시할 때, 제 2 고급 리커버리 레벨(ARL2)로 워드라인 리커버리 동작이 수행될 수 있다. 이 경우, 플로팅 워드라인(WL)은 노멀 동작의 리커버리 레벨(NRL)보다 낮게 설정된 워드라인 레벨(ARL2 < NRL)을 갖는다. 플로팅 워드라인(WL)의 전압을 상대적으로 낮게 설정함으로써, 전하 이득이 그렇지 않는 경우보다 상대적으로 줄어들 수 있다. 이러한 워드라인 리커버리 제어 동작은, 웨어-아웃 정보를 근거로 한 맞춤형 신뢰성 향상 동작일 수 있다.
한편, 본 발명의 실시 예에 따른 워드라인 리커버리 제어 동작은, 최종 플로팅 워드라인을 레벨을 제어하기 위하여 다양한 방식에 의해 구현될 수 있다.
도 12는 본 발명의 실시 예에 따른 리드 동작의 워드라인 리커버리 제어 동작을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 워드라인 리커버리 제어 동작은, 리커버리 레벨을 제어하는 것, 리커버리 슬롭을 제어하는 것, 혹은 리커버리 시간을 제어하는 것을 포함할 수 있다.
도 13a, 도 13b, 및 도 13c는 워드라인 리커버리 제어 동작을 수행하는 방식들을 예시적으로 보여주는 도면들이다.
도 13a를 참조하면, 리커버리 레벨을 가변함으로써 워드라인 투 포텐셜을 조절하는 워드라인 리커버리 제어 동작이 도시된다. 메모리 블록의 웨어-아웃 정보가 전하 이득을 지시할 때, 도 13b에 도시된 바와 같이, 선택 워드라인의 리커버리 레벨은 노멀 동작 모드의 그것보다 낮게 설정될 수 있다. 또한, 선택 워드라인의 리커버리 레벨은 비선택 워드라인의 리커버리 레벨보다는 높게 설정될 수 있다. 한편, 이러한 리커버리 레벨의 변화는 실시 예에 불과하다고 이해되어야 할 것이다.
도 13b를 참조하면, 리커버리 타임을 가변함으로써 워드라인 투 포텐셜을 조절하는 워드라인 리커버리 제어 동작이 도시된다. 도 13b에 도시된 바와 같이, 리커버리 시간을 짧게 하는 것은, 그렇지 않는 것보다 플로팅 된 워드라인 레벨을 낮출 수 있다. 한편, 이러한 리커버리 타임과 리커버리 레벨의 사이의 이러한 변화는 실시 예에 불과하다고 이해되어야 할 것이다.
도 13c를 참조하면, 리커버리 패스(path)을 가변함으로써 워드라인 투 포텐셜을 조절하는 워드라인 리커버리 제어 동작이 도시된다. 도 13c에 도시된 바와 같이, 워드라인 리커버리 전류의 방전 패스를 어떻게 설정하느냐에 따라 플로팅 워드라인의 레벨이 변화가 나타날 수 있다. 예를 들어, 워드라인 리커버리 전류를 메모리 셀 어레이 쪽을 방전하는 것은 로우 디코더 쪽으로 방전할 보다 리커버리 레벨을 낮출 수 있다. 한편, 이러한 리커버리 방전 패스와 리커버리 레벨의 사이의 이러한 변화는 실시 예에 불과하다고 이해되어야 할 것이다.
도 14는 본 발명의 실시 예에 따른 워드라인 리커버리 전류의 방전 패스를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 워드라인 리커버리 전류는 i) 어드레스 디코더(X-DEC) 방향으로 방전되거나, ii) 스택된 메모리 블록(MAT)의 방향(즉, 페리 영역 방향)으로 방전될 수 있다. 이러한 리커버리 전류의 방전 패스에 따라 플로팅 된 워드라인의 리커버리 레벨이 달라질 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 리커버리 동작에서 방전 패스를 선택할 수 있도록 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 워드라인 리커버리 제어 동작은 워드라인 리커버리 모드 테이블에 의해 수행될 수 있다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 리커버리 모드 테이블을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 워드라인 리커버리 모드 테이블은 기록된 웨어-아웃 정보에 따라 리커버리 타임, 리커버리 패스, 리커버리 레벨을 포함할 수 있다. 워드라인 리커버리 제어 동작은 워드라인 리커버리 모드 테이블에 따라 수행될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 무효 블록의 방치 패턴을 체크하고, 재프로그램 혹은 리클레임 쓰기 동작시 워드라인 리커버리 모드 테이블을 근거로 하여, 워드라인 리커버리 레벨 제어 동작을 수행할 수 있다. 이로서, 본 발명의 비휘발성 메모리 장치(100)는 종래의 그것보다 비교하여 신뢰성 특성을 크게 개선할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치(10)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16을 참조하면, 저장 장치(10)는 아래와 같이 동작할 수 있다.
제어기(200, 도 1 참조)는 동작을 수행할 메모리 블록의 웨어-아웃 정보를 읽을 수 있다(S210). 제어기(200)는 웨어-아웃 정보를 근거로 하여 최적의 동작 모드를 선택할 수 있다(S220). 제어기(200)는 최적의 동작 모드와 동작 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S230).
도 17a은 본 발명의 실시 예에 따른 저장 장치(10)의 리클레임 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 17a를 참조하면, 저장 장치(10)의 리클레임 동작은 다음과 같이 진행될 수 있다.
저장 장치(10)의 제어기(200, 도 1 참조)는 주기적으로 혹은 비주기적으로 쓰여진 블록(혹은 유효 블록)에 대한 패트롤 리드(patrol read) 동작을 수행할 수 있다(S310). 여기서 패트롤 리드 동작은 메모리 블록의 사전에 결정된 위치에 대한 리드 동작을 포함할 수 있다. 실시 예에 있어서, 패트롤 리드 동작은 백그라운드 동작으로 수행될 수 있다.
패트롤 리드 동작의 수행 결과로써, 제어기(200)는 에러 정정 회로에서 에러의 개수(ECC_N)가 기준값(REF) 보다 큰 지를 판별할 수 있다. 에러의 개수(ECC_N)가 기준값(REF) 보다 크지 않을 때, S310 단계가 진입될 수 있다. 반면에, 에러의 개수(ECC_N)가 기준값(REF) 보다 클 때, 제어기(200)는 메모리 블록에 대한 리클레임 동작을 수행할 수 있다(S330). 이에 새로운 블록에 메모리 블록의 유효 데이터가 프로그램 될 수 있다. 이후에, 제어기(200)는 오리지널 메모리 블록의 웨어-아웃 특성을 확인할 필요가 있는 지를 판별할 수 있다(S340). 만일, 오리지널 메모리 블록의 웨어-아웃 특성을 판별할 필요성이 있을 때, 제어기(200)는 오리지널 메모리 블록의 리텐션 특성을 파악할 수 있다. 이러한 리텐션 특성은 메모리 블록 내의 특정 워드라인에 연결된 메모리 셀들의 산포 특성을 근거로 결정될 수 있다. 실시 예에 있어서, 리텐션 특성은 문턱 전압 산포에 대응하는 셀 카운트 정보를 근거로 파악될 수 있다. 이후에, 제어기(200)는 오리지널 메모리 블록에 파악된 리텐션 특성에 대응하는 웨어-아웃 패턴을 쓸 수 있다(S350). 이후 리클레임 동작이 완료될 수 있다. 또한, 오리지널 메모리 블록에 대한 웨어-아웃 특성을 판별할 필요가 없을 때, 곧바로 리클레임 동작이 완료될 수 있다.
도 17b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 17b를 참조하면, 비휘발성 메모리 장치(100)는 다음과 같이 동작할 수 있다.
비휘발성 메모리 장치(100)는 제어기(200)의 요청에 따라 메모리 블록의 웨어-아웃 패턴을 체크할 수 있다(S410). 여기서 메모리 셀의 상태 혹은 플래그 셀의 상태를 통하여 웨어-아웃 패턴이 체크될 수 있다. 이후에, 비휘발성 메모리 장치(100)는 체크된 웨어-아웃 패턴에 딸라 워드라인 리커버리 모드를 선택할 수 있다(S420). 여기서 워드라인 리커버리 모드는 타임/슬롭/레벨 제어에 따라 다양하게 설정될 수 있다. 실시 예에 있어서, 워드라인 리커버리 모드는 제어기(200)에 의해 설정될 수 있다. 다른 실시 예에 있어서, 워드라인 리커버리 모드는 체크된 웨어-아웃 정보에 따라 비휘발성 메모리 장치(100)의 내부적으로 설정될 수 있다.
이후에, 비휘발성 메모리 장치(100)는 선택된 워드라인 리커버리 모드를 이용하여 이레이즈/프로그램/리드 동작을 수행할 수 있다(S430).
도 18은 본 발명의 따른 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 18를 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 제어기(200a)를 포함할 수 있다.
제어기(CNTL; 200a)는 제어 신호들(CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드 혹은 어드레스를 래치 함으로써, 프로그램 동작/리드 동작/소거 동작을 수행할 수 있다.
제어기(200a)는 저장 장치(20)의 전반적인 동작을 제어하도록 구현될 수 있다. 제어기(200a)는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(quality of service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 전압 레벨 관리, 소거/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(redundant array of inexpensive disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
또한, 제어기(200a)는 인공 지능 프로세서(212) 및 에러 정정 회로(230)를 포함할 수 있다. 인공 지능 프로세서(212)는 인공 지능을 이용하여 도 1 내지 도 17b에서 설명된 바와 같이 메모리 블록의 웨어-아웃 정보를 이용하여 메모리 블록의 동작 모드를 최적으로 관리할 수 있다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다. 또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치(10)에서 웨어-아웃 정보를 근거로 하여 최적의 동작 모드에 따라 동작을 수행하는 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 19를 참조하면, 저장 장치(10)의 동작은 다음과 같이 진행될 수 있다.
저장 장치(10)의 제어기(CNTL)는 내부 정책에 따라 어느 하나의 메모리 블록에 대한 패트롤 리드 동작을 비휘발성 메모리 장치(NVM)에 요청할 수 있다(S11). 제어기(CNTL)는 패트롤 리드 동작에 대응하는 데이터를 제어기(CNTL)로 전송할 수 있다(S12).
이 후에, 제어기(CNTL)는 비휘발성 메모리 장치(NVM)로부터 수신된 리드 데이터에 대한 에러 정정 동작을 수행할 수 있다(S13). 이후에, 에러 정정 동작의 수행 결과로써, 리클레임 동작이 필요한 지가 판별될 수 있다(S14). 리클레임 동작이 필요하지 않다면, 다른 메모리 블록에 대한 패트롤 리드 동작이 수행될 수 있다.
반면에, 리클레임 동작이 필요하다면, 제어기(CNTL)는 메모리 블록에 대한 리클레임 요청을 비휘발성 메모리 장치(NVM)로 전송할 수 있다(S15). 제어기(CNTL)는 리클레임 완료를 수신하고(S16), 메모리 블록에 대한 웨어-아웃 이유를 체크하도록 비휘발성 메모리 장치(NVM)로 전송할 수 있다(S17). 제어기(CNTL)는 비휘발성 메모리 장치(NVM)로부터 웨어-아웃 이유에 대응하는 정보를 수신하고(S18), 수신된 웨어-아웃 정보에 대응하는 웨어-아웃 패턴을 메모리 블록에 쓰도록 비휘발성 메모리 장치(NVM)로 요청할 수 있다(S19). 이후 메모리 블록이 방치 될 수 있다.
이후에, 방치된 메모리 블록을 재사용하고자 할 때, 제어기(CNTL)는 메모리 블록에 웨어-아웃 패턴을 읽도록 비휘발성 메모리 장치(NVM)로 요청할 수 있다(S20). 이 후에, 제어기(CNTL)는 비휘발성 메모리 장치(NVM)로부터 웨어-아웃 패턴을 수신할 수 있다(S21). 이 후에, 제어기(CNTL)는 메모리 블록에 웨어-아웃 패턴을 이용한 동작을 비휘발성 메모리 장치(NVM)로 요청할 수 있다(S22). 이 후에, 제어기(CNTL)는 동작 완료를 비휘발성 메모리 장치(NVM)로부터 수신할 수 있다(S23).
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 동작 모드 관리 동작은 인공 지능을 위한 별도의 프로세서에서 진행될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 20은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄 혹은 텅스텐으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 20에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다.제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-338; 330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 20에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 20를 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 20을 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303)를 통해 페리 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 20를 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 272b)이 형성될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)에서 페리 회로 영역(PERI)의 하부 본딩 메탈(1271b, 272b)은, 셀 영역(CELL)의 상부 본딩 메탈(1371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 페리 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 페리 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이를 포함하는 메모리 셀 영역, 및 로우 디코더, 복수의 페이지 버퍼들, 및 제어 로직 중에서 적어도 하나를 포함하는 페리 회로 영역을 포함하고, 메모리 셀 영역과 페리 회로 영역은 서로 반대의 신장 방향으로 형성된 패드들에 의해 전기적으로 연결될 수 있다.
실시 예에 있어서, 메모리 셀 영역은 제 1 웨이퍼에 형성되고, 페리 회로 영역은 제 1 웨이퍼와 다른 제 2 웨이퍼에 형성될 수 있다.
일반적으로 VNAND(vertical nand flash memory)는 WL to Channel Potential에 따라 서로 다른 Retention 특성을 가질 수 있다. WL to Channel Potential이 높을 경우, 상위 State의 Charge Loss가 개선되지만 하위 State의 Charge Gain은 악화될 수 있다. 따라서 WL to Channel Potential에 따라 Charge Loss와 Charge Gain의 최적 Window가 존재한다. 또한, WL to Channel Potential Control은 신뢰성 개선의 효과를 가져온다. 이를 이용하여 비활성 Block을 재사용할 때, 비활성 전 Wear-Out 원인에 근거로 하여 WL(워드라인) Recovery를 Control함으로써, WL to Channel Potential 개선을 통해 신뢰성을 개선할 수 있다.
WL Recovery Control을 통하여 WL to Channel Potential 조절이 가능하다. 이는 Retention 및 신뢰성 개선의 효과를 가져올 수 있다. 비활성 Block을 재사용할 때, 별도의 Read를 통해 비활성 Block 이전의 Retention 특성을 확인하여 Charge Loss가 Worse하거나 방치 Pattern이 높다면, WL Recovery Level을 상향함으로써 Retention이 개선될 수 있다. 그 결과로써 수명이 늘어날 수 있다.
일반적으로, VNAND는 Floating Body이기 때문에 WL Recovery Level에 따라 WL to Channel Potential이 변화된다. WL Recovery Level이 낮을 때는 WL to Channel Potential이 감소함으로써 Charge Loss 특성이 악화되고 Charge Gain 특성은 개선될 수 있다. 실시 예에 있어서, WL to Channel Potential을 조절하기 위한 WL Recovery Control 방법 3가지가 제시될 수 있다. 첫 번째는 WL Recovery Time을 가변하여 WL to Channel Potential을 감소시키는 방안이다. 두 번째는 WL Recovery Path를 조절하는 MAT Cross Recovery 방안을 통해 저항을 낮추고 Recovery Slope을 개선하여 최종 WL to Channel Potential을 감소시키는 방안이다. 세 번째는 WL Recovery Level을 가변하여 WL to Channel Potential을 감소시키는 방안이다.
한편, 본 발명의 워드라인 리커버리 제어 방식은 VNAND 플래시 메모리에 제한되지 않으며, 플로팅 바디를 갖는 다양한 종류의 메모리 장치에 적용 가능하다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
150: 제어 로직
155: 고급 동작 회로
200: 제어기
211: 동작 모드 관리 모듈

Claims (20)

  1. 저장 장치의 동작 방법에 있어서,
    제어기에서 비휘발성 메모리 장치의 메모리 블록을 재사용할 때, 메모리 블록의 웨어-아웃(wear-out) 패턴을 읽는 단계;
    상기 제어기에서 상기 읽혀진 웨어-아웃 패턴에 대응하는 동작 모드를 선택하는 단계; 및
    상기 제어기에서 상기 선택된 동작 모드를 상기 비휘발성 메모리 장치로 전송하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 웨어-아웃 패턴은 상기 비휘발성 메모리 장치의 메타 영역에 저장되거나, 상기 비휘발성 메모리 장치의 상기 메모리 블록에 저장되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 웨어-아웃 패턴은 상기 메모리 블록의 전하 손실(charge loss) 혹은 전하 이득(charge gain)에 대한 정보를 갖는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 선택된 동작 모드는 신뢰성 개선을 위한 고급 동작 모드를 포함하는 방법,
  5. 제 4 항에 있어서,
    프로그램 동작, 리드 동작, 혹은 이레이즈 동작에서, 상기 고급 동작 모드는 상기 웨어-아웃 패턴에 따라 노멀 동작 모드와 다르게 워드라인 리커버리 레벨을 가변하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 메모리 블록을 재사용하기 전에, 상기 메모리 블록에 대한 패트롤 리드(patrol read) 동작을 수행하는 단계; 및
    패트롤 리드 동작 결과로써 리클레임의 필요성을 판별하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 메모리 블록에 대하여 리클레임이 필요할 때, 상기 메모리 블록에 대한리클레임을 수행하는 단계; 및
    상기 메모리 블록에 대응하는 상기 웨어-아웃 패턴을 저장하는 단계를 더 포함하는 방법.
  8. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 제 1 메탈 패드를 갖는 메모리 셀 영역; 및
    제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고,
    상기 제 1 메탈 패드와 상기 제 2 메탈 패드는 본딩 방식으로 연결되는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 메모리 셀 영역은 제 1 웨이퍼에 형성되고,
    상기 페리 회로 영역은 상기 제 1 웨이퍼와 다른 제 2 웨이퍼에 형성되는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    상기 제 1 메탈 패드에 대응하는 제 1 플러그의 신장 방향과 상기 제 2 메탈 패드에 대응하는 제 2 플러그의 신장 방향은 서로 반대인 것을 특징으로 하는 방법.
  11. 제 1 메탈 패드를 갖는 메모리 셀 영역; 및
    제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고,
    상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 페리 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더;
    상기 페리 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및
    상기 페리 회로 영역에서, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 고급 동작을 수행하는 제어 로직을 포함하고,
    상기 고급 동작은 신뢰성 개선을 위하여 노멀 동작 모드와 다른 고급 동작 모드에 따른 프로그램 동작, 리드 동작, 혹은 이레이즈 동작을 포함하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 고급 동작 모드는, 노멀 동작 모드와 다른 워드라인 리커버리 제어 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 워드라인 리커버리 제어 동작은 메모리 블록의 웨어-아웃 패턴에 따라 리커버리 레벨을 가변하는 것을 포함하는 비휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 워드라인 리커버리 제어 동작은 메모리 블록의 웨어-아웃 패턴에 따라 리커버리 타임을 가변하는 것을 포함하는 비휘발성 메모리 장치.
  15. 제 12 항에 있어서,
    상기 워드라인 리커버리 제어 동작은 메모리 블록의 웨어-아웃 패턴에 따라 리커버리 전류의 방전 패스를 가변하는 것을 포함하는 비휘발성 메모리 장치.
  16. 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 제어 신호들을 제공하는 제어 핀들;
    상기 적어도 하나의 비휘발성 메모리 장치로부터 메모리 블록에 대한 패트롤 리드 동작의 데이터를 수신하고, 상기 수신된 데이터의 에러를 정정하는 에러 정정 회로; 및
    상기 에러 정정 회로에서 에러 정정된 개수가 기준값 이상할 때, 상기 메모리 블록에 대한 리클레임을 수행하고, 상기 메모리 블록에 대한 웨어-아웃 이유를 판별하고, 상기 웨어-아웃 이유에 대한 웨어-아웃 패턴을 상기 메모리 블록에 기록하고, 상기 메모리 블록을 재사용할 때 상기 웨어-아웃 패턴을 읽고, 상기 웨어-아웃 패턴에 따른 동작 모드를 선택하고, 상기 선택된 동작 모드에 따라 상기 적어도 하나의 비휘발성 메모리 장치의 상기 메모리 블록에 프로그램 동작, 리드 동작 혹은 이레이즈 동작을 수행하는 적어도 하나의 프로세서를 포함하는 제어기.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 웨어-아웃 패턴과 환경 정보를 근거로 하여 상기 동작 모드를 선택하는 것을 특징으로 하는 제어기.
  18. 제 16 항에 있어서,
    상기 웨어-아웃 패턴에 따른 워드라인 리커버리 제어 테이블을 더 포함하는 제어기.
  19. 제 18 항에 있어서,
    워드라인 리커버리 제어 테이블은, 웨어-아웃 패턴에 대응하는 리커버리 타임 정보, 리커버리 레벨 정보, 혹은 리커버리 방전 패스 정보를 포함하는 것을 특징으로 하는 제어기.
  20. 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 제공하는 제어 핀들로 연결되고, 상기 적어도 하나의 비휘발성 메모리로부터 데이터를 읽도록 구현된 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 신뢰성 개선을 위한 코어 동작을 수행하고,
    상기 제어기는, 상기 코어 동작을 수행할 비휘발성 메모리 장치의 메모리 블록의 웨어-아웃 패턴을 체크하고; 상기 웨어-아웃 패턴을 이용하여 워드라인 리커버리 모드를 선택하고, 상기 제어기에서 상기 선택된 워드라인 리커버리 모드에 따라 상기 코어 동작을 수행하는 것을 특징으로 하는 저장 장치.
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