KR20200055585A - 랜덤 입출력 엔진을 포함하는 메모리 장치 및 그것을 포함하는 저장 장치 - Google Patents

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KR20200055585A
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Abstract

본 개시에 따르면, 저장 장치는, 기입 동작 모드에서, 저장 장치의 외부로부터 수신된 사용자 데이터를 출력하고, 독출 동작 모드에서, 독출 데이터를 입력 받도록 구성되는 메모리 컨트롤러 및 메모리 셀 어레이를 포함하고, 기입 동작 모드에서, 메모리 컨트롤러로부터 제공되는 사용자 데이터를 에러를 정정하기 위한 에러 정정 코드를 포함하는 랜덤 입출력 코드를 이용해 인코딩 하고, 독출 동작 모드에서, 데이터 입출력 회로에 의해 독출된 내부 독출 데이터를 랜덤 입출력 코드를 이용해 디코딩 함으로써 독출 데이터를 생성하도록 구성되는 랜덤 입출력 엔진을 포함하는 메모리 장치를 포함할 수 있다.

Description

랜덤 입출력 엔진을 포함하는 메모리 장치 및 그것을 포함하는 저장 장치{MEMORY DEVICE INCLUDING RANDOM INPUT AND OUTPUT ENGINE AND STORAGE DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 메모리 장치 및 저장 장치에 관한 것으로서, 자세하게는 랜덤 입출력 엔진을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 저장 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 메모리 장치는 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
메모리 장치 중 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치에서, 하나의 메모리 셀이 저장하는 데이터의 비트 수가 증가함에 따라 메모리 장치로부터 데이터를 독출하는 데에 소요되는 시간 또한 증가하고 있다. 데이터 독출 시간이 길어지는 것은 메모리 장치의 속도를 저하시킬 수 있기 때문에, 데이터 독출에 소요되는 시간을 줄이기 위한 방안이 요구되고 있다.
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치를 포함하는 저장 장치에 있어서, 데이터 독출에 소요되는 시간을 줄이고, 저장 장치의 전력 효율을 증가시키기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 저장 장치는, 기입 동작 모드에서, 저장 장치의 외부로부터 수신된 사용자 데이터를 출력하고, 독출 동작 모드에서, 독출 데이터를 입력 받도록 구성되는 메모리 컨트롤러 및 메모리 셀 어레이를 포함하고, 기입 동작 모드에서, 메모리 컨트롤러로부터 제공되는 사용자 데이터를 에러를 정정하기 위한 에러 정정 코드를 포함하는 랜덤 입출력 코드를 이용해 인코딩 하고, 독출 동작 모드에서, 데이터 입출력 회로에 의해 메모리 셀 어레이로부터 독출된 내부 독출 데이터를 랜덤 입출력 코드를 이용해 디코딩 함으로써 독출 데이터를 생성하도록 구성되는 랜덤 입출력 엔진을 포함하는 메모리 장치를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 레이어들을 포함하는 메모리 장치는, 복수의 메모리 셀들을 포함하는 제1 레이어 및 제어 로직을 포함한 주변 회로들 및 랜덤 입출력 엔진을 포함하는 제2 레이어를 포함할 수 있고, 랜덤 입출력 엔진은, 메모리 장치의 외부로부터 입력되는 사용자 데이터를, 메모리 장치가 독출 동작 모드에서 1회의 센싱 동작을 통해 데이터를 독출할 수 있도록 하는 랜덤 입출력 코드를 이용해 인코딩 하는 랜덤 입출력 인코더 및 메모리 장치의 내부에서 얻어진 내부 독출 데이터를 랜덤 입출력 코드를 이용해 디코딩 하는 랜덤 입출력 디코더를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 저장 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이와 공간적으로 분리된 주변 회로 영역을 포함하는 메모리 장치 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있고, 메모리 장치는, 주변 회로 영역에 위치하고, 메모리 컨트롤러로부터 수신된 데이터에 인코딩 동작을 수행하고, 메모리 컨트롤러에 송신 될 데이터에 디코딩 동작을 수행하도록 구성되는 랜덤 입출력 엔진을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치 및 저장 장치에 의하면, 랜덤 입출력 인코딩 동작 및 랜덤 입출력 디코딩 동작을 수행하는 랜덤 입출력 엔진을 메모리 장치의 주변 회로 영역에 배치함으로써 메모리 컨트롤러와 메모리 장치 사이에서 송수신 되는 데이터의 용량을 감소시킬 수 있다.
이에 따라, 메모리 장치에서 메모리 컨트롤러로 데이터가 전송되는 시간 또한 감소하여, 결과적으로 저장 장치의 데이터 독출에 소요되는 시간을 줄일 수 있다.
또한, 메모리 컨트롤러와 메모리 장치 사이에서 송수신 되는 데이터의 용량이 감소함에 따라, 저장 장치의 전력 효율이 증가할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 메모리 블록의 구조를 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 컨트롤러 및 메모리 장치를 나타낸다.
도 6a 및 도 6b는 각각 본 개시의 예시적 실시 예에 따른 데이터 및 인코딩 된 데이터를 나타낸다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 웨이퍼 본딩 결합 구조를 나타낸다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 웨이퍼 본딩 결합 구조를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 COP(Cell-on-Peri) 구조를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치의 COP(Cell-on-Peri) 구조를 나타낸다.
도 11a 내지 도 11c는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제1 레이어의 단면도를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 저장 장치의 데이터 기입 동작의 순서도를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 저장 장치의 데이터 독출 동작의 순서도를 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 15는 본 개시의 예시적 실시 예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)을 나타낸다. 데이터 처리 시스템(10)은 호스트(100) 및 메모리 시스템(400)을 포함할 수 있고, 메모리 시스템(400)은 메모리 컨트롤러(200) 및 메모리 장치(300)를 포함할 수 있다. 데이터 처리 시스템(10)은 UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 태블릿(web tablet), 무선전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙 박스(black box) 및 디지털 카메라(digital camera) 등과 같은 다양한 컴퓨텅 시스템들 중 하나에 적용될 수 있다.
호스트(100), 메모리 컨트롤러(200) 및 메모리 장치(300) 각각은 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)와 함께 메모리 시스템(400) 또는 저장 장치로서 제공될 수 있다.
또한, 메모리 시스템(400)은 PC 카드(PCMPIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억 장치(UFS) 등을 구성할 수 있다. 다른 예로, 메모리 시스템(400)은 SSD(Solid State Disk/Drive)를 구성할 수도 있다.
호스트(100)는 메모리 컨트롤러(200)에 데이터 동작 요청(REQ) 및 어드레스(ADDR)를 송신할 수 있으며, 메모리 컨트롤러(200)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(100)는 메모리 컨트롤러(200)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터(DATA)를 교환할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신된 데이터 동작 요청(REQ)에 응답하여 메모리 장치(300)에 저장된 데이터(DATA)를 독출(read)하거나, 메모리 장치(300)에 데이터(DATA)를 기입(write)하도록 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호 등을 제공함으로써 메모리 장치(300)의 기입 동작, 독출 동작 및 소거 동작을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(300) 사이에서 송수신 될 수 있다.
메모리 장치(300)는 적어도 하나의 메모리 셀 어레이(310)를 포함할 수 있다. 메모리 셀 어레이는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 예를 들어, 각각의 메모리 셀은 2비트의 데이터를 저장하는 2비트 멀티 레벨 셀일 수 있으며, 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 멀티 레벨 셀일 수 있다. 하지만 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 메모리 장치(300)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Random Access Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 메모리 장치(300)는 메모리 컨트롤러(200)로부터 수신된 신호들에 응답하여 데이터(DATA)의 기입 동작, 독출 동작 및 소거 동작 등의 동작들을 수행할 수 있다.
본 명세서에서, 설명의 편의를 위해, 호스트(100)의 데이터 동작 요청(REQ)에 기초해 메모리 컨트롤러(200)가 메모리 장치(300)의 기입 동작을 제어하고, 메모리 컨트롤러(200)의 제어에 기초해 메모리 장치(300)가 기입 동작을 수행하는 것을 메모리 시스템(400)의 기입 동작 모드라 칭하기로 한다. 마찬가지로, 호스트(100)의 데이터 동작 요청(REQ)에 기초해 메모리 컨트롤러(200)가 메모리 장치(300)의 독출 동작을 제어하고, 메모리 컨트롤러(200)의 제어에 기초해 메모리 장치(300)가 독출 동작을 수행하는 것을 메모리 시스템(400)의 독출 동작 모드라 칭하기로 한다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)는 랜덤 입출력 엔진(random input and output engine; 370)을 포함할 수 있다. 랜덤 입출력 엔진(370)은 랜덤 입출력 코드를 이용해 메모리 장치(300)로 입력되는 데이터를 인코딩 하거나, 메모리 장치(300)에서 출력되는 데이터를 디코딩 할 수 있다. 메모리 장치(300)가 랜덤 입출력 코드를 이용해 인코딩 된 데이터를 저장함에 따라, 메모리 셀 어레이(310)에 포함된 메모리 셀들이 2-bit 이상의 데이터를 저장하는 멀티 레벨 셀임에도 불구하고, 메모리 장치(300)는 1회의 센싱 혹은 적은 횟수의 센싱 만으로 저장된 데이터를 독출해낼 수 있다. 일 실시 예에서, 랜덤 입출력 코드는, 에러를 정정하기 위한 에러 정정 코드(Error Correction Code; ECC)일 수 있다. 또한 일 실시 예에서, 랜덤 입출력 엔진(370)은 랜덤 입출력 코드를 이용해 인코딩 동작을 수행하는 랜덤 입출력 인코더 및 랜덤 입출력 코드를 이용해 디코딩 동작을 수행하는 랜덤 입출력 디코더를 포함할 수 있다. 랜덤 입출력 디코더는, 메모리 셀에 저장된 데이터를 디코딩 할 수 있으며, 이와 함께 에러 정정 코드(Error Correction Code)를 이용해 에러 정정 동작을 수행할 수 있다. 설명의 편의를 위해, 랜덤 입출력 엔진(370)의 랜덤 입출력 코드를 이용한 인코딩 동작을 랜덤 입출력 인코딩 동작이라 칭할 수 있고, 랜덤 입출력 엔진(370)의 랜덤 입출력 코드를 이용한 디코딩 동작을 랜덤 입출력 디코딩 동작이라 칭할 수 있다. 랜덤 입출력 엔진(370)의 보다 구체적인 동작에 관해서는 이하의 도면들을 참조해 보다 자세히 설명된다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)는 메모리 셀 어레이(310)와 공간적으로 분리되고, 주변 회로(peripheral circuit)들을 포함하는 주변 회로 영역을 포함할 수 있다. 랜덤 입출력 엔진(370)은 주변 회로 영역에 형성될 수 있다. 일 실시 예에서, 메모리 장치(300)는 메모리 셀 어레이(310)를 포함하는 제1 웨이퍼 및 주변 회로를 포함하는 제2 웨이퍼가 웨이퍼 본딩(wafer bonding) 방식에 의해 본딩(bonding) 된 구조를 가질 수 있으며, 랜덤 입출력 엔진(370)은 제2 웨이퍼에 형성될 수 있다. 또한 일 실시 예에서, 메모리 장치(300)는 주변 회로를 포함하는 제1 레이어 상에 메모리 셀 어레이(310)를 포함하는 제2 레이어가 적층되는 COP(Cell-on-Peri 또는 Cell-over-Peri) 구조를 가질 수 있으며, 랜덤 입출력 엔진(370)은 제1 레이어에 형성될 수 있다. 메모리 장치(300)의 웨이퍼 본딩 구조는 도 7 및 도 8을 참조해 보다 자세히 설명될 것이고, 메모리 장치(300)의 COP 구조는 도 9 및 도 10을 참조해 보다 자세히 설명된다.
일반적인 데이터 처리 시스템에서, 메모리 시스템은 랜덤 입출력 엔진을 포함하지 않거나, 메모리 시스템이 랜덤 입출력 엔진을 포함하는 경우라 하더라도, 랜덤 입출력 엔진은 메모리 컨트롤러에 구현되는 것이 일반적이었다. 랜덤 입출력 엔진이 차지하는 IP(Intellectual Property) 사이즈가 상당하기 때문이다. 이에 따라, 일반적인 데이터 처리 시스템에서는, 인코딩 된 데이터 혹은 디코딩 되기 전의 데이터가 메모리 컨트롤러와 메모리 장치 사이에서 송수신되게 되게 되는데, 인코딩 된 데이터는 인코딩 되기 전의 데이터에 비해 큰 용량을 갖는다. 큰 용량의 데이터가 송수신 됨에 따라, 데이터 독출 모드에서, 메모리 장치로부터 메모리 컨트롤러에 데이터가 전송되는 데 소요되는 시간(tDMA)이 길어지게 되는 문제점이 존재하였다.
본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)에서, 랜덤 입출력 엔진(370)은 메모리 장치(300)에 구현될 수 있다. 특히, 기술이 발전함에 따라, 메모리 장치(300)가 메모리 셀 어레이(310)가 위치하는 레이어(혹은 웨이퍼, 혹은 칩)와 주변 회로가 위치하는 레이어(혹은 웨이퍼, 혹은 칩)가 적층되는 구조를 가지게 되면서, 주변 회로가 위치하는 레이어에 랜덤 입출력 엔진(370)을 형성할 수 있는 여유 영역이 생기게 되어, 랜덤 입출력 엔진(370)을 메모리 장치(300)에 구현할 수 있게 되었다. 그 대표적인 예가, 메모리 장치(300)가 웨이퍼 본딩 구조를 갖거나 COP 구조를 갖는 예라고 할 수 있다.
위와 같은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)에 따르면, 메모리 장치(300)가 랜덤 입출력 엔진(370)을 포함함으로써 메모리 컨트롤러(200)와 메모리 장치(300) 사이에 송수신 되는 데이터는 인코딩 되지 않은 데이터일 수 있고, 일반적인 데이터 처리 시스템(10)에 비해 메모리 컨트롤러(200)와 메모리 장치(300) 사이에 송수신 되는 데이터의 용량이 감소할 수 있다. 이에 따라, 메모리 장치(300)에서 메모리 컨트롤러(200)로 데이터가 전송되는 시간 또한 감소하여, 결과적으로 메모리 시스템(400)의 데이터 독출에 소요되는 시간을 줄일 수 있다. 또한, 메모리 컨트롤러(200)와 메모리 장치(300) 사이에서 송수신 되는 데이터의 용량이 감소함에 따라, 메모리 시스템(400) 및/또는 데이터 처리 시스템(10)의 전력 효율이 증가할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치(300)를 나타낸다. 메모리 장치(300)에 관한 도 1과 중복되는 설명은 생략한다.
메모리 장치(300)는 메모리 셀 어레이(310), 페이지 버퍼 회로(320), 로우 디코더(330), 전압 발생기(340), 제어 로직(350), 데이터 입출력 회로(360) 및 랜덤 입출력 엔진(370)을 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(310)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(330)와 연결될 수 있고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(320)와 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인들(BL) 각각에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(Common Source Line) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
페이지 버퍼 회로(320)는 비트 라인들(BL)을 통해 메모리 셀 어레이(310)에 연결될 수 있고, 제어 로직(350)으로부터 수신된 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 데이터 기입 동작 또는 데이터 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(320)는 디코딩 된 컬럼 어드레스를 이용하여 비트 라인을 선택함으로써 데이터 라인에 연결될 수 있다.
로우 디코더(330)는 로우 어드레스(X-ADDR)를 기초로 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(330)는 워드 라인에 워드 라인 인가 전압을 전달할 수 있다. 예를 들어, 데이터 기입 동작 시, 로우 디코더(330)는 선택된 워드 라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작 시, 로우 디코더(330)는 선택된 워드 라인에 독출 전압을, 비선택된 워드라인에는 독출 인히빗 전압을 인가할 수 있다. 데이터 소거 동작 시, 로우 디코더(330)는 워드 라인에 워드 라인 소거 전압을 인가할 수 있다. 또한, 로우 디코더(330)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을, 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 발생기(340)는 제어 로직(350)으로부터 수신되는 전압 제어 신호(CTRL_vol)를 기초로 메모리 셀 어레이(310)에 대한 기입 동작, 독출 동작 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(340)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드 라인 구동 전압(VWL)은 기입 전압, 독출 전압, 워드 라인 소거 전압 및 기입 검증 전압 등을 포함할 수 있다. 또한, 전압 발생기(340)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압을 더 생성할 수 있다.
제어 로직(350)은 메모리 컨트롤러로부터 수신된 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(310)에 데이터를 기입하거나 메모리 셀 어레이(310)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 생성할 수 있다. 즉, 제어 로직(350)은 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(350)에서 생성된 각종 내부 제어 신호는 페이지 버퍼 회로(320), 로우 디코더(330) 및 전압 발생기(340) 등에 제공될 수 있다. 예를 들어, 제어 로직(350)은 페이지 버퍼 회로(320)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 로우 디코더(330)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 발생기(340)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 하지만 제어 신호의 종류가 이에만 제한되는 것은 아니며, 제어 로직(350)은 다른 내부 제어 신호들을 제공할 수 있다. 예를 들어, 제어 로직(350)은 컬럼 디코더에 컬럼 어드레스를 제공할 수도 있다.
데이터 입출력 회로(360)는 페이지 버퍼 회로(320)와 데이터 라인들을 통해 연결될 수 있으며, 랜덤 입출력 엔진(370)으로부터 제공되는 데이터를 페이지 버퍼 회로(320)에 제공하거나, 페이지 버퍼 회로(320)로부터 제공되는 데이터를 랜덤 입출력 엔진(370)에 제공할 수 있다.
랜덤 입출력 엔진(370)은 랜덤 입출력 코드를 이용해 메모리 장치(300)로 입력되는 데이터(DATA)를 인코딩 하거나, 메모리 장치(300)에서 출력되는 데이터를 디코딩 할 수 있다. 기입 동작 모드와 독출 동작 모드 각각에서 랜덤 입출력 엔진(370)의 동작에 대해 설명한다.
기입 동작 모드에서, 랜덤 입출력 엔진(370)은 메모리 장치(300)의 외부에 의해 제공되는 데이터(DATA)를 랜덤 입출력 코드를 이용해 인코딩 함으로써 인코딩 된 데이터(DATA_EN)를 생성해낼 수 있고, 인코딩 된 데이터(DATA_EN)를 데이터 입출력 회로(360)에 제공할 수 있다. 인코딩 된 데이터(DATA_EN)의 용량은 데이터(DATA)의 용량보다 클 수 있다. 일 실시 예에서, 인코딩 된 데이터(DATA_EN)는 데이터(DATA) 및 랜덤 입출력 패리티(random input and output parity)를 포함할 수 있고, ECC 패리티(ECC parity)를 더 포함할 수 있다.
독출 동작 모드에서, 데이터 입출력 회로(360)는 메모리 셀 어레이(310)로부터 얻어진 데이터를 페이지 버퍼 회로(320)로부터 수신할 수 있다. 설명의 편의를 위해, 데이터 입출력 회로(360)에 의해 얻어진 데이터를 내부 독출 데이터라 칭하기로 한다. 내부 독출 데이터는 인코딩 된 데이터(DATA_EN)일 수 있다. 다만, 내부 독출 데이터가 기입되던 당시의 인코딩 된 데이터(DATA_EN)에 비해 전하 손실(charge loss) 및/또는 읽기 디스터번스(read disturbance) 등으로 발생된 비트 에러를 포함할 수 있다. 랜덤 입출력 엔진(370)은 데이터 입출력 회로(360)로부터 제공된 내부 독출 데이터를 랜덤 입출력 코드를 이용해 디코딩 함으로써 독출 데이터를 생성해낼 수 있다. 다시 말해, 랜덤 입출력 엔진(370)은 내부 독출 데이터로서 제공된 인코딩 된 데이터(DATA_EN)를 랜덤 입출력 코드를 이용해 디코딩 하면서, 에러 정정 동작을 수행함으로써 데이터(DATA)를 복원해낼 수 있고, 데이터(DATA)를 독출 데이터로서 출력할 수 있다.
랜덤 입출력 엔진(370)은 메모리 장치 내에서 다양한 형태로 구현될 수 있으며, 실시 예에 따라 랜덤 입출력 엔진(370)은 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. 예를 들어, 랜덤 입출력 엔진(370)이 하드웨어의 형태로 구현되는 경우, 랜덤 입출력 엔진(370)은 랜덤 입출력 코드를 이용해 인코딩 동작 및 디코딩 동작을 수행하기 위한 회로들을 포함할 수 있다. 또한 예를 들어, 랜덤 입출력 엔진(370)이 소프트웨어의 형태로 구현되는 경우, 메모리 장치(300) 내에 저장된 프로그램(또는 인스트럭션들) 및/또는 랜덤 입출력 코드가 제어 로직(350) 또는 메모리 장치(300) 내부 적어도 하나의 프로세서에 의해 실행됨으로써 인코딩 동작 및 디코딩 동작을 수행할 수 있다. 하지만 상기 실시 예들에만 한정되는 것도 아니며, 랜덤 입출력 엔진(370)은 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)에 따르면, 메모리 셀 어레이(310)가 랜덤 입출력 엔진(370)에 의해 인코딩 된 데이터를 저장함에 따라, 메모리 장치(300)는 1회의 센싱 혹은 적은 횟수의 센싱 만으로 저장된 데이터를 독출해낼 수 있다. 뿐만 아니라, 메모리 장치(300)가 입력 받거나, 출력하는 데이터(DATA)가 인코딩 되지 않은 상태의 데이터임에 따라, 메모리 장치(300)가 외부의 메모리 컨트롤러와 송수신하는 데이터의 용량이 감소할 수 있다. 이에 따라, 메모리 장치(300)로부터 데이터를 독출하는데 소요되는 시간이 감소할 수 있으며, 메모리 시스템의 전력 효율이 증가하거나 개선될 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 메모리 블록(BLKa)의 구조를 나타낸다. 도 2의 메모리 셀 어레이(310)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 도 3a 및/또는 도 3b에 개시된 메모리 블록(BLKa)의 구조를 가질 수 있다.
도 3a를 참조하면, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS11~NS33), 복수의 그라운드 선택 라인들(GLS1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 3a에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 3b에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 3b를 참조하면, 메모리 블록(BLKa)은 기판(SUB, 또는 상부기판)에 대해 수직 방향(예를 들어, 제3 방향)으로 형성될 수 있다. 도 3b에서는, 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드라인들(WL1~WL8) 및 3개의 비트라인들(BL1, BL2, BL3)을 포함하는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐 실제로는 이것들보다 더 많거나 적을 수 있다. 또한, 다른 예로서, 메모리 블록(BLKa)은 제1 워드라인(WL1)과 그라운드 선택 라인(GSL) 사이, 및/또는 제8 워드라인(WL8)과 스트링 선택 라인(SSL) 사이에 하나 이상의 더미 워드라인을 포함할 수도 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑 된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제2 방향을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
공통 소스 라인(CSL)을 사이에 두고, 기판(SUB)의 영역 상에, 제2 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전형으로 도핑 된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 본 명세서에서는, 필라(P)는 수직 채널 구조체(vertical channel structure)로 명명될 수도 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 예를 들어, 각 필라(P)에서 채널 홀의 사이즈는 기판(SUB)쪽으로 갈수록 작아질 수 있다.
공통 소스 라인(CSL)을 사이에 두고, 기판(SUB) 상에는 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제1 방향으로 신장되고 제2 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1, BL2, BL3)이 제공될 수 있다. 비트라인들(BL1, BL2, BL3)은 컨택 플러그들(미도시)을 통해 드레인 컨택들(DR)과 전기적으로 연결될 수 있다.
공통 소스 라인(CSL) 상에는, 제2 방향을 따라 신장되는 워드라인 컷 영역(WLC)이 제공될 수 있다. 게이트 전극(GE)은 워드라인 컷 영역(WLC)에 의하여 분리될 수 있다. 예를 들어, 워드라인 컷 영역(WLC)은 절연 물질을 포함하거나 에어 갭일 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 셀들의 문턱 전압 산포를 나타낸다. 특히, 도 4는 메모리 셀이 3비트 데이터를 저장하는 트리플 레벨 셀(TLC)인 경우의 문턱 전압 산포를 나타낸다.
도 4를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7) 중 하나의 상태를 가질 수 있다. 소거 상태(E)에서 제7 프로그램 상태(P7)로 갈수록 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 상태일 수 있다.
제1 독출 전압(Vr1)은 소거 상태를 가지는 메모리 셀들의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀들의 산포 사이의 전압 레벨을 가질 수 있다. 마찬가지로, 제i 독출 전압(Vri)(단, i는 2이상 7이하의 자연수)은 제i-1 프로그램 상태(Pi-1)를 가지는 메모리 셀들의 산포와 제i 프로그램 상태(Pi)를 가지는 메모리 셀들의 산포 사이의 전압 레벨을 가질 수 있다.
제1 독출 전압(Vr1) 내지 제7 독출 전압(Vr7)은 서로 다른 프로그램 상태의 메모리 셀들을 구별해내기 위한 독출 전압들이다.
이와 같이, 메모리 셀이 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀인 경우, 일반적으로 메모리 셀에 기입된 데이터를 독출하기 위해 2회 이상의 센싱을 수행해야 한다. 특히, 비제한적인 예시로서, 일반적으로, 3비트의 데이터를 저장하는 트리플 레벨 셀의 경우, 데이터를 독출하기 위해 평균적으로 2.333회의 센싱을 수행해야 하며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀의 경우, 데이터를 독출하기 위해 평균적으로 3.75회의 센싱을 수행해야 한다.
하지만, 본 개시의 예시적 실시 예에 따른 메모리 장치에 따르면, 메모리 장치가 랜덤 입출력 엔진을 포함함에 따라, 메모리 셀 각각이 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀인 경우에도, 1회의 센싱 만으로 메모리 셀에 기입된 데이터를 독출해낼 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 컨트롤러(200) 및 메모리 장치(300)를 나타낸다. 메모리 컨트롤러(200) 및 메모리 장치(300)에 관한 도 1 및 도 2와 중복되는 설명은 생략한다.
랜덤 입출력 엔진(370)은 랜덤 입출력 인코더(372) 및 랜덤 입출력 디코더(374)를 포함할 수 있다.
랜덤 입출력 인코더(372)는, 기입 동작 모드에서, 메모리 컨트롤러(200)로부터 수신되는 데이터(DATA)를 데이터 입출력 코드를 이용해 인코딩 함으로써 인코딩 된 데이터(DATA_EN)를 생성할 수 있다. 랜덤 입출력 인코더(372)는 인코딩 된 데이터(DATA_EN)를 데이터 입출력 회로(360)에 제공할 수 있고, 데이터 입출력 회로(360)는 메모리 장치(300)가 인코딩 된 데이터(DATA_EN)를 메모리 셀 어레이에 기입하도록 할 수 있다. 일 실시 예에서, 랜덤 입출력 인코더(372)의 랜덤 입출력 인코딩 동작은, 데이터(DATA)에 ECC 패리티(ECC parity) 및 랜덤 입출력 패리티(random input and output parity)를 부가함으로써 인코딩 된 데이터(DATA_EN)를 생성하는 동작을 나타낼 수 있다. 다시 말해, 랜덤 입출력 인코더(372)의 랜덤 입출력 인코딩 동작은, ECC 동작을 포함하는 개념일 수 있다. 한편, ECC 패리티는, 에러 정정 동작에 이용되는 패리티 정보일 수 있다. 또한 한편, 랜덤 입출력 패리티는, 메모리 장치(300)가 1회의 센싱 동작을 통해 2-bit 이상의 멀티 레벨 셀로부터 기입된 데이터를 독출하게 하기 위해 데이터(DATA)에 부가하는 패리티 정보일 수 있다.
랜덤 입출력 디코더(374)는, 독출 동작 모드에서, 데이터 입출력 회로(360)로부터 수신되는 내부 독출 데이터(DATA_IR)를 데이터 입출력 코드를 이용해 디코딩 함으로써 디코딩 된 데이터(DATA_DE)를 생성할 수 있다. 이 때, 랜덤 입출력 디코더(374)는 에러 정정 동작을 함께 수행할 수 있다. 랜덤 입출력 디코더(374)는 디코딩 된 데이터(DATA_DE)를 독출 데이터(DATA_R)로서 메모리 컨트롤러(200)에 제공할 수 있다. 다시 말해, 랜덤 입출력 디코더(374)는, 인코딩 된 형태의 데이터인 내부 독출 데이터(DATA_IR)를 디코딩함으로써 데이터를 복원해낼 수 있다.
랜덤 입출력 코드는, 메모리 장치(300)가 메모리 장치(300) 내부에 저장된 데이터의 비트 에러를 정정(또는 복구) 하면서, 2비트 이상의 데이터를 저장하는 메모리 셀을 포함하는 메모리 장치(300)에서, 메모리 장치(300)가 1회의 센싱 동작을 통해 메모리 셀에 기입된 데이터를 독출할 수 있도록 할 수 있다. 이를 위해, 일 실시 예에서, 랜덤 입출력 코드는 에러 정정 코드(Error Correction Code)를 포함할 수 있고, 폴라 코드(polar code)를 이용해서 구현될 수 있다. 폴라 코드는, E.Arikan에 의해 발명된 채널 편향 현상을 이용한 코드로써, Shannon에 의해 주장된 정보이론적 한계를 달성할 수 있는 채널 코드이다. 채널 편향 현상은 n개의 i.i.d.(independent identically distributed) 채널 앞에 채널 편향 현상을 일으킬 수 있는 행렬을 곱해서 얻은 새로운 벡터 채널이 완벽히 신호를 복구할 수 있는 채널과 신호를 복구할 수 없는 채널로 분리되는 현상을 나타낸다. 비제한적인 예시로서, 에러 정정 코드는 LDPC(Low Density Parity Check) 코드, BCH 코드, turbo 코드, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(Recursive Systemic Code) 및 TCM(Trellis-Coded Modulation)및 BCM(Block Coded Modulation) 등의 코디드 모듈레이션(coded modulation) 등을 포함할 수 있다.
일 실시 예에서, 랜덤 입출력 코드의 모델링은, 브로드캐스트 채널 모델링을 통해 수행될 수 있다. 또한 일 실시 예에서, 랜덤 입출력 코드의 모델링은, 디터미니스틱(deterministic) 브로드캐스트(broadcast) 채널로써 노이즈가 없는 부분과 노이즈가 있는 이진 채널 부분으로 구성될 수도 있다. 랜덤 입출력 코드를 이용한 인코딩 동작은 데이터 구분 및 데이터 맵핑 방법을 통해 이루어질 수 있으며, 랜덤 입출력 코드를 이용한 인코딩 동작 및 디코딩 동작은 복수의 posteriori probability에 대한 계산 과정을 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 컨트롤러(200) 및 메모리 장치(300)에 의하면, 메모리 컨트롤러(200) 및 메모리 장치(300) 사이에서 송수신 되는 데이터(DATA) 및 독출 데이터(DATA_R)는 모두 인코딩 되지 않은 형태의 데이터이다. 즉, 데이터(DATA) 및 독출 데이터(DATA_R) 각각의 용량은 인코딩 된 데이터(DATA_EN) 및 내부 독출 데이터(DATA_IR) 각각의 용량보다 작을 수 있다. 따라서, 메모리 컨트롤러(200)와 메모리 장치(300) 사이에 작은 용량의 데이터(예를 들어, 적은 비트 수의 데이터)가 송수신 됨에 따라, 데이터 독출 시간이 감소할 수 있으며, 메모리 시스템의 전력 효율이 개선될 수 있다.
도 6a 및 도 6b는 각각 본 개시의 예시적 실시 예에 따른 데이터(DATA) 및 인코딩 된 데이터(DATA_EN)를 나타낸다. 도 6a 및 도 6b는 도 5를 함께 참조하여 설명된다.
도 6a를 참조하면, 데이터(DATA)는 사용자 데이터(user data)를 포함할 수 있다. 도 1을 함께 참조하면, 사용자 데이터는, 호스트(100)가 메모리 컨트롤러(200)에 제공한 데이터를 나타낼 수 있다. 다시 말해, 메모리 컨트롤러(200)가 메모리 장치(300)에 제공하는 데이터(DATA)는 인코딩 되지 않은 형태의 사용자 데이터일 수 있다.
도 6b를 참조하면, 인코딩 된 데이터(DATA_EN) 또는 내부 독출 데이터(DATA_IR)는 사용자 데이터, ECC 패리티(ECC parity) 및 랜덤 입출력 패리티(random input and output parity)를 포함할 수 있다. ECC 패리티는, 랜덤 입출력 디코더(374)가 내부 독출 데이터(DATA_IR)에 에러 정정을 수행하기 위해 필요한 패리티 정보일 수 있다. 랜덤 입출력 패리티는, 메모리 셀이 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀인 경우에도, 메모리 장치(300)가 1회의 센싱 만으로 메모리 셀에 기입된 데이터를 독출할 수 있도록 돕는 패리티 정보일 수 있다.
사용자 데이터, ECC 패리티 및 랜덤 입출력 패리티의 인코딩 된 데이터(DATA_EN) 상 위치는 도 6b에 개시된 것에 제한되지 않는다. 일 실시 예에서, 인코딩 된 데이터(DATA_EN) 상 사용자 데이터, ECC 패리티 및 랜덤 입출력 패리티의 위치는 컨디셔널 엔트로피(conditional entropy)에 의해 결정될 수 있다. 또한 일 실시 예에서, 인코딩 된 데이터(DATA_EN) 상 사용자 데이터, ECC 패리티 및 랜덤 입출력 패리티의 위치는 바타차야 파라미터(Bhattacharyya parameter)에 의해 결정될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 웨이퍼 본딩 결합 구조를 나타낸다. 메모리 장치는 복수의 웨이퍼들이 웨이퍼 본딩(wafer bonding) 방식에 의해 본딩 된 구조를 가질 수 있다. 설명의 편의를 위해, 도 7은 메모리 장치가 두 개의 웨이퍼들이 본딩 된 구조를 갖는 것으로 도시하지만, 이에 제한되지 않는다. 예를 들어, 메모리 장치는 세 개 이상의 웨이퍼들이 본딩 된 구조를 가질 수도 있다.
예를 들어, 도 7과 같이, 메모리 장치는 제1 웨이퍼(301) 및 제2 웨이퍼(302)가 웨이퍼 본딩 방식에 의해 본딩 된 구조를 가질 수 있다.
웨이퍼 본딩 방식이란, 복수의 반도체 칩들을 포함하는 웨이퍼들을 제조한 뒤, 복수의 웨이퍼들을 웨이퍼 레벨에서 본딩하는 방식을 나타낼 수 있다. 웨이퍼 간의 본딩은 다양한 방식에 의해 이루어질 수 있다.
일 실시 예에서, 제1 웨이퍼(301)는 제어 로직을 포함한 다양한 주변 회로(peripheral circuit)들을 포함할 수 있고, 제2 웨이퍼(302)는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다.
하지만 이에 제한되는 것은 아니며, 제1 웨이퍼(301)가 적어도 하나의 메모리 셀 어레이를 포함하고, 제2 웨이퍼(302)가 제어 로직을 포함한 다양한 주변 회로들을 포함할 수 있다.
설명의 편의를 위해 본 명세서에서, 도 7과 같은 메모리 장치의 구조를, 제1 웨이퍼(301) 상에 제2 웨이퍼(302)가 적층된 것으로 표현할 수도 있다. 또한 경우에 따라, 제1 웨이퍼(301)는 제1 레이어로, 제2 웨이퍼(302)는 제2 레이어로 표현될 수도 있다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 웨이퍼 본딩 결합 구조를 나타낸다. 도 8은 도 7을 함께 참조하여 설명될 수 있다.
도 8의 제1 웨이퍼(301) 및 제2 웨이퍼(302)는 도 7의 제1 웨이퍼(301) 및 제2 웨이퍼(302)를 간략히 도시한 것일 수 있다. 즉, 일 실시 예에서, 제1 웨이퍼(301)는 주변 회로들을 포함할 수 있고, 제2 웨이퍼(302)는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다.
랜덤 입출력 엔진(370)은, 주변 회로들을 포함하는 제1 웨이퍼(301)에 형성될 수 있다. 일 실시 예에서, 랜덤 입출력 엔진(370)은 NAND 선단 공정 또는 Logic 공정을 통해 제1 웨이퍼(301)에 형성될 수 있다.
웨이퍼 본딩 결합 구조를 갖는 메모리 장치는, 메모리 셀 어레이가 포함된 제2 웨이퍼(302)와 공간적으로 분리되고, 주변 회로들을 포함하는 제1 웨이퍼(301)에 랜덤 입출력 엔진(370)을 포함함으로써, 메모리 컨트롤러와 송수신하는 데이터의 용량을 감소시킬 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 COP(Cell-on-Peri) 구조를 나타낸다. 메모리 장치는, 제1 반도체 레이어(L1) 상에 제2 반도체 레이어(L2)가 적층된 구조를 가질 수 있다.
도 9를 참조하면, 메모리 장치는 제1 반도체 레이어(L1) 및 제2 반도체 레이어(L2)를 포함할 수 있다. 제2 반도체 레이어(L2)는 제1 반도체 레이어(L1) 상에 제3 방향으로 적층될 수 있다. 즉, 제2 반도체 레이어(L2)는 제1 반도체 레이어(L1)의 상부에 배치될 수 있다. 또는, 제1 반도체 레이어(L1)는 제2 반도체 레이어(L2)의 하부에 배치될 수 있다. 제1 반도체 레이어(L1)는 하부 반도체 레이어, 제2 반도체 레이어(L2)는 상부 반도체 레이어로 명명될 수도 있다.
일 실시 예에서, 제어 로직, 로우 디코더 및 페이지 버퍼 중 적어도 하나는 제1 반도체 레이어(L1)에 형성될 수 있고, 메모리 셀 어레이는 제2 반도체 레이어(L2)에 형성될 수 있다. 예를 들어, 제1 반도체 레이어(L1)는 하부기판을 포함할 수 있고, 하부기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴들을 형성함으로써 제1 반도체 레이어(L1)에는 각종 다양한 회로가 형성될 수 있다.
제1 반도체 레이어(L1)에 회로들이 형성된 후, 메모리 셀 어레이를 포함하는 제2 반도체 레이어(L2)가 형성될 수 있다. 예를 들어, 제2 반도체 레이어(L2)는 상부 기판을 포함할 수 있고, 상부 기판 상에 적층된 복수의 게이트 도전층들 및 복수의 게이트 도전층들을 관통하여 각 상부기판의 상면에 수직한 방향(예를 들어, 제3 방향)으로 연장되는 복수의 필라들을 형성함으로써 제2 반도체 레이어(L2)에 메모리 셀 어레이가 형성될 수 있다. 또한, 제2 반도체 레이어(L2)에는 메모리 셀 어레이(즉, 워드라인들 및 비트라인들)와 제1 반도체 레이어(L1)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 예를 들어, 비트라인들은 제1 방향으로 연장되어 제2 방향을 따라 배열될 수 있다. 또한, 워드라인들은 제2 방향으로 연장되어 제1 방향을 따라 배열될 수 있다.
이에 따라, 메모리 장치는 제어 로직, 로우 디코더, 페이지 버퍼 또는 그 밖의 각종 주변회로와 메모리 셀 어레이가 적층방향(예를 들어, 제3 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 메모리 셀 어레이를 제외한 회로를 제1 반도체 레이어(L1)에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 이에 따라 메모리 장치에 집적되는 메모리 셀의 개수를 증가시킬 수 있다.
비록 도 9에는 도시되지 아니하였으나, 메모리 장치 외부와의 전기적 연결을 위하여 복수의 패드들이 배치될 수 있다. 예를 들어, 메모리 장치 외부의 장치로부터 수신되는 커맨드, 어드레스, 제어신호를 위한 복수의 패드들이 배치될 수 있고, 데이터를 입/출력하기 위한 복수의 패드들이 배치될 수 있다. 패드들은 메모리 장치 외부로부터 수신된 신호 또는 메모리 장치 외부로부터 전송되는 신호를 처리하는 주변회로와 수직방향(제3 방향) 또는 수평방향(제1 방향 또는 제2 방향)으로 인접하게 배치될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치의 COP(Cell-on-Peri) 구조를 나타낸다. 특히, 도 10은 메모리 장치의 단면 구성을 개략적으로 도시한다.
메모리 장치는 주변 회로들을 포함하는 제1 반도체 레이어(L1) 및 메모리 셀 어레이를 포함하는 제2 반도체 레이어(L2)를 포함할 수 있다. 메모리 장치는 제1 반도체 레이어(L1) 상에 제2 반도체 레이어(L2)가 적층된 구조를 가질 수 있다.
제2 반도체 레이어(L2)는 상부 기판(U_SUB) 및 상부 기판 상에 배치된 메모리 셀 어레이를 포함할 수 있다. 또한, 도시되지는 않았으나, 제2 반도체 레이어(L2)는 메모리 셀 어레이에 전기적으로 연결되는 상부 배선들 및 메모리 셀 어레이와 상부 기판(U_SUB)을 덮는 상부 절연층을 더 포함할 수도 있다.
상부 기판(U_SUB)은 제1 반도체 레이어(L1)와 메모리 셀 어레이 사이에 위치할 수 있다. 상부 기판(U_SUB)은 메모리 셀 어레이를 지지하는 지지층일 수 있다. 상부 기판(U_SUB)은, 베이스 기판으로 명명될 수도 있다.
메모리 셀 어레이는 상부 기판(U_SUB) 상에 제3 방향으로 적층된 게이트 도전층들(GS)을 포함할 수 있다. 게이트 도전층들은 접지 선택 라인(GSL), 워드 라인들(WL1, WL2, WL3, WL4) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 게이트 도전 층들(GS)은, 예를 들어, 텅스텐, 탄탈륨, 코발트, 니켈, 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드를 포함할 수 있다. 다른 예로서, 게이트 도전층들(GS)은 폴리실리콘을 포함할 수도 있다.
상부 기판(U_SUB) 상에 접지 선택 라인(GSL), 워드 라인들(WL1, WL2, WL3, WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GS) 각각의 하부 또는 상부에는 절연층(304, 305)이 배치될 수 있다. 게이터 도전층들(GS)은 상부 기판(U_SUB)으로부터 거리가 길어질수록 면적이 감소될 수 있다.
본 실시 예에서는 4개의 워드 라인들이 형성된 것으로 간략하게 도시하였으나, 이와는 달리 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 다양한 개수의 워드라인들이 상부기판(U_SUB)에 수직방향으로 적층되고, 인접한 워드라인들 사이에 각각 절연층(304, 305)들이 개재된 구조물이 형성될 수 있다. 또한, 접지 선택 라인(GSL) 및 스트링 선택 라인(GSL) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
메모리 셀 어레이는 제3 방향을 따라 게이트 도전층들(GS) 및 절연층(304, 305)들을 관통하는 복수의 필라들(P)을 포함할 수 있다. 예를 들어, 복수의 필라들(P)은 게이트 도전층들(GS) 및 절연층(304)들을 관통하여 상부 기판(U_SUB)과 접촉할 수 있다. 복수의 필라들(P)은 소정의 간격으로 이격되어 배열될 수 있다.
구체적으로, 각 필라(P)의 표면 층(surface layer)(S)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다. 표면층(S)은, 예를 들어 채널 영역으로서 기능할 수 있다. 표면층(S)은 제3 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
예를 들어, 그라운드 선택 라인(GSL)과 그라운드 선택 라인(GSL)에 인접한 표면층(S) 부분은 접지 선택 트랜지스터를 구성할 수 있다. 또한, 워드 라인들(WL1, WL2, WL3, WL4)과 워드 라인들(WL1, WL2, WL3, WL4)에 인접한 표면층(S) 부분은 메모리 셀 트랜지스터들을 구성할 수 있다. 또한, 스트링 선택 라인(SSL)과 스트링 선택 라인(SSL)에 인접한 표면층(S) 부분은 스트링 선택 트랜지스터를 구성할 수 있다.
필라(P) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 불순물이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 영역(DR)은, 채널 패드로 명명될 수도 있다. 도시되지는 않았으나, 드레인 영역(DR)은 하나 이상의 콘택을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다.
드레인 영역(DR)의 측벽 상에는 식각 정지막(306)이 형성될 수 있다. 식각 정지막(306)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다. 식각 정지막(306)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
제1 반도체 레이어(L1)는 하부 기판(L_SUB), 하부 기판(L_SUB) 상에 배치된 하나 이상의 주변 트랜지스터, 주변 트랜지스터를 덮는 하부 절연층(303) 및 하부 절연층(303)을 관통하는 콘택 플러그 등을 포함할 수 있다. 예를 들어, 주변 트랜지스터는 제어 로직, 로우 디코더, 페이지 버퍼 또는 공통 소스 라인 드라이버 등 주변회로를 구성하는 트랜지스터일 수 있다.
예를 들어, 하부 기판(L_SUB)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있고, 실리콘 웨이퍼로부터 제조될 수 있다. 주변 트랜지스터(22)를 포함하는 공통 소스 라인 드라이버(140)는 하부 기판(L_SUB) 상에 배치될 수 있다.
랜덤 입출력 엔진(370)은 제1 반도체 레이어(L1)에 형성될 수 있다. 예를 들어, 랜덤 입출력 엔진(370)은 도 11a 내지 도 11c와 같이 제1 반도체 레이어(L1) 상의 다양한 위치에 형성될 수 있다. 일 실시 예에서, 랜덤 입출력 엔진(370)은 NAND 선단 공정 또는 Logic 공정을 통해 제1 반도체 레이어(L1)에 형성될 수 있다.
웨이퍼 본딩 결합 구조를 갖는 메모리 장치는, 메모리 셀 어레이가 포함된 제2 반도체 레이어(L2)와 공간적으로 분리되고, 주변 회로들을 포함하는 제1 반도체 레이어(L1)에 랜덤 입출력 엔진(370)을 포함함으로써, 메모리 컨트롤러와 송수신하는 데이터의 용량을 감소시킬 수 있다.
도 11a 내지 도 11c는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제1 반도체 레이어(L1)의 단면도를 나타낸다. 특히 도 11a 내지 도 11c는, 도 9 및 도 10의 제1 반도체 레이어(L1)의 상면도를 도시한다. 또한, 도 11a 내지 도 11c는 제1 반도체 레이어(L1) 상에서 랜덤 입출력 엔진(370)이 형성되는 제1 영역(307a, 307b, 307c)을 도시한다.
도 11a를 참조하면, 제1 반도체 레이어(L1) 상에서, 제1 방향의 일부를 차지하고, 제2 방향으로 연장되는 제1 영역(307a)에 랜덤 입출력 엔진(370)이 형성될 수 있다.
도 11b를 참조하면, 제1 반도체 레이어(L1) 상에서, 제2 방향의 일부를 차지하고, 제1 방향으로 연장되는 제1 영역(307b)에 랜덤 입출력 엔진(370)이 형성될 수 있다.
도 11c를 참조하면, 제1 반도체 레이어(L1) 상에서, 랜덤 입출력 엔진(370)은 임의의 위치에 형성될 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 저장 장치의 데이터 기입 동작의 순서도를 나타낸다. 도 12는 도 5를 함께 참조하여 설명된다. 메모리 컨트롤러(200), 메모리 장치(300)에 관해 도 1, 도 2 및 도 5와 중복되는 설명은 생략한다.
메모리 컨트롤러(200)는 외부로부터 데이터(DATA)를 수신할 수 있다(S110). 예를 들어, 메모리 컨트롤러(200)는 외부의 호스트로부터 데이터(DATA)를 수신할 수 있다. 데이터(DATA)는 사용자 데이터라 칭해질 수 있다. 이와 더불어, 메모리 컨트롤러(200)는 외부의 호스트로부터 데이터 기입 요청 및 데이터가 기입될 어드레스를 수신할 수 있다. 본 실시 예에서는 메모리 컨트롤러(200)가 외부(예를 들어, 호스트)로부터 데이터를 수신한 경우를 상정하여 설명되나, 메모리 컨트롤러(200)는 자체적으로 데이터를 생성할 수도 있다. 이하에서 설명되는 본 개시의 기술적 사상이 메모리 컨트롤러(200) 자체 생성 데이터에도 적용될 수 있음은 충분히 이해될 것이다.
메모리 컨트롤러(200)는 데이터(DATA)를 메모리 장치(300)에 송신할 수 있다(S120). 예를 들어, 메모리 컨트롤러(200)는 데이터(DATA)를 랜덤 입출력 엔진(370)에 제공할 수 있다. 이 때, 메모리 컨트롤러(200)에 의해 제공되는 데이터(DATA)는 인코딩 되지 않은 형태의 데이터일 수 있다.
랜덤 입출력 엔진(370)은 데이터(DATA)에 랜덤 입출력 인코딩 동작을 수행함으로써 인코딩 된 데이터(DATA_EN)를 생성할 수 있다(S130). 예를 들어, 랜덤 입출력 엔진(370)의 랜덤 입출력 인코더(372)는 데이터(DATA)를 랜덤 입출력 코드를 이용해 인코딩 함으로써 인코딩 된 데이터(DATA_EN)를 생성할 수 있다.
랜덤 입출력 엔진(370)은 인코딩 된 데이터(DATA_EN)를 데이터 입출력 회로(360)에 송신할 수 있다(S140). 예를 들어, 랜덤 입출력 인코더(372)는 인코딩 된 데이터(DATA_EN)를 데이터 입출력 회로(360)에 제공할 수 있다.
데이터 입출력 회로(360)는 수신된 인코딩 된 데이터(DATA_EN)를 메모리 셀 어레이에 기입할 수 있다(S150).
도 13은 본 개시의 예시적 실시 예에 따른 저장 장치의 데이터 독출 동작의 순서도를 나타낸다. 도 13은 도 5를 함께 참조하여 설명된다. 메모리 컨트롤러(200), 메모리 장치(300)에 관해 도 1, 도 2 및 도 5와 중복되는 설명은 생략한다.
메모리 컨트롤러(200)는 외부의 요청에 따라 커맨드 및 어드레스를 메모리 장치(300)에 전송할 수 있다(S210). 예를 들어, 메모리 컨트롤러(200)는 외부 호스트의 데이터 독출 요청에 따라 커맨드 및 어드레스를 메모리 장치(300)에 전송할 수 있다.
메모리 장치(300)는 메모리 컨트롤러(200)에 의해 제공된 커맨드 및 어드레스를 기초로, 선택된 워드 라인에 연결된 메모리 셀들의 데이터를 페이지 버퍼 회로에 로드할 수 있다. 페이지 버퍼 회로에 로드 된 데이터 중 컬럼 어드레스에 대응되는 데이터를 내부 독출 데이터(DATA_IR)라 칭할 수 있다.
데이터 입출력 회로(360)는 내부 독출 데이터(DATA_IR)를 페이지 버퍼 회로로부터 획득할 수 있다(S220).
데이터 입출력 회로(360)는 내부 독출 데이터(DATA_IR)를 랜덤 입출력 엔진(370)에 송신할 수 있다(S230). 예를 들어, 데이터 입출력 회로(360)는 내부 독출 데이터(DATA_IR)를 랜덤 입출력 엔진(370)의 랜덤 입출력 디코더(374)에 제공할 수 있다.
랜덤 입출력 엔진(370)은, 내부 독출 데이터(DATA_IR)에 랜덤 입출력 디코딩 동작을 수행함으로써 디코딩 된 데이터(DATA_DE)를 생성할 수 있다(S240). 예를 들어, 랜덤 입출력 엔진(370)의 랜덤 입출력 디코더(374)는 내부 독출 데이터(DATA_IR)를 랜덤 입출력 코드를 이용해 디코딩하면서, 에러 정정 동작을 수행함으로써 디코딩 된 데이터(DATA_DE)를 생성할 수 있다.
랜덤 입출력 엔진(370)은 디코딩 된 데이터(DATA_DE)를 메모리 컨트롤러(200)에 송신할 수 있다(S250). 예를 들어, 랜덤 입출력 디코더(374)는 디코딩 된 데이터(DATA_DE)를 독출 데이터(DATA_R)로서 메모리 컨트롤러(200)에 송신할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(20)을 나타낸다. 도 14는, 메모리 컨트롤러(200)가 ECC 인코더(382) 및 ECC 디코더(384)를 구비하고, 메모리 컨트롤러(200)에서 ECC 동작이 수행되는 실시 예를 도시한다. 다시 말해, 도 1 내지 도 13을 참조한 설명에서, 랜덤 입출력 엔진이 에러 정정 동작 및 이를 위한 ECC 패리티 생성 동작을 수행하는 것으로 설명되었지만, 실시 예가 반드시 이에 제한되는 것은 아니다.
메모리 컨트롤러(200)는 ECC 인코더(382) 및 ECC 디코더(384)를 포함할 수 있다. 메모리 장치(300)는 랜덤 입출력 인코딩 동작 및 랜덤 입출력 디코딩 동작을 수행하는 랜덤 입출력 엔진(370)을 포함할 수 있다. 랜덤 입출력 엔진(370)은 도 1 내지 도 13을 설명된 바와 같이, 메모리 장치(300) 내에서 메모리 셀 어레이와 공간적으로 분리된 주변 회로 영역에 형성될 수 있다.
기입 동작 모드에서, ECC 인코더(382)는 사용자 데이터 상태의 데이터(DATA)에 ECC 인코딩 동작을 수행함으로써 ECC 인코딩 된 데이터(DATA_E)를 생성할 수 있다. 예를 들어, ECC 인코더(382)는 데이터(DATA)를 ECC를 이용해 인코딩 동작을 수행함으로써 ECC 인코딩 된 데이터(DATA_E)를 생성할 수 있다. ECC 인코더(382)는 ECC 인코딩 된 데이터(DATA_E)를 메모리 장치(300)에 제공할 수 있다.
랜덤 입출력 인코더(372)는, ECC 인코딩 된 데이터(DATA_E)를 랜덤 입출력 코드를 이용해 인코딩 함으로써 인코딩 된 데이터(DATA_EN)를 생성할 수 있다.
독출 동작 모드에서, 랜덤 입출력 디코더(374)는, 데이터 입출력 회로(360)에 의해 제공되는 내부 독출 데이터(DATA_IR)를 랜덤 입출력 코드를 이용해 디코딩 함으로써 랜덤 입출력 디코딩 된 데이터(DATA_RD)를 생성할 수 있다. 랜덤 입출력 디코더(374)는 랜덤 입출력 디코딩 된 데이터(DATA_RD)를 메모리 컨트롤러(200)에 제공할 수 있다.
ECC 디코더(384)는 랜덤 입출력 디코딩 된 데이터(DATA_RD)에 ECC 디코딩 동작을 수행함으로써 디코딩 된 데이터(DATA_DE)를 생성할 수 있다. 예를 들어, ECC 디코더(384)는 랜덤 입출력 디코딩 된 데이터(DATA_RD)를 ECC를 이용해 디코딩 함으로써 디코딩 된 데이터(DATA_DE)를 생성할 수 있다.
도 14와 같은 실시 예의 경우도, 랜덤 입출력 엔진(370)이 메모리 컨트롤러(200)가 아닌 메모리 장치(300)에 형성됨에 따라, 메모리 컨트롤러(200)와 메모리 장치(300) 사이에 송수신 되는 데이터의 용량이 감소할 수 있고, 그에 따라 데이터 독출 시간이 감소할 수 있으며, 메모리 시스템(400)의 전력 효율이 증가할 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 SSD 시스템(1000)을 나타낸다. SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받을 수 있으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1110), 보조 전원 장치(1220) 및 복수의 플래시 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 14에 도시된 실시 예들을 이용하여 구현될 수 있다.
구체적으로 도 1 내지 도 14에 도시된 실시 예들에 따라, 플래시 메모리 장치들(1230, 1240, 1250) 각각은 랜덤 입출력 엔진을 포함할 수 있다. 이에 따라, 랜덤 입출력 엔진이 구현되지 않은 경우에 비해, 데이터 독출 동작에서 센싱 횟수가 감소하여 데이터 독출 시간이 감소하며, SSD 컨트롤러(1110)에 랜덤 입출력 엔진이 구현되는 경우에 비해, SSD 컨트롤러(1110)와 플래시 메모리 장치들(1230, 1240, 1250) 사이에 송수신 되는 데이터의 용량이 감소하고, 이에 따라 데이터 독출 시간이 감소하고, SSD(1200)의 전력 효율이 증가할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 저장 장치(storage device)에 있어서,
    기입 동작 모드에서, 상기 저장 장치의 외부로부터 수신된 사용자 데이터를 출력하고, 독출 동작 모드에서, 독출 데이터를 입력 받도록 구성되는 메모리 컨트롤러; 및
    메모리 셀 어레이를 포함하고, 상기 기입 동작 모드에서, 상기 메모리 컨트롤러로부터 제공되는 상기 사용자 데이터를 에러를 정정하기 위한 에러 정정 코드를 포함하는 랜덤 입출력 코드를 이용해 인코딩 하고, 상기 독출 동작 모드에서, 데이터 입출력 회로에 의해 상기 메모리 셀 어레이로부터 독출된 내부 독출 데이터를 상기 랜덤 입출력 코드를 이용해 디코딩 함으로써 상기 독출 데이터를 생성하도록 구성되는 랜덤 입출력 엔진을 포함하는 메모리 장치를 포함하는 저장 장치.
  2. 제1항에 있어서,
    상기 메모리 장치는,
    상기 메모리 셀 어레이를 포함하는 제1 웨이퍼 및 주변 회로(peripheral circuit)를 포함하는 제2 웨이퍼가 웨이퍼 본딩(wafer bonding) 방식에 의해 본딩(bonding) 된 구조를 가지고,
    상기 랜덤 입출력 엔진은 상기 제2 웨이퍼에 형성되는 것을 특징으로 하는 저장 장치.
  3. 제1항에 있어서,
    상기 메모리 장치는,
    주변 회로(peripheral circuit)를 포함하는 제1 레이어 상에 상기 메모리 셀 어레이를 포함하는 제2 레이어가 적층되는 COP(Cell-on-Peri) 구조를 가지고,
    상기 랜덤 입출력 엔진은 상기 제1 레이어에 형성되는 것을 특징으로 하는 저장 장치.
  4. 제1항에 있어서,
    상기 랜덤 입출력 엔진은,
    상기 기입 동작 모드에서, 상기 사용자 데이터를 상기 랜덤 입출력 코드를 이용해 인코딩 하도록 구성되는 랜덤 입출력 인코더; 및
    상기 독출 동작 모드에서, 상기 내부 독출 데이터를 상기 랜덤 입출력 코드를 이용해 디코딩 하면서, 에러를 정정하도록 구성되는 랜덤 입출력 디코더를 포함하는 것을 특징으로 하는 저장 장치.
  5. 제1항에 있어서,
    상기 메모리 장치는,
    2-bit 이상의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 독출 동작 모드에서, 1회의 센싱 동작을 통해 선택 메모리 셀로부터 데이터를 독출하도록 구성되는 것을 특징으로 하는 저장 장치.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러에 의해 상기 메모리 장치에 제공되는 상기 사용자 데이터는, 인코딩 되지 않은 형태의 데이터인 것을 특징으로 하는 저장 장치.
  7. 제1항에 있어서,
    상기 랜덤 입출력 엔진은, NAND 선단 공정 또는 Logic 공정을 통해 상기 메모리 장치에 형성되는 것을 특징으로 하는 메모리 장치.
  8. 복수의 레이어들을 포함하는 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하는 제1 레이어; 및
    제어 로직을 포함한 주변 회로들 및 랜덤 입출력 엔진을 포함하는 제2 레이어를 포함하고,
    상기 랜덤 입출력 엔진은,
    상기 메모리 장치의 외부로부터 입력되는 사용자 데이터를, 상기 메모리 장치가 독출 동작 모드에서 1회의 센싱 동작을 통해 데이터를 독출할 수 있도록 하는 랜덤 입출력 코드를 이용해 인코딩 하는 랜덤 입출력 인코더; 및
    상기 메모리 장치의 내부에서 얻어진 내부 독출 데이터를 상기 랜덤 입출력 코드를 이용해 디코딩 하는 랜덤 입출력 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 레이어는, 상기 복수의 메모리 셀들을 포함하는 제1 웨이퍼이고,
    상기 제2 레이어는, 상기 주변 회로들 및 상기 랜덤 입출력 엔진을 포함하는 제2 웨이퍼이고,
    상기 메모리 장치는,
    상기 제1 웨이퍼 및 상기 제2 웨이퍼는 웨이퍼 본딩(wafer bonding) 방식에 의해 본딩 된 구조를 갖는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서,
    상기 메모리 장치는,
    상기 제1 레이어 상에 상기 제2 레이어가 적층되는 COP(Cell-on-Peri) 구조를 갖는 것을 특징으로 하는 메모리 장치.
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